TW511088B

TW511088B - Semiconductor memory device

Info

Publication number: TW511088B
Application number: TW090114227A
Authority: TW
Inventors: Takaki Kohno
Original assignee: Nec Corp
Priority date: 2000-06-12
Filing date: 2001-06-12
Publication date: 2002-11-21
Also published as: JP2001351394A; US6347047B2; US20010053107A1; KR20010112597A

Description

^aΐυδδ 五、發明說明（1) 【發明之背景】發明之領爐本發明係關於一種採用平面式記憶兀線之壓降之半導體記憶裝置。 ^ 1_知技術之描述圖1係為顯示習用半導體記憶裝置之方塊圖。圖1所示之習用半導體記憶裝置係採用記憶體單元之罩幕式唯讀巧種/木用千面式條字元線俜配署μ Τ:ί 錢條子位元線與複數 f于兀踝係配置成彼此垂直相交。其記憶體單元。每隔一條子位元線係連接至個而接在上述那條子位元線：m一線， =早兀陣列⑴係依此方式建構、又己疋部（未顯示）以經由主位元線、元彳4止才曰定記愔舻11 - 丁证兀綠及子7C線選擇特 ^4 Λ疋。位址指定部係'設有位址緩衝器1〇2、Υ解巧器J〇4、儲存體解碼器1〇5、鮮石馬 ^107 - Υ ϋ ^ - 1 1 η - 解馬。口1 06、虛擬GND 解碼用丰莫轉擇态110、虛擬GND選擇器112等等。再者，習位址：憶裝置係設有資料輸出部，其回應於儲存在由記憶體單元中之資料以輸出-信號 108等等。匕3感測電路109、輸出緩衝器Π3、充電電路徵.Ϊί述說明所建構的習用半導體記憶裝置具有下述特 —元線與字元線會因控制信號而變成啟

第5頁 511088 動，以及在主位元線與子位元線同時成為啟動之後，字元，會在、、’i過段預疋時間之後變成啟動。此乃因為與主位 π線和子位疋線比較而言，非常多的閘極電容係連接至字儿線。舉例而言，這種半導體記憶裝置係揭露於日本特平4-3 1 1 900與9-26579 1號公報中。然而，習用半導體記憶裝置無法在充分高的速度下運作’此乃因為其包含數個缺點如下：因為多數個閘極電容係連接至字元線，所以其延遲時

間會變長。由於這樣，假設選擇了〇Ν位元記憶體單元，抑或是假設選擇了 OFF位元記憶體單元，都可能會有故障發生0 圖2係為顯示圖1所示之習用半導體記憶裝置之運作之時序圖。舉例而言，如果選擇了〇N位元記憶體單元，則主位元線（節點SC)會由於感測電路1〇9與γ選擇器11〇之啟動而被充電。然而，因為字元線（字元線解碼信號WD)之延遲時間長，所以主位元線（節點SC)將被充電至高位準。因此，雖然在選擇ON位元記憶體單元時，主位元線（節點sC) 之期望值（真實值）係被設定成低位準，但併入感測電路 1 〇 9之差動放大器亦會發生故障，並藉以在第一故障期間内輸出高位準。圖3係為顯示存在於圖1所示之習用半導體記憶裝置中的儲存體之電路圖。舉例而言，假設記憶體單元MC0與MC3 係為OFF位元，而記憶體單元MCI與MC2係為ON位元。又， “選擇〇 F F位元記憶體早元M C 0時’主位元線D 0會被充電至

第6頁 511088 五、發明說明（3) 高位準。於此情況下，因為字元線WD0被啟動，所以與記憶體單元M C 0鄰接的記憶體單元M C1與M C 2亦變成導電狀態。因此’電流亦會流經設定成(j N D位準之子位元線β q 2鱼 Β03，如箭頭所示。因此，在第二故障期間内，主位元線 DO之電壓會瞬間下降。子位元線B02與B03之每一個的電容最多係像1〇〇 fF_ 樣被小。然而’因為感測電路1 Q 9之敏感度高，所以縱使期望值係處於高位準，其亦會由於壓降而被偵測成為低位準（錯誤資料）。因此，在回復至正確資料時會產生過剩的延遲時間。嚴格地說，在選擇0N位元記憶體單元時與在選擇位元δ己憶體單元時所存在的故障，係取決於參考位準vra =設計技術。然而，在圖2中，主位元線（節點sc)已被設定成錯誤資料之狀態（在第一故障期間内）並被轉為錯誤資料（在第二故障期間内）之事實，在它們本身之間會形一項問題。一又，以設計之雜訊容限的觀點而言，吾人並不期望主位兀線（節點SC)之頻繁的位準變化（例如，從高位準到低位準丄然後再到尚位準）。再者，因為字元線解碼信號WD 並非南度集積化，所以不易大幅增加其速度。此外’存在有下述情況：主位元線（節點SC)係連接至 ^電電路08，以及主位元線（節點sc)係連接至虛擬剛線，以因應所選擇的位址。因此，如果重複多次讀取動，則主位70線（節點SC)之初始值會變得不確定。

五、發明說明（4) 圖4係為顯示圖丨所示之習用半導體記憶裝置之運作的時序圖。假設在第一讀取周期内選取記憶體單元MC〇，而在第二讀取周期内選取記憶體單元MC4。於此情況下，主位元線D3係在第一讀取周期内被充電，而在第二讀取周期内放電。在第二讀取周期内所選擇的主位元線係為主位元線D1。因為主位元線D3與主位元線D1彼此鄰接，所以辆合電谷會存在於其間。又，朝這些主位元線流動之信號係彼此相反相位。因此，會產生增加延遲時間之串擾。參見圖3，其說明了充電電路1〇8之必要性。假設所選取的名隐體單元MCO係為OFF位元，而記憶體單至!^7 位元。於此情況下’如果選取了記憶體單元Mc〇， =未被選取的記憶體單元MC1至MC7會變成導電狀能。因細4細0會被充電。所以，主位元、_之節 ^w、广壓（其期望值係為高位準）會下降，且讀取速度將 :節二為了避免此種現象’充電電路108會將電壓施加【發明概要】取資ί=目的係提供-種半導體記憶裝置，其可在降。、t或在對子位元線進行充電時抑制主位元線之壓記憶：之:個實施樣態，半導體記憶裝置包含之複數：：記憶體單元陣列具有:彼此垂直相条主位70線與複數條字元線；與一個一個設置於五、發明說明（5) 位元線與字元線之間的每一個交點之複數個記憶體單元。此^導體記憶裝置更包含：一感測電路，啟動主位元線； —緩衝器，從控制信號產生啟動該感測電路之啟動信號；一位址指定部，選擇複數個記憶體單元間 ;之記憶體單元n延遲電路，延遲啟動信號^= 輸出至感測電路。從晶片致能信號之啟動開始的一些延遲，，此位址指定部將該位址信號所表示之記憶體單元接到的字元線啟動。、依據本發明之另一個實施樣態，半導體記憶裝置包含 :记憶體單元陣列。此記憶體單元陣列具有：纟此垂直相父之複數條子位元線與複數條字元線；一個一個設置於子位70，與字元線之間的每-個交點之複數個記憶體單元；以j複，條主位元《，而在複數條子位元線間之兩條子位於此兩：:条通吊係連接至主位疋線’一條位元線係配置電ii:線之間。半導體記憶裝置更包含：-感測感測電路線:一緩衝器，從控制信號產生啟動該 ^元化諕；一位址指定部，選擇複數個記憶體 s之以位址信號表示之記憶體單元；以及一延遲電號之號並將其輸出至感測電路。從晶片致能信 ^開始的一些延遲後，此位址指定部將該位址信號斤表不之記憶體單元所連接到的字元線啟動。藉由Πϊΐ明，帛以啟動感測電路之時序係趨近於用以憶體ΐί2啟動字元線之時序。所以，可抑制在讀取記 , s 1子位元線充電時所產生的主位元線之壓降。 511088

因此此：達ΐ Ξ:二限之擴大與感測速度之改善。線之期望值係為低位憶體單元時（亦即，當主位元主位元線偵測為高:避上在啟動字元線之前將开昧Γ亦即，者士準。再者，當選取0FF位元記憶體單直接在啟動字田元線位70線之期望值係為高位準時），可避免丄、、’之後將主位元線偵測為低位準。因此，可減由於故障所產生的切換電流（消耗電流）。

Μ山ί : ί果於每個周期讀取充電電路之輸出節點，並將輸出卽點重破至GND位準，則可減少主位元線間之串擾。【較佳實施例之說明】現在/將參考附圖詳細說明本發明之較佳實施例如下。圖5係為顯示依據本發明之第一實施例之半導體記憶裝置之方塊圖。 ^

第貝施例係設有C Ε緩衝器1 0 0、位址緩衝器1 〇 2、延遲電路301、Υ解碼器1〇4、儲存體解碼器1〇5、字元解碼器 106、虛擬GND解碼器1〇7、充電電路（主充電電路）108、感測電路1 0 9、Υ選擇器11 〇、記憶體單元陣列111、虛擬〇 ν d 選擇器112以及輸出緩衝器113。圖6Α至6D係為顯示第一實施例中之延遲電路3〇1之構造的電路圖。舉例而言，延遲電路30 1係由兩個彼此串聯連接之反相器所組成，如圖6Α所示。吾人可使用圖6Β至6D 所示之延遲電路302、311、312以取代延遲電路301。舉例而言，延遲電路3 0 2係由四個彼此串聯連接之反相器所組

第10頁 511088 五、發明說明（7) 成，如圖6B所示。舉例而言，延遲電路31丨係由一個CR積分電路所組成，如圖6 C所示。舉例而言，延遲電路3丨2係由兩個彼此直接連接之C R積分電路所組成，如圖⑽所示。一般而言’當將反相器應用至放大電路時，後級之尺寸係被設計成大约在兩個連續級間之前級之尺寸的四倍大。而，當將反相器應用至延遲電路時，兩個連續級^之尺寸係被設計成實質上相同的。再者，在延遲電路3 1 1與 31 2中，可能使用譬如多晶矽電阻以作為電阻r，且可能用譬如電晶體之閘極電容以作為電容C。圖7與8係為顯示第一實施例中之記憶體單元陣列之方塊圖。如圖7所示，記憶體單元陣列lu係設有以矩陣形排列之複數個儲存體14〇。此外，主位元線⑽至⑽係有' 則且重複地進行配置。再者，如圖8所示，儲存體解碼 105驅動儲存體選擇線BS00等等之其中一條’而字元解碼器106驅動複數條字元線WD〇等等（譬如八條字元線）。·' 是採用於字元解碼器丨〇 6之高度集積化之熟知技術。砘圖9係為顯示圖7與8中之儲存體之電路圖。記憶元MC0至MC7包含譬型增強電晶體.，並依據使用者需而被分配成具有低位準（例如IV)或高位準（例如5V)之閣值。閾值為低位準之記憶體單元係被稱為"⑽位元·，，

在:皮1取時會變成導電狀態’❿閾值為高位準之J =為，l〇FF位元"，此乃因為其在被選取時會 K 2 ΪΪ。儲存體選擇器_至贿包含譬如N型增強電曰曰體’且匕們所有閎值係固定為低位準“列如U)。為

丄υδδ 五、發明說明（8) 列或64列之記憶體單元事言，可能將具有32 選擇器之間此早;^配置在儲存體選擇器MB1與儲存體線，而子位元_ :二元，至D3包含譬如金屬配圖…至㈣係二⑽以…擴散層。败 > 古A闻I ^馮顯不依據第一實施例之串聯的感測電主回。牛例而言，感測電路109係由偏壓電路120與 ί= = 121所組成，如圖1〇A所示。充電咖夺兩者係相同或類似於偏壓電路1 2 0。此/接著關於上述之第—實施例之半導體記憶裝置之運 ^說月於了圖11係為顯*關於本發明之第—實施例之 :ί體記憶裝置之運作的時序圖。在圖11中，實線表示第貝施例之運作，而虛線表示習用半導體記憶裝置之運作。

首先，解碼信號YS、BS與YSG之每一個係因晶片致能信號（控制信號）CEB之啟動（低啟動）而啟m線解碼信號WD係略晚於解碼信號之啟動而啟動。與字元線解碼信號WD之啟動的同時，延遲電路3〇1將晶片致能信號ceb延遲，並將其輸出至感測電路109以作為啟動信號⑶”。當啟動感測電路109時，主位元線（節點sc)亦會啟動。於此時，主位兀線（節點sc)係在幾乎與解碼信號WD之時序相同的時序中被啟動。因此，可避免直接在啟動字元線之後的主位元線之急遽壓降。接著，將說明本發明之第二實施例。圖丨2係為顯示關

第12頁 511088 五、發明說明（9) 於士發明之第二實施例之半導體記憶裝置之方塊圖。在第二實施例中，相同的參考數字係用以表示與第一實施例相同的元件，因而省略其詳細說明。在第二實施例中，設有位址轉變偵測電路1 〇 1、延遲電路103和114、感測電路2 09、充電電路（主充電電路）208、閂鎖電路115等等。感測電路2〇9係藉由將信號 SAEB啟動之感測電路而受到啟動。將信號^⑽啟動之感測電路係從延遲電路1〇3輸出。閂鎖電路115係由閂鎖控制信號LAEB所控制。閃鎖控制信號LAEB係從延遲電路114輸出。 1 選擇定時器150可能由CE緩衝器10〇、位址轉變偵測電路101、位址緩衝器102、延遲電路1〇3和丨14、γ解碼器 104、儲存體解碼器105、字元解碼器1〇6與虛擬GND解 107所構成。圖1 3A至1 3C係為顯示第二實施例中之串聯的感測電路之方塊圖。感測電路20 9與充電電路208分別具有用以對主位元線予以放電之放電電晶體qDS與qDP。接著，將說明依據上述說明所建構的第二實施例之導體記憶裝置之運作，纟其與複數次之主位元線間的讀取與耦合反應相關。圖1 4係為顯示依據本發明之第二實施之半導體記憶裝置之運作的時序圖。在第-讀取周斯中’如果選取了記憶體單元MC〇，亦選取了主位元線D0，則主位元線D3會連接至充電電路 208 ’且主位元線D1會被設定成〇PEN。因此，感測電路啟

第13頁 511088 五、發明說明（ίο) 動信號SAEB與閃鎖控制信號UEB係被設定成低位準。又，感測電路20 9與充電電路2〇8會被啟動，俾能對位元線D〇與 D3進行充電。此外，節點sc之電位趨近於偏壓電路122中之OR閘2NOR之邏輯閾值，如圖“A所示。又，偏壓電路122 與充電電路208中之OR閘2N0R之邏輯閾值乃是相同的。於此狀況下’如果感測電路啟動信號SAEB與閂鎖控制信號 LAEB係被設定成高位準，則閂鎖電路115會將感,測電路2〇9 之輸出信號so予以閂鎖。再者，藉由不啟動感測電路2〇9 而啟動放電電晶體QDS與QDP，在主位元線D〇與d3上進行充電之電荷會被放電，而主位元線D〇與〇3之電位會被重設至 GND位準。如果在第二讀取周期内連續選取記憶體單元此4，則主位7L線D1會被選取，且主位元線D3會連接至虛擬gnd 線。又，充電電路208係連接至主位元線D2。於此時，主位兀線D1與D3兩者係維持於GND位準，選擇 D1會平穩地被充電並達到均衡電壓。 ^ 位凡線依據第一貫施例，因為主位元線係於每個讀取循環: 電fGND位準’所以可於任何讀取周自避免由主位元綠

1串擾所導致的雜訊。因此，可改善所選擇的主位元之充電速度，藉以允許高速運作。據太ί = 明本發明之第三實施例。圖15係為顯示― :貫施例之半導體記憶裝置之方塊圖。圖Μ: 二壚ΐ -亡實施例中之充電電路之方塊圖。圖17係為顯依據第二貫施例之儲存體之電路圖。在第三實施例中，

^088 五、發明說明（11) 同的參考數字係用以表示與第二實施例相同的元件，因而省略其詳細說明。在第三實施例中，除了第二實施例之元件以外，又設有一充電電路（子充電電路）220。當選擇了圖17所示之記憶體單元MC0時，充電電路220會藉由對節點uc進行充電之動作而對子位元線B05進行充電。因此，會減少充電電路 2〇8之負載容量，俾能改善節點pC之充電速度。如圖16所示’充電電路220之構造係相同或類似於充電電路208。舉例而言，充電電路220係設有一個放電電晶體qdu。此外，第三實施例之運作係與第二實施例相同。因此’可將圖1 7所示之節點UC重設至GND位準。接著，將說明本發明之第四實施例。圖1 8係為顯示依據本發明之第四實施例之半導體記憶裝置之方塊圖。圖Q 係為顯示第四實施例中之參考電路之電路圖。圖2 〇係為顯示第四實施例中之儲存體之電路圖。在第四實施例中，相同的參考數字係用以表示與第三實施例相同的元件，因而省略其詳細說明。在第四實施例中，設有參考電路2〇9R、參考γ選擇器 11 0 R、以及參考單元矩陣111 r。圖1 9顯示允許藉由字元線 WD0而選擇參考單元MC0R之一例。如果將參考Y選擇器u〇R 之選擇信號與特定儲存體選擇線固定至VCC或GND位準，則可讀出資料。 ' 如果將參考單元MC0R之電流容量設計成與記憶體單元 MC0(〇N位元）相同，則VSA(ON)<VRA<VSA(〇FF)之關係式可

第15頁 511088 五、發明說明（12) 在Wqrl= 2x Wqsl時得到滿足。Wqrl係為電晶體QRi之通道寬度（在圖13C所示之參考電路209R中），ffqsl係為電晶體 QS1之通道寬度（在圖13A所示之感測電路209中）， VSA(OFF)係為在選擇OFF位元時之節點SA之電壓，vSA(〇N) 係為在選擇ON位元時之節點SA之電壓，而IRA係為節點以之電壓。又，放電電晶體QDR亦設置於參考電路209R中。舉例而言，為了避免參考單元之多重選擇，最好是設計出如圖20所示之參考單元矩陣iiir。依據第四實施例，吾人可能將節點SC、PC ' UC與RC重設至GND位準。即使參考位準VRA係為固定電壓，其亦可被設計出。依此方式，藉由與記憶體單元與感測電路同步運作參考單元和參考電路，即可改善雜訊容限。接著，將說明本發明之第五實施例。圖2 1係為顯示依據本發明之第五實施例之半導體記憶裝置之方塊圖。在第五實施例中，相同的參考數字係用以表示與第二實施例相同的元件，因而省略其詳細說明。在第五實施例中，設有選擇定時器1 55以取代第二實施例中之選擇定時器15〇。具體言之，延遲電路3〇1係設置於位址轉變偵測電路1 0 1之輸入侧。延遲電路3 0 1之設置係為了如在第一實施例般地讓用以啟動感測電路之時序趨近於用以啟動字元線之時序。延遲電路301可被圖6B所示之延遲電路302所取代。於此情況下，會更增加CE緩衝器丨〇〇之輸出延遲時間。因為 CE緩衝器之輸出係比位址缓衝器} 〇 2之輸出來得快，所以

第16頁五、發明說明（13) 這會調整用以又’吾人亦可依據本發 5己憶體’而是憶體單元之半外，記憶體單可能與圖22所一個設置於主又，熟習與替換皆可能此，吾人應理其等效設計，啟動感測省略延遲明之半導適合於所導體唯讀元陣列之示之構造位元線與本項技藝在不背離解本發明並包含前電路之時序，使其不會那麼快速。電路301以簡化構造。體記憶裝置並未受限於罩幕式唯讀有包含以陣列模式排列之複數個記記憶體，例如EPROM與EEPROM。此構造並未受限於一個特定構造，而相同。再者，記憶體單元可能一個子位元線之間的每一個交點。者將明白到各種不同的修改、附加本發明之範疇與精神之下為之。因辞僅受限於附屬的申請專利範圍及述的修改、附加與替換。

圖式簡單說明

目的，其他目的、特徵與優點，將從配時序圖；本發明之上述合附圖之下述說曰月 m 1 ^ a ^

3而得以更清楚理解到，其中·· i用半導體記憶裝置之方塊圖圖1所示之習用半導體記憶裝置，其中：之運作之圖3係為顯示圖體之電路圖；所示之習用半導體記憶裝置中之儲存圖4係為顯示圖j 另一時序圖；所示之習用半導體記憶裝置之運作之圖5係為顯示依據本發明之第一實施例之半導體記憶裝置之方塊圖；圖6A至6D係為顯示第一實施例中之延遲電路3〇ι之構造的電路圖；塊圖；圖7係為顯示第一實施例中之記憶體單元陣列111之方圖8係為顯示第一實施例中之記憶體單元陣列111之另一方塊圖；圖9係為顯示圖7與8所示之儲存體之電路圖；圖10A至10C係為顯示第一實施例中之串聯的感測電路之方塊圖；圖11係為顯示依據本發明之第一實施例之半導體記憶裝置之運作的時序圖；圖1 2係為顯示依據本發明之第二實施例之半導體記憶裝置之方塊圖；

511088 圖式簡單說明圖1 3A至1 3C係為顯示依據第二實施例中之串聯的感測電路之方塊圖；圖1 4係為顯示依據本發明之第二實施例之半導體記憶裝置之運作的時序圖；圖1 5係為顯示依據本發明第三實施例之半導體記憶裝置之方塊圖；圖1 6係為顯示本發明之第三實施例中之充電電路之方塊圖，圖1 7係為顯示第三實施例中之儲存體之電路圖；圖1 8係為顯示依據本發明之第四實施例之半導體記憶裝置之方塊圖；圖1 9係為顯示第四實施例中之參考電路之電路圖；圖2 0係為顯示第四實施例中之儲存體之電路圖；圖21係為顯示依據本發明之第五實施例之半導體記憶裝置之方塊圖；以及圖22係為顯示適合於本發明之儲存體之電路圖。【符號之說明】 100 CE緩衝器 101 位址轉變偵測電路 102 位址缓衝器 103 延遲電路 104 Y解碼器 105 儲存體解碼器

第19頁 511088 圖式簡單說明 106 字元解碼器 107 虛擬GND解碼器 108 主充電電路 109 感測電路 109R 參考電路 110 Y選擇器 110R 參考Y選擇器 111 記憶體單元陣列 111R 參考單元矩陣 112 虛擬GND選擇器 11 3 輸出緩衝器 114 延遲電路 115 閂鎖電路 120 偏壓電路 121 差動放大電路 122 偏壓電路 140 儲存體 150 選擇定時器 155 選擇定時器 208 主充電電路 209 感測電路 209R 參考電路 220 子充電電路 301、302、311、312 延遲電路

Claims

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l · 一種半導體記憶裝置，包含·· 一記憶體單元陣列，該記憶體單元陣列具有：彼此垂直相父之複數條主位元線與複數條字元線；及一個一個設置於該等主位元線與字元線之間的每一個交點之複數個記一感測電路，啟動該等主位元線；一緩衝器，從控制信號產生啟動該感測電路之啟動信一一位址指定部，選擇該等記憶體單元間之以位址信號表示的記憶體單元，而從晶片致能信號之啟動開始的一些延遲後，該位址指定部將該位址信號所表示之記愫體單元所連接到的字元線啟動；以及 -延遲轉’延遲該啟純號並將錢出至該感測電 2 · —種半導體記憶裝置，包含：一記憶體單元陣列，該記憶體單元陣列具直相交之複數條子位元線與複數條字元線；：：：二於該等子位元線與字元線之間的每一個交％彳固—個1 體簞开·以泠if叙放> , , ·” t子是數個1己’fe 早7L，以及複數條主位元線，而在該等子位條子位it線之每-條係#同連#至該等主位線間之兩元線係配置於該兩條子位元線之間；線，一條位一感測電路’啟動該等主位元線；號；一緩衝器，從控制信號產生啟動該感測電路之啟動信 511058 —------ 六'申請專利範圍一位址指表示的記憶體延遲後，該位所連接到的字一延遲電路。 3_如申請包含一資料輪的記憶體單元該資料輸出部 4.如申請包含一資料輪的記憶體單元該資料輪出部 5 ·如中請中 J 該資料輪而將該等子 iiL 6 · 如中請中 5 該資料輪而將該等主饭 7. 如中請中 5 該資料輪而將該等主位 8· 如中請專利範圍出部，其中之資料所包含。專科範圍出部，其中之資料所包含。專利範圍出部包含元線予以專利範圍出部包含元線重設專利範圍出部包含元線重設專利範圍定部’選擇該等記憶體單元間之以位址彳古號單元’而從晶片致能信號之啟動開始的二= 址指定部將該位址信號所表示之記恢。了元線啟動；以及、|早兀路延遲该啟動信號並將其輸出至該感測電第1項所述之半導體記憶裝置，更依據儲存於由該位址指定部戶斤選_ 而輸出一信號，且該感測電路係被第2項所述之半導體記憶裝置，更依據儲存於由該位址指定部所選擇而輸出一信號，且該感測電路係被第4項所述之半導體記憶裝置，其一子充電電路，其基於該啟動信號充電。第3項所述之半導體記憶裝置，其一主充電電路，其基於該啟動信號至GND位準。第4項所述之半導體記憶裝置，其一主充電電路，其基於該啟動信號至GND位準。第5項所述之半導體記憶裝置，其

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六、申請專利範圍中，該資料輸出部包含一主充電電路，其基於該啟動信號而將該等主位元線重設至GND位準。 9·如申請專利範圍第4項所述之半導體記憶裝置，其中，該資料輸出部包含一參考電路，其輸出一參考電壓用以決定該記憶體單元之資料，該參考電路係基於該啟動信號而與該感測電路同步運作。 1 0 ·如申請專利範圍第5項所述之半導體§己憶裝置，其中，該資料輸出部包含一參考電絡，其輸出一參考電壓用以決定該記憶體早元之資料，該參考電路係基於该啟動k 號而與該感測電路同步運作。 i 1 ·如申請專利範圍第7項所述之半導體記憶裝置，其

中，該資料輸出部包含一參考電絡’其輪出一參考電壓用以決定該記憶體單元之資料，該參考電路係基於該啟動信號而中，裝置中，裝篆與該感測電路同步運作。 1 2·如申請專利範圍第1項所述之半導體記憶裝置，其該犯憶體單元陣列具有平面式結構，且該半導體記憶係為罩幕式唯讀記憶體。 1 3.如申請，利範圍第2項所述之半導體記憶裝置，其該記憶體單元陣列具有平面式結構，且該半導體記憶係為罩幕式唯讀記憶體。

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