KR20000001902A - 피크 전류를 감소시킬 수 있는 반도체 메모리 장치 - Google Patents

Abstract

피크 전류를 감소시킬 수 있는 반도체 메모리 장치가 개시된다. 이 장치는, 반도체 메모리의 행을 선택하는 반전된 행 어드레스 스트로브 신호를 소정 시간 지연하고, 지연된 결과를 제1 센싱 인에이블 신호로서 출력하는 지연 수단과, 반전된 제2 센싱 인에이블 신호, 반전된 열 어드레스 스트로브 신호 및 모드 신호를 반전 논리곱하고, 반전 논리곱한 결과를 출력하는 제1 반전 논리곱 수단과, 제1 반전 논리곱 수단의 출력과 지연 수단의 출력을 반전 논리곱하고, 반전 논리곱한 결과를 출력하는 제2 반전 논리곱 수단 및 제2 반전 논리곱 수단의 출력을 반전하고, 반전된 결과를 제2 센싱 인에이블 신호로서 출력하는 인버터를 구비하고, 제1 및 제2 센싱 인에이블 신호들은 비트 라인과 반전된 비트 라인의 전압차를 센싱하는 신호들이고, 모드 신호는 반도체 메모리를 테스트할 것인가 정상적으로 동작시킬 것인가에 따라 발생되는 것을 특징으로 한다.

Description

피크 전류를 감소시킬 수 있는 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 피크 전류를 감소시킬 수 있는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치로부터 데이타를 독출하거나 기입할 때는 워드 라인을 띄운 후, 셀(cell)내의 전하가 비트 라인(BL) 혹은 반전된 비트 라인(BLB) 전하와 전하 공유를 하게 되면, BL과 BLB의 차이를 센싱시키는 신호를 발생시켜 데이타를 센싱하게 된다. 이 때, 수백 mA의 전류가 흐르게 되는데, 한 뱅크에 두개 이상의 블럭을 센싱시켜야 하는 경우, 센싱시 흐르는 전류가 더욱 커지게 된다.

한편, 반도체 메모리 장치는 그 신뢰성을 보장하기 위해, 칩이 만들어지면 단기간내에 칩에 스트레스를 가해 수명이 짧은 칩을 제거하는 테스트를 진행하게 된다. 이러한 테스트를 일명 번-인 테스트(burn-in test)라 한다. 번-인 테스트시에서는, "고" 전압 및 "고" 온도에서 계속해서 반도체 메모리에 스트레스를 가한 다음, 반도체 메모리를 센싱하고 데이타를 기입하는 일련의 동작을 연속적으로 수행한다. 즉, 번-인 테스트에서는 "고" 전압에서 메모리를 동작시키는 테스트이기 때문에, 전술한 센싱 전류는 반도체 메모리가 정상적으로 동작할 때보다 더욱 많이 흐르게 되고, 열도 더욱 많이 발생하게 된다.

또한, 번-인 테스트시에는 테스트 시간을 줄이기 위해서, 한 장비에 한 번에 여러개의 칩을 꽂아 테스트하게 되는데, 이럴 경우 테스트되는 반도체 메모리 칩에서 소모되는 전류는 상당히 크게 된다. 그러므로, 테스트 장비의 전류 용량이 소모되는 전류량을 감당하지 못하게 되어, 종래에는 테스트 장비가 악영향을 받아 테스트 시간이 증가하는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 반도체 메모리 칩에서 소모되는 피크 전류를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.

도 1은 종래의 번-인 센싱 제어를 설명하기 위한 파형도이다.

도 2는 메모리 구조를 나타내는 도면이다.

도 3은 본 발명에 의한 반도체 메모리 장치에서 피크 전류를 감소시키기 위한 센싱 제어부의 블럭도이다.

도 4는 본 발명에 의한 번-인 센싱 제어를 설명하기 위한 파형도이다.

상기 과제를 이루기 위한 본 발명에 의한 피크 전류를 감소시킬 수 있는 반도체 메모리 장치는, 반도체 메모리의 행을 선택하는 반전된 행 어드레스 스트로브 신호를 소정 시간 지연하고, 지연된 결과를 제1 센싱 인에이블 신호로서 출력하는 지연 수단과, 반전된 제2 센싱 인에이블 신호, 반전된 열 어드레스 스트로브 신호 및 모드 신호를 반전 논리곱하고, 반전 논리곱한 결과를 출력하는 제1 반전 논리곱 수단과, 상기 제1 반전 논리곱 수단의 출력과 지연 수단의 출력을 반전 논리곱하고, 반전 논리곱한 결과를 출력하는 제2 반전 논리곱 수단 및 상기 제2 반전 논리곱 수단의 출력을 반전하고, 반전된 결과를 상기 제2 센싱 인에이블 신호로서 출력하는 인버터로 구성되고, 상기 제1 및 제2 센싱 인에이블 신호들은 비트 라인과 반전된 비트 라인의 전압차를 센싱하는 신호들이고, 상기 모드 신호는 상기 반도체 메모리를 테스트할 것인가 정상적으로 동작시킬 것인가에 따라 발생되는 것이 바람직하다.

본 발명을 설명하기에 앞서, 종래의 반도체 메모리 장치에서, 번-인 센싱 제어에 대해 다음과 같이 첨부한 도면을 참조하여 설명한다.

도 1은 종래의 번-인 센싱 제어를 설명하기 위한 파형도이다.

도 1을 참조하여, 정상 동작시 2개의 뱅크들중 하나의 뱅크를 센싱시키는 과정을 알 수 있다. 제1 센싱 인에이블 신호(PSE_Upper)와 제2 센싱 인에이블 신호(PSE_Lower)는 모두 반전된 행 어드레스 스트로브 신호(RASB) 인에이블 신호에 의해 인에이블되고, RASB 디스에이블 신호에 의해 디스에이블된다. BL/BLB 신호는 특정 어드레스에 의한 워드 라인(Word-Line) 신호에 의해, 메모리 셀 전하와 BL/BLB 전하와 전하 공유되고, PSE_Upper과 PSE_Lower 인에이블 신호에 의해 완전히 벌어지며, PSE_Upper과 PSE_Lower 디스에이블 신호에 의해 디스에이블된다. 모드(MODE) 신호는 디스에이블된 상태를 유지한다. 이 때, I(VDD)는 소모되는 전류를 나타낸다.

도 2는 메모리 구조를 나타내는 도면이다.

도 2에서, ①,②,③ 및 ④들은 메모리 셀에 해당하고, ⑤는 행 어드레스에 해당하는 워드 라인을 띄워주는 역할을 한다. 도 2에 도시된 바와 같이, 한 뱅크가 독립적인 2개의 블럭으로 이루어져 있을 때, 메모리의 행 어드레스가 한개 선택되면 그 행에 해당하는 뱅크가 선택되고, 선택된 뱅크의 2개의 블럭에 각각 워드 라인이 발생된다 그리고, 이 워드 라인에 의해서 메모리 셀 내부에 있는 데이타가 BL, BLB에 실리게 되고, 이 때, BL, BLB의 전압차를 센싱시키는 신호 즉, PSE_Upper 및 PSE_Lower가 ① 및 ② 블럭에 동시에 입력되어 센싱이 시작된다. 이 때, 한 블럭만을 센싱할 때보다 2배의 전류(mA)가 흐르게 되는데, 어드레스가 인가된 뒤, 데이타가 나올때까지 혹은 데이타를 받아들일 수 있는 상태가 될 때까지 걸리는 시간은 센싱 신호의 인에이블 시점에 의존한다. 고속으로 동작하는 반도체 메모리 장치에서, 이 시간은 매우 중요한 것으로서, 가능한 빨리 원하는 모든 블럭을 센싱시켜야 한다.

또한, 2개의 블럭에서 나오는 데이타가 모두 한번에 나와야 하기 때문에, 정상 동작시에는 전류가 많이 흐르더라도 이 2개의 블럭을 따로 따로 센싱시켜서는 안된다. 문제는, 번-인 테스트시에도 이렇게 2개의 블럭이 동시에 센싱되어 많은 전류가 흐르는 것인데. 이를 해결하기 위해서 번-인 테스트시에는 특정한 모드로 진입하여 2개의 블럭을 동시에 센싱시키지 않고, 차례로 2개의 블럭을 센싱시키게 하여, 피크 전류를 줄이게 한 것이다.

이하, 본 발명에 의한 피크 전류를 감소시킬 수 있는 반도체 메모리 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 3은 본 발명에 의한 반도체 메모리 장치에서 피크 전류를 감소시키기 위한 센싱 제어부의 블럭도로서, 지연부(10), 제1 및 제2 NAND 게이트들(12 및 14) 및 인버터(16)로 구성된다.

도 3에 도시된 지연부(10)는 반도체 메모리의 행을 선택하는 반전된 행 어드레스 스트로브(RASB) 신호를 소정 시간 지연하고, 지연된 결과를 제1 센싱 인에이블 신호(PSE_Upper)로서 출력한다. 즉, 지연부(10)는 RASB 신호를 입력하여 전하 공유 시간을 보장해주기 위한 역할을 한다.

이 때, 제1 NAND 게이트(12)는 반전된 제2 센싱 인에이블 신호반전된 열 어드레스 스트로브(CASB) 신호 및 모드 신호(MODE)를 반전 논리곱하고, 반전 논리곱한 결과를 제2 NAND 게이트(14)로 출력한다. 여기서, 모드 신호(MODE)는 반도체 메모리를 테스트할 것인가 정상적으로 동작시킬 것인가에 따라 발생된다. 즉, 제1 NAND 게이트(12)는 두번째 센싱 시점을 결정해주는 논리 동작을 수행하며, 정상 모드에서는 언제나 "고" 논리 레벨의 신호를 출력하고, 테스트 모드에서는 언제나 "저" 논리 레벨의 신호를 출력한다.

한편, 제2 NAND 게이트(14)는 제1 NAND 게이트(12)의 출력과 지연부(10)의 출력을 반전 논리곱하고, 반전 논리곱한 결과를 인버터(16)로 출력한다. 인버터(16)는 제2 NAND 게이트(14)의 출력을 반전하고, 반전된 결과를 제2 센싱 인에이블 신호(PSE_Upper)로서 출력한다.

전술한 제1 및 제2 센싱 인에이블 신호들(PSE_Upper 및 PSE_Lower)은 비트 라인과 반전된 비트 라인의 전압차를 센싱하는 신호들이다.

도 4는 본 발명에 의한 번-인 센싱 제어를 설명하기 위한 파형도이다.

도 4를 참조하여 2개의 블럭들을 차례로 센싱시키는 과정을 알 수 있다. PSE_Upper 신호는 RASB 인에이블 신호에 의해서 인에이블되는 신호이고, PSE_Lower 신호는 CASB 인에이블 신호에 의해서 인에이블 되는 신호이다. PSE_Upper 신호와 PSE_Lower 신호는 RASB 디스에이블 신호에 의해 디스에이블 된다. 모드 신호(MODE) 신호는 제일 먼저 인에이블되고, 가장 나중에 디스에이블된다.

RASB 신호가 "고" 논리 레벨에서 "저" 논리 레벨로 전이될 때, 입력되는 행 어드레스에 대한 워드-라인을 띄우게 되고, ①블럭에 대한 센싱 신호(PSE_Upper)가 발생된다. 이 때, Lower 블럭들에 대한 센싱 신호(PSE_Lower)는 번-인 테스트 모드 즉, 모드 신호(MODE)가 "고"논리 레벨인 경우, RASB 신호를 입력하여도 발생되지 않게 되고, 도 4에 도시된 바와 같이 열 어드레스를 입력하는 시점인 CASB가 "고" 논리 레벨에서 "저" 논리 레벨로 바뀔 때 발생된다. 이와 같이, Upper 블럭과 Lower 블럭에 대해 센싱 신호를 번-인 테스트 모드시에는 다른 신호를 입력하여 발생하게 하여 A/2 mA에 해당하는 피크 전류가 각각 발생하여 피크 센싱 전류를 줄일 수 있게 한다.

이상에서 설명한 바와 같이, 본 발명에 의한 는 번-인 테스트시에 반도체 메모리 칩에서 소모되는 많은 전류로 인해 테스트시 장비가 악영향을 받는 것을 방지하여 테스트 시간을 줄일 수 있도록 하는 효과가 있다.

Claims (4)

1. 반도체 메모리의 행을 선택하는 반전된 행 어드레스 스트로브 신호를 소정 시간 지연하고, 지연된 결과를 제1 센싱 인에이블 신호로서 출력하는 지연 수단;

   반전된 제2 센싱 인에이블 신호, 반전된 열 어드레스 스트로브 신호 및 모드 신호를 반전 논리곱하고, 반전 논리곱한 결과를 출력하는 제1 반전 논리곱 수단;

   상기 제1 반전 논리곱 수단의 출력과 지연 수단의 출력을 반전 논리곱하고, 반전 논리곱한 결과를 출력하는 제2 반전 논리곱 수단; 및

   상기 제2 반전 논리곱 수단의 출력을 반전하고, 반전된 결과를 상기 제2 센싱 인에이블 신호로서 출력하는 인버터를 구비하고,

   상기 제1 및 제2 센싱 인에이블 신호들은 비트 라인과 반전된 비트 라인의 전압차를 센싱하는 신호들이고, 상기 모드 신호는 상기 반도체 메모리를 테스트할 것인가 정상적으로 동작시킬 것인가에 따라 발생되는 것을 특징으로 하는 피크 전류를 감소시킬 수 있는 반도체 메모리 장치.
2. 반도체 메모리 장치에 있어서,

   소정 어드레스에 응답하여 동작하는 적어도 하나 이상의 워드 라인을 갖고, 정상 동작시에, 상기 적어도 하나 이상의 워드 라인에 의해 비트 라인과, 반전된 비트 라인으로 출력되는 모든 데이타를 동시에 센싱하고,

   모드 신호에 응답하여 상기 워드 라인 각각에 의해 상기 비트 라인과 상기 반전된 비트 라인으로 출력되는 데이타들을 순차적으로 센싱시키는 것을 특징으로 하는 피크 전류를 감소시킬 수 있는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 모드 신호는 상기 반도체 메모리를 테스트하고자 할 때 발생되는 것을 특징으로 하는 피크 전류를 감소시킬 수 있는 반도체 메모리 장치.
4. 제2항에 있어서, 상기 모드 신호는 상기 반도체 메모리가 정상적으로 동작할 때의 주파수보다 소정 크기 만큼 높은 주파수로 상기 반도체 메모리를 동작시키고자 할 때 발생되는 것을 특징으로 하는 피크 전류를 감소시킬 수 있는 반도체 메모리 장치.