JP2001035186A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses
Abstract
(57)【要約】
【課題】 アセンブリ後の不良救済をも可能とした半導
体記憶装置を提供する。 【解決手段】 メモリセルアレイ１と、メモリセルアレ
イ１の不良メモリセルを救済するめの複数の冗長セルア
レイ２，３と、アドレスをデコードしてメモリセルアレ
イ１のメモリセルを選択するデコーダ４，５と、ウェハ
状態で検出された不良アドレスに対して複数の冗長セル
アレイの一つを選択する置換信号を出力するための、ウ
ェハ状態でのプログラミングが可能な第１のアドレス比
較回路１０ａ，１１ａと、チップをアセンブリした後に
検出された不良アドレスに対して複数の冗長セルアレイ
の他の一つを選択する置換信号を出力するための、アセ
ンブリ後のプログラミングが可能な第２のアドレス比較
回路１０ｂ，１１ｂとを備えた。
体記憶装置を提供する。 【解決手段】 メモリセルアレイ１と、メモリセルアレ
イ１の不良メモリセルを救済するめの複数の冗長セルア
レイ２，３と、アドレスをデコードしてメモリセルアレ
イ１のメモリセルを選択するデコーダ４，５と、ウェハ
状態で検出された不良アドレスに対して複数の冗長セル
アレイの一つを選択する置換信号を出力するための、ウ
ェハ状態でのプログラミングが可能な第１のアドレス比
較回路１０ａ，１１ａと、チップをアセンブリした後に
検出された不良アドレスに対して複数の冗長セルアレイ
の他の一つを選択する置換信号を出力するための、アセ
ンブリ後のプログラミングが可能な第２のアドレス比較
回路１０ｂ，１１ｂとを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、不良救済のため
の冗長回路方式を採用した半導体記憶装置に関する。
の冗長回路方式を採用した半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体メモリにおいて、メ
モリセルアレイの不良ロウや不良カラムを冗長ロウや冗
長カラムに置換することにより救済することは一般に行
われている。この目的のためにチップ内には、冗長ロウ
や冗長カラムを含むセルアレイと共に、アドレス比較回
路が設けられる。アドレス比較回路は、ウェハ状態で行
うテスト（ダイソートテスト）結果に基づいて、不良ア
ドレスがプログラムされる。アドレス比較回路は、入力
されたアドレスとプログラムされた不良アドレスとが一
致した場合に置換信号を出力して、不良ロウ或いは不良
カラムに代わって冗長ロウ或いは冗長カラムを選択する
機能を持つ。
モリセルアレイの不良ロウや不良カラムを冗長ロウや冗
長カラムに置換することにより救済することは一般に行
われている。この目的のためにチップ内には、冗長ロウ
や冗長カラムを含むセルアレイと共に、アドレス比較回
路が設けられる。アドレス比較回路は、ウェハ状態で行
うテスト（ダイソートテスト）結果に基づいて、不良ア
ドレスがプログラムされる。アドレス比較回路は、入力
されたアドレスとプログラムされた不良アドレスとが一
致した場合に置換信号を出力して、不良ロウ或いは不良
カラムに代わって冗長ロウ或いは冗長カラムを選択する
機能を持つ。
【０００３】アドレス比較回路の不良アドレス記憶回路
には通常、レーザによるプログラミングが行われるフュ
ーズ回路が用いられる。アドレス比較回路のプログラミ
ング後、良品メモリチップはウェハから切り出されてパ
ッケージにアセンブリされる。その後、ストレス試験を
経て、最終的にメモリが正常動作するか否かのメモリテ
ストが行われ、このメモリテストに合格した良品のみが
出荷され、残りは廃棄される。
には通常、レーザによるプログラミングが行われるフュ
ーズ回路が用いられる。アドレス比較回路のプログラミ
ング後、良品メモリチップはウェハから切り出されてパ
ッケージにアセンブリされる。その後、ストレス試験を
経て、最終的にメモリが正常動作するか否かのメモリテ
ストが行われ、このメモリテストに合格した良品のみが
出荷され、残りは廃棄される。
【０００４】
【発明が解決しようとする課題】アセンブリ後のテスト
での不良に対しては、レーザで溶断するヒューズ素子を
利用する場合、従来救済手段はなかった。従って、メモ
リの歩留まり向上のためには、ウェハプロセスを精度よ
く行い、ダイソート試験の収率を高めること、出荷試験
により破棄されるチップを少なくすることが重要であっ
た。しかし、出荷試験後に破棄されるチップを少なくす
るためには、アセンブリ後新たに発生した不良に対する
救済手段を持たせることが望まれる。
での不良に対しては、レーザで溶断するヒューズ素子を
利用する場合、従来救済手段はなかった。従って、メモ
リの歩留まり向上のためには、ウェハプロセスを精度よ
く行い、ダイソート試験の収率を高めること、出荷試験
により破棄されるチップを少なくすることが重要であっ
た。しかし、出荷試験後に破棄されるチップを少なくす
るためには、アセンブリ後新たに発生した不良に対する
救済手段を持たせることが望まれる。
【０００５】この発明は、上記事情を考慮してなされた
もので、アセンブリ後の不良救済をも可能とした半導体
記憶装置を提供することを目的としている。
もので、アセンブリ後の不良救済をも可能とした半導体
記憶装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイと、このメモリセルアレイ
の不良メモリセルを救済するための複数の冗長セルアレ
イと、アドレスをデコードして前記メモリセルアレイの
メモリセルを選択するデコード回路と、ウェハ状態で検
出された不良アドレスに対して前記複数の冗長セルアレ
イの一つを選択する置換信号を出力するための、ウェハ
状態でのプログラミングが可能な第１のアドレス比較回
路と、チップをアセンブリした後に検出された不良アド
レスに対して前記複数の冗長セルアレイの他の一つを選
択する置換信号を出力するための、アセンブリ後のプロ
グラミングが可能な第２のアドレス比較回路とを備えた
ことを特徴とする。この発明において、具体的に例え
ば、第１のアドレス比較回路は、レーザによりプログラ
ミングされるフューズ回路を用いて構成され、第２のア
ドレス比較回路は、電気的にプログラミングされるフュ
ーズ回路を用いて構成される。
憶装置は、メモリセルアレイと、このメモリセルアレイ
の不良メモリセルを救済するための複数の冗長セルアレ
イと、アドレスをデコードして前記メモリセルアレイの
メモリセルを選択するデコード回路と、ウェハ状態で検
出された不良アドレスに対して前記複数の冗長セルアレ
イの一つを選択する置換信号を出力するための、ウェハ
状態でのプログラミングが可能な第１のアドレス比較回
路と、チップをアセンブリした後に検出された不良アド
レスに対して前記複数の冗長セルアレイの他の一つを選
択する置換信号を出力するための、アセンブリ後のプロ
グラミングが可能な第２のアドレス比較回路とを備えた
ことを特徴とする。この発明において、具体的に例え
ば、第１のアドレス比較回路は、レーザによりプログラ
ミングされるフューズ回路を用いて構成され、第２のア
ドレス比較回路は、電気的にプログラミングされるフュ
ーズ回路を用いて構成される。
【０００７】この発明によると、ウェハ状態でプログラ
ミングを行う第１のアドレス比較回路に加えて、アセン
ブリ後にプログラミング可能な第２のアドレス比較回路
を備えることより、アセンブリ後のテストで発生する不
良をも救済することができ、メモリの救済効率を高いも
のとすることができる。
ミングを行う第１のアドレス比較回路に加えて、アセン
ブリ後にプログラミング可能な第２のアドレス比較回路
を備えることより、アセンブリ後のテストで発生する不
良をも救済することができ、メモリの救済効率を高いも
のとすることができる。
【０００８】この発明において、メモリセルアレイは例
えば、複数のセルアレイブロックに分割され、複数の冗
長セルアレイは、各セルアレイプロック内をそれぞれ救
済するように各セルアレイブロック毎に配置された第１
群及び第２群の冗長セルアレイにより構成される。この
場合、（ａ）第１のアドレス比較回路は、複数のセルア
レイブロックで共有されて各セルアレイブロックの第１
群の冗長セルアレイにフレキシブルに対応可能とされ、
第２のアドレス比較回路は、複数のセルアレイブロック
で共有されて各セルアレイブロックの第２群の冗長セル
アレイにフレキシブルに対応可能とされる。或いは、
（ｂ）第１のアドレス比較回路は、前記複数のセルアレ
イブロックで共有されて各セルアレイブロックの複数の
冗長セルアレイに対して特定の番地のものから順に対応
付けられ、第２のアドレス比較回路は、前記複数のセル
アレイブロックで共有されて各セルアレイブロックの複
数の冗長セルアレイに対して第１のアドレス比較回路と
は逆の順に対応付けられるものとする。
えば、複数のセルアレイブロックに分割され、複数の冗
長セルアレイは、各セルアレイプロック内をそれぞれ救
済するように各セルアレイブロック毎に配置された第１
群及び第２群の冗長セルアレイにより構成される。この
場合、（ａ）第１のアドレス比較回路は、複数のセルア
レイブロックで共有されて各セルアレイブロックの第１
群の冗長セルアレイにフレキシブルに対応可能とされ、
第２のアドレス比較回路は、複数のセルアレイブロック
で共有されて各セルアレイブロックの第２群の冗長セル
アレイにフレキシブルに対応可能とされる。或いは、
（ｂ）第１のアドレス比較回路は、前記複数のセルアレ
イブロックで共有されて各セルアレイブロックの複数の
冗長セルアレイに対して特定の番地のものから順に対応
付けられ、第２のアドレス比較回路は、前記複数のセル
アレイブロックで共有されて各セルアレイブロックの複
数の冗長セルアレイに対して第１のアドレス比較回路と
は逆の順に対応付けられるものとする。
【０００９】またこの発明において、好ましくは、複数
の冗長セルアレイの欠陥を検出するテスト回路を有する
ものとする。このテスト回路は例えば、第１のアドレス
比較回路に対応づけられていない冗長セルアレイを選択
してその欠陥を検出する機能を有するものとする。この
様なテスト回路を設ければ、第２のアドレス比較回路の
プログラミング時に欠陥冗長セルアレイを避けることが
できる。
の冗長セルアレイの欠陥を検出するテスト回路を有する
ものとする。このテスト回路は例えば、第１のアドレス
比較回路に対応づけられていない冗長セルアレイを選択
してその欠陥を検出する機能を有するものとする。この
様なテスト回路を設ければ、第２のアドレス比較回路の
プログラミング時に欠陥冗長セルアレイを避けることが
できる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＤＲＡＭの構成を示す。メモリセルアレイ１
は、図２に示すように、複数本ずつの互いに交差するビ
ット線ＢＬ，ｂＢＬとワード線ＷＬの各交差部にダイナ
ミック型メモリセルＭＣを配置して構成される。ビット
線ＢＬ，ｂＢＬの端部にはビット線センスアンプＳＡが
設けられている。ビット線ＢＬ，ｂＢＬは、カラム選択
線ＣＳＬにより駆動されるカラムゲートにより選択され
てデータ線ＤＱ，ｂＤＱに接続される。
の実施の形態を説明する。図１は、この発明の実施の形
態によるＤＲＡＭの構成を示す。メモリセルアレイ１
は、図２に示すように、複数本ずつの互いに交差するビ
ット線ＢＬ，ｂＢＬとワード線ＷＬの各交差部にダイナ
ミック型メモリセルＭＣを配置して構成される。ビット
線ＢＬ，ｂＢＬの端部にはビット線センスアンプＳＡが
設けられている。ビット線ＢＬ，ｂＢＬは、カラム選択
線ＣＳＬにより駆動されるカラムゲートにより選択され
てデータ線ＤＱ，ｂＤＱに接続される。
【００１１】メモリセルアレイ１の不良救済のための冗
長回路として、冗長ロウセルアレイ２と冗長カラムセル
アレイ３が設けられている。冗長ロウセルアレイ２は、
複数本の不良ワード線を置換するための複数本のスペア
ワード線により構成される。冗長カラムセルアレイ３
は、複数本のビット線（具体的には、カラム選択線）を
置換するための複数本のスペアカラム選択線により構成
される。より具体的に、冗長ロウセルアレイ２は、１本
のワード線又は複数本のワード線の束を置換の単位（１
セット）として、複数セット設けられる。同様に、冗長
カラムセルアレイ３についても、１本のカラム選択線又
は複数本のカラム選択線の束を置換の単位（１セット）
として、複数セット設けられる。
長回路として、冗長ロウセルアレイ２と冗長カラムセル
アレイ３が設けられている。冗長ロウセルアレイ２は、
複数本の不良ワード線を置換するための複数本のスペア
ワード線により構成される。冗長カラムセルアレイ３
は、複数本のビット線（具体的には、カラム選択線）を
置換するための複数本のスペアカラム選択線により構成
される。より具体的に、冗長ロウセルアレイ２は、１本
のワード線又は複数本のワード線の束を置換の単位（１
セット）として、複数セット設けられる。同様に、冗長
カラムセルアレイ３についても、１本のカラム選択線又
は複数本のカラム選択線の束を置換の単位（１セット）
として、複数セット設けられる。
【００１２】アドレスバッファ８により取り込まれるロ
ウアドレス、カラムアドレスはそれぞれ、ロウデコーダ
５、カラムデコーダ４によりデコードされる。ロウデコ
ーダ５のデコード出力によりメモリセルアレイ１のワー
ド線ＷＬが選択駆動され、カラムデコーダ４のデコード
出力によりメモリセルアレイ１のビット線ＢＬ，ｂＢＬ
の選択がなされる。これらのロウデコーダ５及びカラム
デコーダ４と並んで、それぞれ冗長ロウセルアレイ２及
び冗長カラムセルアレイ３を選択するための冗長ロウデ
コーダ７及び冗長カラムデコーダ６が設けられている。
ウアドレス、カラムアドレスはそれぞれ、ロウデコーダ
５、カラムデコーダ４によりデコードされる。ロウデコ
ーダ５のデコード出力によりメモリセルアレイ１のワー
ド線ＷＬが選択駆動され、カラムデコーダ４のデコード
出力によりメモリセルアレイ１のビット線ＢＬ，ｂＢＬ
の選択がなされる。これらのロウデコーダ５及びカラム
デコーダ４と並んで、それぞれ冗長ロウセルアレイ２及
び冗長カラムセルアレイ３を選択するための冗長ロウデ
コーダ７及び冗長カラムデコーダ６が設けられている。
【００１３】冗長ロウセルアレイ２により不良ロウを置
き換えるために不良ロウアドレスを記憶し、不良ロウア
ドレスが入力されたときにそれとの一致検出を行って置
換信号を出力するためのロウアドレス比較回路として、
第１のロウアドレス比較回路１０ａと第２のロウアドレ
ス比較回路１０ｂを有する。同様に、冗長カラムセルア
レイ３により不良カラムを置き換えるために不良カラム
アドレスを記憶し、不良カラムアドレスが入力されたと
きにそれとの一致検出を行って置換信号を出力するため
のカラムアドレス比較回路として、第１のカラムアドレ
ス比較回路１１ａと第２のカラムアドレス比較回路１１
ｂを有する。
き換えるために不良ロウアドレスを記憶し、不良ロウア
ドレスが入力されたときにそれとの一致検出を行って置
換信号を出力するためのロウアドレス比較回路として、
第１のロウアドレス比較回路１０ａと第２のロウアドレ
ス比較回路１０ｂを有する。同様に、冗長カラムセルア
レイ３により不良カラムを置き換えるために不良カラム
アドレスを記憶し、不良カラムアドレスが入力されたと
きにそれとの一致検出を行って置換信号を出力するため
のカラムアドレス比較回路として、第１のカラムアドレ
ス比較回路１１ａと第２のカラムアドレス比較回路１１
ｂを有する。
【００１４】第１のロウアドレス比較回路１０ａ及び第
１のカラムアドレス比較回路１１ａは、ウェハ状態での
テスト結果により検出された不良アドレスをウェハ状態
でプログラミングするためのものであり、レーザにより
溶断されるフューズを用いたフューズ回路である。第２
のロウアドレス比較回路１０ｂ及び第２のカラムアドレ
ス比較回路１１ｂは、チップをアセンブリした後のテス
ト結果により検出された不良アドレスをアセンブリ後に
プログラミングするためのものであり、電気的に高電圧
を印加することにより、切断又は接続されるフューズを
用いたフューズ回路を用いて構成される。
１のカラムアドレス比較回路１１ａは、ウェハ状態での
テスト結果により検出された不良アドレスをウェハ状態
でプログラミングするためのものであり、レーザにより
溶断されるフューズを用いたフューズ回路である。第２
のロウアドレス比較回路１０ｂ及び第２のカラムアドレ
ス比較回路１１ｂは、チップをアセンブリした後のテス
ト結果により検出された不良アドレスをアセンブリ後に
プログラミングするためのものであり、電気的に高電圧
を印加することにより、切断又は接続されるフューズを
用いたフューズ回路を用いて構成される。
【００１５】第２のロウアドレス比較回路１０ｂ及び第
２のカラムアドレス比較回路１１ｂは上述のように、ア
センブリ後、即ちＤＲＡＭチップをパッケージに収納し
た後に電気的にプログラミング可能とするものである。
そのために図１に示すように、これらの第２のロウアド
レス比較回路１０ｂ及び第２のカラムアドレス比較回路
１１ｂに不良アドレスを書き込むためのプログラム回路
１２が用意されている。このプログラム回路１２は例え
ば、アセンブリ後の出荷テストに用いられるテスト回路
１３のテスト結果に基づいて、第２のロウアドレス比較
回路１０ｂ及び第２のカラムアドレス比較回路１１ｂの
電気的プログラミングを行う。
２のカラムアドレス比較回路１１ｂは上述のように、ア
センブリ後、即ちＤＲＡＭチップをパッケージに収納し
た後に電気的にプログラミング可能とするものである。
そのために図１に示すように、これらの第２のロウアド
レス比較回路１０ｂ及び第２のカラムアドレス比較回路
１１ｂに不良アドレスを書き込むためのプログラム回路
１２が用意されている。このプログラム回路１２は例え
ば、アセンブリ後の出荷テストに用いられるテスト回路
１３のテスト結果に基づいて、第２のロウアドレス比較
回路１０ｂ及び第２のカラムアドレス比較回路１１ｂの
電気的プログラミングを行う。
【００１６】図３は、この実施の形態のＤＲＡＭのウェ
ハプロセスから出荷までの処理の流れを示している。ウ
ェハプロセス（Ｓ１）が終了すると、ウェハ状態でダイ
ソート試験が行われる（Ｓ２）。このダイソート試験で
検出された不良に対して、従来と同様に、レーザによる
冗長回路プログラム、即ち図１における第１のアドレス
比較回路１０ａ，１１ａのプログラムが行われる（Ｓ
３）。その後、ＤＲＡＭチップは分割されて各チップ毎
にアセンブリされ（Ｓ４）、バーンイン処理が行われる
（Ｓ５）。そして出荷試験が行われ（Ｓ６）、合格であ
れば出荷される。出荷試験で不合格となった場合は、新
たに検出された不良アドレスについて、電気的な冗長回
路プログラム、即ち図１における第２のアドレス比較回
路１０ｂ，１１ｂのプログラムが行われる（Ｓ７）。プ
ログラム終了後、再度出荷試験（或いは破線で示すよう
にバーンイン試験）に戻され、最終的に良品となったも
のが出荷される。
ハプロセスから出荷までの処理の流れを示している。ウ
ェハプロセス（Ｓ１）が終了すると、ウェハ状態でダイ
ソート試験が行われる（Ｓ２）。このダイソート試験で
検出された不良に対して、従来と同様に、レーザによる
冗長回路プログラム、即ち図１における第１のアドレス
比較回路１０ａ，１１ａのプログラムが行われる（Ｓ
３）。その後、ＤＲＡＭチップは分割されて各チップ毎
にアセンブリされ（Ｓ４）、バーンイン処理が行われる
（Ｓ５）。そして出荷試験が行われ（Ｓ６）、合格であ
れば出荷される。出荷試験で不合格となった場合は、新
たに検出された不良アドレスについて、電気的な冗長回
路プログラム、即ち図１における第２のアドレス比較回
路１０ｂ，１１ｂのプログラムが行われる（Ｓ７）。プ
ログラム終了後、再度出荷試験（或いは破線で示すよう
にバーンイン試験）に戻され、最終的に良品となったも
のが出荷される。
【００１７】従来より、アセンブリ後の出荷試験で新た
に不良となるＤＲＡＭチップの多くは、不良ビット数は
少ない。従って、電気的プログラミングを行う第２のア
ドレス比較回路１０ｂ，１１ｂは、少ないビット数でも
有効であり、従来破棄されていたチップを救済すること
が可能になる。
に不良となるＤＲＡＭチップの多くは、不良ビット数は
少ない。従って、電気的プログラミングを行う第２のア
ドレス比較回路１０ｂ，１１ｂは、少ないビット数でも
有効であり、従来破棄されていたチップを救済すること
が可能になる。
【００１８】ここまでの説明は、２種のアドレス比較回
路による不良救済の基本的な構成と作用であるが、次に
具体的なアドレス比較回路と冗長回路の対応関係につい
て説明する。実際のＤＲＡＭでは、メモリセルアレイは
複数のセルアレイブロックに分けられ、各セルアレイブ
ロック内の不良を救済するように、各セルアレイブロッ
ク毎にそれぞれ冗長セルアレイが設けられる。これに対
応して、アドレス比較回路も複数個設けられる。
路による不良救済の基本的な構成と作用であるが、次に
具体的なアドレス比較回路と冗長回路の対応関係につい
て説明する。実際のＤＲＡＭでは、メモリセルアレイは
複数のセルアレイブロックに分けられ、各セルアレイブ
ロック内の不良を救済するように、各セルアレイブロッ
ク毎にそれぞれ冗長セルアレイが設けられる。これに対
応して、アドレス比較回路も複数個設けられる。
【００１９】この場合、アドレス比較回路と冗長セルア
レイの対応関係には、２種類ある。但し、以下の説明は
全てロウ側のみに着目して行うが、カラム側についても
同様である。その一つは、図４に示すように、Ｎセット
のアドレス比較回路と、Ｎセットの冗長ロウセルアレイ
（通常、それぞれが複数本のスペアワード線の束からな
る）とを１：１に対応させる方法である。もう一つは、
図５に示すように、Ｍセットのアドレス比較回路をＮセ
ットの冗長ロウセルアレイに対してフレキシブルに対応
させる方法である。
レイの対応関係には、２種類ある。但し、以下の説明は
全てロウ側のみに着目して行うが、カラム側についても
同様である。その一つは、図４に示すように、Ｎセット
のアドレス比較回路と、Ｎセットの冗長ロウセルアレイ
（通常、それぞれが複数本のスペアワード線の束からな
る）とを１：１に対応させる方法である。もう一つは、
図５に示すように、Ｍセットのアドレス比較回路をＮセ
ットの冗長ロウセルアレイに対してフレキシブルに対応
させる方法である。
【００２０】通常チップ内の欠陥は、個々のチップで見
れば偏在していることが多く、従って冗長セルアレイが
全て使用されることはない。図４の方式を用いた場合、
平均して使用される冗長セルアレイが半分であれば、使
用されるアドレス比較回路の数も半分になる。この様に
実際に使用されないアドレス比較回路があることは、チ
ップの面積縮小の妨げとなる。これに対して、図５に示
すように、アドレス比較回路を冗長セルアレイに対して
フレキシブルに対応させる方式では、アドレス比較回路
の数Ｍは、実際に使用される冗長セルアレイの数だけあ
ればよく、Ｍ＜Ｎとすることができる。実際に必要な冗
長セルアレイの数は、使用するプロセス技術に依存する
欠陥分布や欠陥モードの推定により事前に決定すること
ができ、これにより図５の方式の場合のアドレス比較回
路の数Ｍを決定することができる。従って、図５の方式
を採用することにより、チップ面積の縮小が可能にな
る。
れば偏在していることが多く、従って冗長セルアレイが
全て使用されることはない。図４の方式を用いた場合、
平均して使用される冗長セルアレイが半分であれば、使
用されるアドレス比較回路の数も半分になる。この様に
実際に使用されないアドレス比較回路があることは、チ
ップの面積縮小の妨げとなる。これに対して、図５に示
すように、アドレス比較回路を冗長セルアレイに対して
フレキシブルに対応させる方式では、アドレス比較回路
の数Ｍは、実際に使用される冗長セルアレイの数だけあ
ればよく、Ｍ＜Ｎとすることができる。実際に必要な冗
長セルアレイの数は、使用するプロセス技術に依存する
欠陥分布や欠陥モードの推定により事前に決定すること
ができ、これにより図５の方式の場合のアドレス比較回
路の数Ｍを決定することができる。従って、図５の方式
を採用することにより、チップ面積の縮小が可能にな
る。
【００２１】図５の方式は、通常のレーザによるプログ
ラミングを行うアドレス比較回路のみの場合は、一般に
用いられている。しかしこの発明では、上述のように２
種のアドレス比較回路を用いるから、これらを冗長セル
アレイに対してフレキシブルに対応させるのは、単純で
はない。冗長セルアレイと２種のアドレス比較回路の対
応関係が何らかの条件で特定されないと、２種のアドレ
ス比較回路による置換が同じ冗長セルアレイにより行わ
れるという事態、具体的には異なるアドレスにより同じ
冗長セルが選択されるという事態が生じる可能性がある
ためである。
ラミングを行うアドレス比較回路のみの場合は、一般に
用いられている。しかしこの発明では、上述のように２
種のアドレス比較回路を用いるから、これらを冗長セル
アレイに対してフレキシブルに対応させるのは、単純で
はない。冗長セルアレイと２種のアドレス比較回路の対
応関係が何らかの条件で特定されないと、２種のアドレ
ス比較回路による置換が同じ冗長セルアレイにより行わ
れるという事態、具体的には異なるアドレスにより同じ
冗長セルが選択されるという事態が生じる可能性がある
ためである。
【００２２】図６は、２種のアドレス比較回路により同
じ冗長セルアレイの置換が行われることがないようにし
た一つの実施の形態である。メモリセルアレイ１は、複
数のセルアレイブロックＭＲ０〜ＭＲｎに分割され、そ
れぞれに冗長ロウセルアレイ２が設けられる。この実施
の形態の場合、各セルアレイブロック毎に冗長ロウセル
アレイ２は、Ａ，Ｂの２群に分けられており、それぞれ
複数本ずつのスペアワード線ＳＷＬを含む。
じ冗長セルアレイの置換が行われることがないようにし
た一つの実施の形態である。メモリセルアレイ１は、複
数のセルアレイブロックＭＲ０〜ＭＲｎに分割され、そ
れぞれに冗長ロウセルアレイ２が設けられる。この実施
の形態の場合、各セルアレイブロック毎に冗長ロウセル
アレイ２は、Ａ，Ｂの２群に分けられており、それぞれ
複数本ずつのスペアワード線ＳＷＬを含む。
【００２３】レーザによりプログラミングを行うアドレ
ス比較回路１０ａは、各セルアレイブロックのＡ群の冗
長セルアレイを選択する冗長ロウデコーダＳＲＤａに対
してフレキシブルに対応できるようにしている。同様
に、アセンブリ後に電気的にプログラミングを行うアド
レス比較回路１０ｂは、各セルアレイブロックのＢ群の
冗長セルアレイを選択する冗長ロウデコーダＳＲＤｂに
対してフレキシブルに対応できるようにしている。
ス比較回路１０ａは、各セルアレイブロックのＡ群の冗
長セルアレイを選択する冗長ロウデコーダＳＲＤａに対
してフレキシブルに対応できるようにしている。同様
に、アセンブリ後に電気的にプログラミングを行うアド
レス比較回路１０ｂは、各セルアレイブロックのＢ群の
冗長セルアレイを選択する冗長ロウデコーダＳＲＤｂに
対してフレキシブルに対応できるようにしている。
【００２４】この実施の形態によると、冗長セルアレイ
２は、ダイソート時に使用するＡ群とアセンブリ後に使
用するＢ群として異なる番地をもって分けられているの
で、同一スペアワード線が二つのアドレス比較回路１０
ａ，１０ｂにより選択されることはない。なお具体的
に、二つのアドレス比較回路１０ａ，１０ｂをそれぞれ
Ａ，Ｂ群の冗長セルアレイのみに対応させるには、不良
アドレスをプログラムするソフトウェア上で、或いは回
路的に制約を加えればよい。
２は、ダイソート時に使用するＡ群とアセンブリ後に使
用するＢ群として異なる番地をもって分けられているの
で、同一スペアワード線が二つのアドレス比較回路１０
ａ，１０ｂにより選択されることはない。なお具体的
に、二つのアドレス比較回路１０ａ，１０ｂをそれぞれ
Ａ，Ｂ群の冗長セルアレイのみに対応させるには、不良
アドレスをプログラムするソフトウェア上で、或いは回
路的に制約を加えればよい。
【００２５】上述した図６の実施の形態では、Ａ，Ｂ群
に属するスペアワード線は一定であり、ダイソート時に
使用できるスペアワード線は、これにより制限される。
従って、ダイソート時にＡ群のスペアワード線数を超え
る不良があった場合には、救済不可能となる。従って、
実際の適用に際しては、冗長回路にＡ，Ｂ群という区別
がなく、ダイソート時には、全てのスペアワード線を使
用可能とし、アセンブリ後のプログラミングでは残りの
スペアワード線を使用するという使い方ができることが
好ましい。
に属するスペアワード線は一定であり、ダイソート時に
使用できるスペアワード線は、これにより制限される。
従って、ダイソート時にＡ群のスペアワード線数を超え
る不良があった場合には、救済不可能となる。従って、
実際の適用に際しては、冗長回路にＡ，Ｂ群という区別
がなく、ダイソート時には、全てのスペアワード線を使
用可能とし、アセンブリ後のプログラミングでは残りの
スペアワード線を使用するという使い方ができることが
好ましい。
【００２６】図７は、その様な使用法を可能とする実施
の形態を示している。即ち先の図６の実施の形態と異な
りこの実施の形態では、二つのアドレス比較回路１０
ａ，１０ｂを、各セルアレイブロックの全ての冗長ロウ
デコーダＳＲＤに対してフレキシブルに対応可能として
いる。言い換えれば、冗長ロウデコーダＳＲＤは、二つ
のアドレス比較回路１０ａ，１０ｂとの対応関係が特定
されていない。従って、アドレス比較回路１０ａ，１０
ｂは、共に複数のセルアレイブロックで共有されるが、
実際の使用に際しては、アドレス比較回路１０ａは、各
セルアレイブロックの複数の冗長セルアレイ２に対して
特定の番地のものから順に対応付けられる。またアドレ
ス比較回路１０ｂは、各セルアレイブロックの複数の冗
長セルアレイ２に対してアドレス比較回路１０ａとは逆
の順に対応付けられるようにする。
の形態を示している。即ち先の図６の実施の形態と異な
りこの実施の形態では、二つのアドレス比較回路１０
ａ，１０ｂを、各セルアレイブロックの全ての冗長ロウ
デコーダＳＲＤに対してフレキシブルに対応可能として
いる。言い換えれば、冗長ロウデコーダＳＲＤは、二つ
のアドレス比較回路１０ａ，１０ｂとの対応関係が特定
されていない。従って、アドレス比較回路１０ａ，１０
ｂは、共に複数のセルアレイブロックで共有されるが、
実際の使用に際しては、アドレス比較回路１０ａは、各
セルアレイブロックの複数の冗長セルアレイ２に対して
特定の番地のものから順に対応付けられる。またアドレ
ス比較回路１０ｂは、各セルアレイブロックの複数の冗
長セルアレイ２に対してアドレス比較回路１０ａとは逆
の順に対応付けられるようにする。
【００２７】より具体的な例を説明すれば、ダイソート
時のアドレス比較回路１０ａは、各セルアレイブロック
の複数の冗長ロウセルアレイを番地の小さい順に使用す
る。スペアワード線に欠陥がある場合には、その番地を
飛ばして次にスペアワード線を用いる。そして、アセン
ブリ後のアドレス比較回路１０ｂは、逆に各セルアレイ
ブロックの複数の冗長ロウセルアレイを番地の大きい順
に使用する。
時のアドレス比較回路１０ａは、各セルアレイブロック
の複数の冗長ロウセルアレイを番地の小さい順に使用す
る。スペアワード線に欠陥がある場合には、その番地を
飛ばして次にスペアワード線を用いる。そして、アセン
ブリ後のアドレス比較回路１０ｂは、逆に各セルアレイ
ブロックの複数の冗長ロウセルアレイを番地の大きい順
に使用する。
【００２８】この様な手法を用いれば、ダイソート時に
検出される不良が多い場合には、各セルアレイブロック
に付属する冗長ロウセルアレイを全て使うことも可能に
なる。出荷試験時の救済では、どのスペアワード線が未
使用であるかを調べることなく、番地の大きい方から使
用する。従って、出荷試験時に、既にダイソート時に使
用されたスペアワード線を重ねて使用する可能性はある
が、その確率は小さい。何故なら、欠陥は個々のチップ
毎に偏在しており、ダイソート時に全ての冗長セルアレ
イを使い切ることは殆どなく、また出荷試験での不良ビ
ット数は少ないからである。なお、小さい確率ながら、
上記のような重複使用が発生した場合には、最終的に出
荷試験でスクリーニングすればよい。
検出される不良が多い場合には、各セルアレイブロック
に付属する冗長ロウセルアレイを全て使うことも可能に
なる。出荷試験時の救済では、どのスペアワード線が未
使用であるかを調べることなく、番地の大きい方から使
用する。従って、出荷試験時に、既にダイソート時に使
用されたスペアワード線を重ねて使用する可能性はある
が、その確率は小さい。何故なら、欠陥は個々のチップ
毎に偏在しており、ダイソート時に全ての冗長セルアレ
イを使い切ることは殆どなく、また出荷試験での不良ビ
ット数は少ないからである。なお、小さい確率ながら、
上記のような重複使用が発生した場合には、最終的に出
荷試験でスクリーニングすればよい。
【００２９】ところで、スペアワード線に欠陥がある場
合には、その欠陥のスペアワード線により不良ワード線
を置換しても良品とはならない。従って不良救済効率を
高めるためには、スペアワード線の欠陥をテストできる
ようにすることが好ましい。図８は、その様なスペアワ
ード線の欠陥をテストすることを可能としたＤＲＡＭの
テスト回路の構成である。各種制御信号の組み合わせに
より、様々なテストを行うことが可能となっている。内
部ロウアドレス信号ｘａ０，／ｘａ０，…，ｘｄ０，／
ｘｄ０は、ワード線ＷＬを選択するロウデコーダ５のデ
コードゲートＧ１に接続され、このデコードゲートＧ１
にはワード線活性化信号ＮＴａｃｔが入力される。スペ
アワード線ＳＷＬを選択するデコードゲートＧ２には、
スペアワード線用アドレス信号ｘａＲ，／ｘａＲ，ｘｂ
Ｒ，／ｘｂＲと、ゲートＧ３の出力が入力される。
合には、その欠陥のスペアワード線により不良ワード線
を置換しても良品とはならない。従って不良救済効率を
高めるためには、スペアワード線の欠陥をテストできる
ようにすることが好ましい。図８は、その様なスペアワ
ード線の欠陥をテストすることを可能としたＤＲＡＭの
テスト回路の構成である。各種制御信号の組み合わせに
より、様々なテストを行うことが可能となっている。内
部ロウアドレス信号ｘａ０，／ｘａ０，…，ｘｄ０，／
ｘｄ０は、ワード線ＷＬを選択するロウデコーダ５のデ
コードゲートＧ１に接続され、このデコードゲートＧ１
にはワード線活性化信号ＮＴａｃｔが入力される。スペ
アワード線ＳＷＬを選択するデコードゲートＧ２には、
スペアワード線用アドレス信号ｘａＲ，／ｘａＲ，ｘｂ
Ｒ，／ｘｂＲと、ゲートＧ３の出力が入力される。
【００３０】スペアワード線用アドレス信号は、スペア
ワード線アドレス選択回路２０により、スペアワード線
用アドレス切り換え信号ＳＲｔｅｓｔに応じて、通常の
ロウアドレスｘａ，／ｘａ，ｘｂ，／ｘｂ、或いはロウ
アドレスがアドレス比較回路に予めプログラムされた不
良アドレスに一致した場合にスペアワード線アドレス発
生回路２１で発生されるアドレス信号ｘａｐ，／ｘａ
ｐ，ｘｂｐ，／ｘｂｐのどちらかが選択的に供給され
る。ゲートＧ３には、スペアワード線活性化信号／ＳＲ
ａｃｔと、スペアロウデコーダ制御回路２２の出力信号
ＳＷＬｏｆｆが入力される。スペアロウデコーダ制御回
路２２は、ロウアドレスと、アドレス比較回路１０ａ或
いは１０ｂに予めプログラムされた不良アドレスが一致
しているかどうか、及び二種のテスト信号／ＭＲｔｅｓ
ｔ１，／ＭＲｔｅｓｔ２に応じて出力信号ＳＷＬｏｆｆ
を出す。
ワード線アドレス選択回路２０により、スペアワード線
用アドレス切り換え信号ＳＲｔｅｓｔに応じて、通常の
ロウアドレスｘａ，／ｘａ，ｘｂ，／ｘｂ、或いはロウ
アドレスがアドレス比較回路に予めプログラムされた不
良アドレスに一致した場合にスペアワード線アドレス発
生回路２１で発生されるアドレス信号ｘａｐ，／ｘａ
ｐ，ｘｂｐ，／ｘｂｐのどちらかが選択的に供給され
る。ゲートＧ３には、スペアワード線活性化信号／ＳＲ
ａｃｔと、スペアロウデコーダ制御回路２２の出力信号
ＳＷＬｏｆｆが入力される。スペアロウデコーダ制御回
路２２は、ロウアドレスと、アドレス比較回路１０ａ或
いは１０ｂに予めプログラムされた不良アドレスが一致
しているかどうか、及び二種のテスト信号／ＭＲｔｅｓ
ｔ１，／ＭＲｔｅｓｔ２に応じて出力信号ＳＷＬｏｆｆ
を出す。
【００３１】図９は、スペアロウデコーダ制御回路２２
の具体的な回路構成である。この回路は、テスト信号／
ＭＲｔｅｓｔ１，／ＭＲｔｅｓｔ２が共に“Ｈ”の場
合、ＮＡＮＤゲート３０の出力が“Ｌ”、従って、ＣＭ
ＯＳトランスファゲート３６がオンとなり、ヒット信号
ＲＤｈｉｔ１，ＲＤｈｉｔ１のいずれかが“Ｈ”のとき
に、出力信号ＳＷＬｏｆｆ＝“Ｌ”を出す。テスト信号
／ＭＲｔｅｓｔ１，／ＭＲｔｅｓｔ２のどちらかが
“Ｌ”のときは、トランスファゲート３７がオンとな
る。
の具体的な回路構成である。この回路は、テスト信号／
ＭＲｔｅｓｔ１，／ＭＲｔｅｓｔ２が共に“Ｈ”の場
合、ＮＡＮＤゲート３０の出力が“Ｌ”、従って、ＣＭ
ＯＳトランスファゲート３６がオンとなり、ヒット信号
ＲＤｈｉｔ１，ＲＤｈｉｔ１のいずれかが“Ｈ”のとき
に、出力信号ＳＷＬｏｆｆ＝“Ｌ”を出す。テスト信号
／ＭＲｔｅｓｔ１，／ＭＲｔｅｓｔ２のどちらかが
“Ｌ”のときは、トランスファゲート３７がオンとな
る。
【００３２】図１０は、各種動作モードに対応した制御
信号の組み合わせを示している。ユーザーが普通にメモ
りアクセスする通常動作の場合は、ＳＲｔｅｓｔを除い
て他の制御信号は“Ｌ”である。従ってスペアワード線
は、ロウアドレスがアドレス比較回路１０ａ，１０ｂに
予めプログラムされた不良アドレスに一致した場合（即
ち、ヒット信号ＲＤｈｉｔ１，ＲＤｈｉｔ１のいずれか
が“Ｈ”）のみ活性化され、スペアワード線アドレス発
生回路２１から出力されたアドレスに応じてスペアワー
ド線ＳＷＬが立ち上がり、不良ワード線は立ち上がらな
い。
信号の組み合わせを示している。ユーザーが普通にメモ
りアクセスする通常動作の場合は、ＳＲｔｅｓｔを除い
て他の制御信号は“Ｌ”である。従ってスペアワード線
は、ロウアドレスがアドレス比較回路１０ａ，１０ｂに
予めプログラムされた不良アドレスに一致した場合（即
ち、ヒット信号ＲＤｈｉｔ１，ＲＤｈｉｔ１のいずれか
が“Ｈ”）のみ活性化され、スペアワード線アドレス発
生回路２１から出力されたアドレスに応じてスペアワー
ド線ＳＷＬが立ち上がり、不良ワード線は立ち上がらな
い。
【００３３】ダイソート時に冗長セルアレイのテストを
行う場合は、制御信号ＮＲａｃｔを“Ｌ”にして、ワー
ド線ＷＬが立たないようにし、／ＳＲａｃｔを“Ｌ”、
ＳＲｔｅｓｔを“Ｈ”として、ロウデコーダに供給され
る下位アドレスに応じてスペアワード線ＳＷＬを立てる
ようにする。この方法により、冗長ロウセルアレイ部分
に含まれる不良スペアワード線を知ることができる。そ
してこれにより、レーザによりアドレス比較回路１０ａ
をプログラムする際に、不良スペアワード線を使用しな
いようにすることができる。
行う場合は、制御信号ＮＲａｃｔを“Ｌ”にして、ワー
ド線ＷＬが立たないようにし、／ＳＲａｃｔを“Ｌ”、
ＳＲｔｅｓｔを“Ｈ”として、ロウデコーダに供給され
る下位アドレスに応じてスペアワード線ＳＷＬを立てる
ようにする。この方法により、冗長ロウセルアレイ部分
に含まれる不良スペアワード線を知ることができる。そ
してこれにより、レーザによりアドレス比較回路１０ａ
をプログラムする際に、不良スペアワード線を使用しな
いようにすることができる。
【００３４】アセンブリ後の試験で不良が出た場合、ア
ドレス比較回路１０ｂを用いて不良救済を行うが、この
ときスペアワード線の使用状態を調べることなく番地の
大きい方から順に使用することは、先に説明した。この
場合、アドレス比較回路１０ａ，１０ｂで同じスペアワ
ード線を重複使用する確率は小さいものの、救済前に重
複使用となるか否かを簡単にチェックできれば好まし
い。更には、未使用のスペアワード線のみテストできれ
ば、不良スペアワード線を避けて不良ワード線救済を行
うことができる。
ドレス比較回路１０ｂを用いて不良救済を行うが、この
ときスペアワード線の使用状態を調べることなく番地の
大きい方から順に使用することは、先に説明した。この
場合、アドレス比較回路１０ａ，１０ｂで同じスペアワ
ード線を重複使用する確率は小さいものの、救済前に重
複使用となるか否かを簡単にチェックできれば好まし
い。更には、未使用のスペアワード線のみテストできれ
ば、不良スペアワード線を避けて不良ワード線救済を行
うことができる。
【００３５】この様なテストを行う場合は、ＮＲａｃ
ｔ，／ＭＳｔｅｓｔ１を“Ｌ”、他の制御信号を“Ｈ”
にする。ここで、／ＭＳｔｅｓｔ１は、ロウアドレス
と、アドレス比較回路１０ａにプログラムされた不良ア
ドレスが一致した場合はスペアワード線を立てないよう
にする信号である。ＳＲｔｅｓｔが“Ｈ”であるので、
入力アドレスと不良アドレスの一致不一致に拘わらず、
デコードゲートＧ２には常にロウアドレスが供給され
る。またこの場合、／ＳＲａｃｔが“Ｈ”であるから、
ＳＷＬｏｆｆが“Ｈ”であれば、スペアワード線ＳＷＬ
は立たない。複数あるアドレス比較回路１０ａの中で、
入力アドレスとプログラムされた不良アドレスとが一致
すれば、ヒット信号ＲＤｈｉｔ１は“Ｈ”となり、／Ｍ
Ｓｔｅｓｔ１が“Ｌ”の場合はスペアロウデコーダ制御
回路２２は、出力信号ＳＷｏｆｆ＝“Ｈ”を出すから、
スペアワード線ＳＷＬは立たなくなる。アドレス比較回
路にプログラムされていなくても、欠陥セルを含むスペ
アワード線を不良する。従って、アドレス比較回路１０
ｂに不良アドレスをプログラムする際には、既に使用さ
れているスペアワード線と、使用されていないが欠陥を
含むスペアワード線とを避けることができる。
ｔ，／ＭＳｔｅｓｔ１を“Ｌ”、他の制御信号を“Ｈ”
にする。ここで、／ＭＳｔｅｓｔ１は、ロウアドレス
と、アドレス比較回路１０ａにプログラムされた不良ア
ドレスが一致した場合はスペアワード線を立てないよう
にする信号である。ＳＲｔｅｓｔが“Ｈ”であるので、
入力アドレスと不良アドレスの一致不一致に拘わらず、
デコードゲートＧ２には常にロウアドレスが供給され
る。またこの場合、／ＳＲａｃｔが“Ｈ”であるから、
ＳＷＬｏｆｆが“Ｈ”であれば、スペアワード線ＳＷＬ
は立たない。複数あるアドレス比較回路１０ａの中で、
入力アドレスとプログラムされた不良アドレスとが一致
すれば、ヒット信号ＲＤｈｉｔ１は“Ｈ”となり、／Ｍ
Ｓｔｅｓｔ１が“Ｌ”の場合はスペアロウデコーダ制御
回路２２は、出力信号ＳＷｏｆｆ＝“Ｈ”を出すから、
スペアワード線ＳＷＬは立たなくなる。アドレス比較回
路にプログラムされていなくても、欠陥セルを含むスペ
アワード線を不良する。従って、アドレス比較回路１０
ｂに不良アドレスをプログラムする際には、既に使用さ
れているスペアワード線と、使用されていないが欠陥を
含むスペアワード線とを避けることができる。
【００３６】実際の適用においては、先に述べたよう
に、試験コストとの関係でスペアワード線の使用状態を
調べることなく、置換後のテストのみを行う場合もあ
る。図８の回路構成は、スペアワード線の重複使用をチ
ェックする試験を行うことができる。その場合は、通常
動作時から／ＭＲｔｅｓｔ１を“Ｌ”にして、アドレス
比較回路１０ａでプログラムしたスペアワード線を立て
ない試験１と、通常動作時から／ＭＲｔｅｓｔ２を
“Ｌ”にして、アドレス比較回路１０ｂでプログラムし
たスペアワード線を立てない試験２とを別々に行う。こ
れらの試験では、救済前の不良ワード線のアドレスに不
良が生じるので、試験１の不良アドレスと試験２の不良
アドレスの比較を行い、一致するものがあれば同一スペ
アワード線を使用しているものと判断することができ
る。これにより、スペアワード線を重複使用しているも
のをスクリーニングすることが可能になる。
に、試験コストとの関係でスペアワード線の使用状態を
調べることなく、置換後のテストのみを行う場合もあ
る。図８の回路構成は、スペアワード線の重複使用をチ
ェックする試験を行うことができる。その場合は、通常
動作時から／ＭＲｔｅｓｔ１を“Ｌ”にして、アドレス
比較回路１０ａでプログラムしたスペアワード線を立て
ない試験１と、通常動作時から／ＭＲｔｅｓｔ２を
“Ｌ”にして、アドレス比較回路１０ｂでプログラムし
たスペアワード線を立てない試験２とを別々に行う。こ
れらの試験では、救済前の不良ワード線のアドレスに不
良が生じるので、試験１の不良アドレスと試験２の不良
アドレスの比較を行い、一致するものがあれば同一スペ
アワード線を使用しているものと判断することができ
る。これにより、スペアワード線を重複使用しているも
のをスクリーニングすることが可能になる。
【００３７】
【発明の効果】以上述べたようにこの発明によれば、ウ
ェハ状態でプログラミングを行う第１のアドレス比較回
路に加えて、アセンブリ後にプログラミング可能な第２
のアドレス比較回路を備えることより、アセンブリ後の
テストで発生する不良をも救済することができ、メモリ
の救済効率を高いものとすることができる。
ェハ状態でプログラミングを行う第１のアドレス比較回
路に加えて、アセンブリ後にプログラミング可能な第２
のアドレス比較回路を備えることより、アセンブリ後の
テストで発生する不良をも救済することができ、メモリ
の救済効率を高いものとすることができる。
【図１】この発明の実施の形態によるＤＲＡＭの構成を
示す図である。
示す図である。
【図２】同実施の形態によるＤＲＡＭのメモリセルアレ
イの構成を示す図である。
イの構成を示す図である。
【図３】同実施の形態のＤＲＡＭの製造プロセスを示す
図である。
図である。
【図４】同実施の形態のアドレス比較回路と冗長セルア
レイの対応関係の一例を示す図である。
レイの対応関係の一例を示す図である。
【図５】同実施の形態のアドレス比較回路と冗長セルア
レイの対応関係の他の例を示す図である。
レイの対応関係の他の例を示す図である。
【図６】図５の対応関係を適用した具体的な実施の形態
を示す図である。
を示す図である。
【図７】図５の対応関係を適用した具体的な他の実施の
形態を示す図である。
形態を示す図である。
【図８】冗長セルアレイのテスト回路の構成を示す図で
ある。
ある。
【図９】図８のスペアロウデコーダ制御回路の構成を示
す図である。
す図である。
【図１０】各種動作時の制御信号の組み合わせを示す図
である。
である。
１…メモリセルアレイ、２…冗長ロウセルアレイ、３…
冗長カラムセルアレイ、４…カラムデコーダ、５…ロウ
デコーダ、６…冗長カラムデコーダ、７…冗長ロウデコ
ーダ、８…アドレスバッファ、９…データバッファ、１
０ａ，１１ａ…第１のアドレス比較回路、１０ｂ，１１
ｂ…第２のアドレス比較回路、１３…テスト回路、１２
…プログラム回路、２０…スペアワード線アドレス選択
回路、２１…スペアワード線アドレス発生回路、２２…
スペアロウデコーダ制御回路。
冗長カラムセルアレイ、４…カラムデコーダ、５…ロウ
デコーダ、６…冗長カラムデコーダ、７…冗長ロウデコ
ーダ、８…アドレスバッファ、９…データバッファ、１
０ａ，１１ａ…第１のアドレス比較回路、１０ｂ，１１
ｂ…第２のアドレス比較回路、１３…テスト回路、１２
…プログラム回路、２０…スペアワード線アドレス選択
回路、２１…スペアワード線アドレス発生回路、２２…
スペアロウデコーダ制御回路。
フロントページの続き Ｆターム(参考） 5B018 GA03 GA06 HA25 JA21 KA16 KA18 NA02 QA13 5B024 AA15 BA18 BA29 CA01 CA07 CA17 EA09 5L106 AA01 CC04 CC12 CC13 CC17 CC22 DD12 EE07 GG05
Claims (6)
- 【請求項１】 メモリセルアレイと、 このメモリセルアレイの不良メモリセルを救済するため
の複数の冗長セルアレイと、 アドレスをデコードして前記メモリセルアレイのメモリ
セルを選択するデコード回路と、 ウェハ状態で検出された不良アドレスに対して前記複数
の冗長セルアレイの一つを選択する置換信号を出力する
ための、ウェハ状態でのプログラミングが可能な第１の
アドレス比較回路と、 チップをアセンブリした後に検出された不良アドレスに
対して前記複数の冗長セルアレイの他の一つを選択する
置換信号を出力するための、アセンブリ後のプログラミ
ングが可能な第２のアドレス比較回路とを備えたことを
特徴とする半導体記憶装置。 - 【請求項２】 前記メモリセルアレイは、複数のセルア
レイブロックに分割され、 前記複数の冗長セルアレイは、各セルアレイプロック内
をそれぞれ救済するように各セルアレイブロック毎に配
置された第１群及び第２群の冗長セルアレイからなり、
且つ前記第１のアドレス比較回路は、前記複数のセルア
レイブロックで共有されて各セルアレイブロックの前記
第１群の冗長セルアレイにフレキシブルに対応可能とさ
れ、 前記第２のアドレス比較回路は、前記複数のセルアレイ
ブロックで共有されて各セルアレイブロックの前記第２
群の冗長セルアレイにフレキシブルに対応可能とされて
いることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリセルアレイは、複数のセルア
レイブロックに分割され、 前記複数の冗長セルアレイは、各セルアレイプロック内
をそれぞれ救済するように各セルアレイブロック毎に配
置された複数セットの冗長セルアレイからなり、且つ前
記第１のアドレス比較回路は、前記複数のセルアレイブ
ロックで共有されて各セルアレイブロックの複数の冗長
セルアレイに対して特定の番地のものから順に対応付け
られ、 前記第２のアドレス比較回路は、前記複数のセルアレイ
ブロックで共有されて各セルアレイブロックの複数の冗
長セルアレイに対して前記第１のアドレス比較回路とは
逆の順に対応付けられることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項４】 前記第１のアドレス比較回路は、レーザ
によりプログラミングされるフューズ回路を用いて構成
され、 前記第２のアドレス比較回路は、電気的にプログラミン
グされるフューズ回路を用いて構成されることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項５】 前記複数の冗長セルアレイの欠陥を検出
するテスト回路を有することを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項６】 前記テスト回路は、前記第１のアドレス
比較回路に対応づけられていない冗長セルアレイを選択
してその欠陥を検出する機能を有することを特徴とする
請求項５記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21029599A JP3844917B2 (ja) | 1999-07-26 | 1999-07-26 | 半導体記憶装置 |
| US09/625,640 US6269030B1 (en) | 1999-07-26 | 2000-07-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21029599A JP3844917B2 (ja) | 1999-07-26 | 1999-07-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001035186A true JP2001035186A (ja) | 2001-02-09 |
| JP3844917B2 JP3844917B2 (ja) | 2006-11-15 |
Family
ID=16587042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21029599A Expired - Fee Related JP3844917B2 (ja) | 1999-07-26 | 1999-07-26 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6269030B1 (ja) |
| JP (1) | JP3844917B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003288793A (ja) * | 2002-02-21 | 2003-10-10 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリデバイスのリペア方法及び回路 |
| US6667915B2 (en) | 2001-09-27 | 2003-12-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy structure with defect relieving function |
| JP2006286141A (ja) * | 2005-04-04 | 2006-10-19 | Toshiba Corp | 半導体記憶装置 |
| JP2012150860A (ja) * | 2011-01-18 | 2012-08-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2012160238A (ja) * | 2011-02-02 | 2012-08-23 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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