KR19980024686A - 메모리 시험장치 - Google Patents

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오오우라 히로시
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Abstract

피시험 메모리와 동일한 메모리용량을 가지는 불량해석메모리로부터, 시험한 메모리의 불량 메모리 셀 정보를 판독하여, 불량 메모리 셀의 발생개수를 집계하는 처리를 단시간에 끝낼 수 있는 메모리 시험장치를 제공한다. 불량해석메모리의 메모리용량을 복수의 메모리블록에 세분화하여, 그 세분화된 각 메모리 블럭의 수와 같은 어드레스를 가지는 플래그 메모리를 설치하고, 각 메모리블록에 1개의 어드레스를 할당한다. 1개의 메모리 블럭에 페일이 발생했을 때에, 이 메모리블록과 대응하는 플래그 메모리의 어드레스에 페일정보인 논리「1」을 기입한다. 시험종료후, 플래그 메모리의 논리「1」이 기입되어 있는 어드레스를 검출하여, 이 검출한 어드레스와 대응하는 불량해석메모리의 메모리블록의 내부만을 판독하여 페일정보를 집계한다.

Description

메모리 시험장치
본 발명은, 반도체집적회로로 구성되는 메모리소자(반도체집적회로 메모리소자, 이하 IC 메모리라고 한다)를 시험하는 메모리 시험장치에 관하여, 특히, 시험한 IC 메모리의 불량 메모리 셀의 수를 계수하여, 이 IC 메모리의 구제가 가능한가 아닌가를 판정하는 불량구제해석기를 구비한 메모리 시험장치의 개량에 관한 것이다.
IC 메모리의 기억 용량의 증대에 따라, IC 칩면적의 증가 및 패턴의 고밀도화 등이 필요해져, 미소결함에 기인하는 IC 메모리의 생산효율의 저하가 발생하는 것이 많아지고 있다. 이 생산효율의 저하를 방지하기 위해서, 예컨대, 불량 메모리 셀을 예비 메모리 셀 (스페어라인) (spare line), 구제라인 (relief line)혹은 용장회로(redundancy circuit)라고도 불린다)과 전기적으로 바꿔 놓을 수 있는 IC 메모리가 제조되고 있다. 후술하듯이, 이 종류의 IC 메모리는 이 기술분야에서는 중복(redundancy)구성의 메모리로 불리고 있고, 이 중복구성 메모리의 구제가 가능한가 아닌가의 판정은 불량구제해석기에 의해서 행해진다.
도 5에 종래의 불량구제해석기를 구비한 메모리 시험장치의 일례의 개략 구성을 블럭도로 나타낸다. 주지와 같이, 이 메모리 시험장치는 타이밍발생기(1)와, 패턴발생기(2)와, 파형정형기(3)와, 논리비교기(4)와, 불량해석메모리(5)와, 불량구제해석기(6)에 의해서 구성되어 있다.
타이밍발생기(1)는 기준이 되는 클록을 발생하여, 이 기준 클록이 공급됨에 따라 패턴발생기(2)가 동작하여, 피시험 IC 메모리 (이하, 단지 피시험 메모리라고도 한다)((MUT))에 부여하는 어드레스신호, 데이터신호, 제어신호를 발생함과 동시에, 논리비교기(4)에 부여하는 기대치 데이터신호를 발생한다. 어드레스신호, 데이터신호 및 제어신호는 파형정형기(3)에 입력되어, 여기서 피시험 메모리(MUT)의 시험에 필요한 파형에 정형된 후, 소정의 시험패턴신호로서 피시험 메모리(MUT)에 인가된다.
피시험 메모리(MUT)에 기입된 데이터신호는 이 피시험 메모리(MUT)에 일시 기억된 후, 판독되어, 이 판독된 데이터신호가 논리비교기(4)에 입력된다. 논리비교기(4)에는 패턴발생기(2)로부터 기대치 데이터신호가 부여되고 있고, 입력된 피시험 메모리(MUT)에서의 데이터신호는 이 기대치 데이터신호와 논리비교되어, 양 신호사이에 불일치가 존재하는지 아닌지를 검출한다.
양신호가 불일치할 때에는, 논리비교기(4)로부터 불량해석메모리(5)에 페일(failure) 신호(페일 데이터)가 출력되고, 패턴발생기(2)에서의 어드레스신호에 의해서 지정되는 불량해석메모리(5)의 어드레스에 이 페일 데이터가 격납된다. 보통, 양 신호가 일치할 때에는, 논리비교기(4)는 패스(pass)신호를 발생하지만, 이 패스신호는 불량해석메모리(5)에 격납되지 않는다.
이와 같이 하여 일련의 시험중에 발생한 피시험 메모리(MUT)의 불량 메모리 셀의 정보를 불량해석메모리(5)에 기억한다. 시험종료후, 이 불량해석메모리(5)에 격납된 페일 데이터를 참조하여 피시험 메모리(MUT)의 불량해석을 행한다.
불량해석메모리(5)는, 피시험 메모리(MUT)와 동등한 동작속도와 기억 용량을 가지고, 피시험 메모리(MUT)에 인가되는 어드레스신호와 같은 어드레스신호가 이 불량해석메모리(5)에 인가된다. 또한, 불량해석메모리(5)는 시험개시전에 초기화된다. 예컨대 초기화에 의해서 불량해석메모리의 전 어드레스에 논리「0」의 데이터가 기입되고, 피시험 메모리(MUT)의 시험에 의해서 논리비교기(4)로부터 불일치를 나타내는 페일 데이터가 발생될 때마다, 그 불일치가 발생한 메모리 셀의 어드레스와 같은 불량해석메모리(5)의 어드레스에, 메모리 셀의 불량을 나타내는, 예컨대 논리「1」의 페일 데이터가 기입된다.
불량구제해석기(6)는 불량해석메모리(5)에 기억된 불량 메모리 셀의 총수와, 각 어드레스라인 (행 어드레스라인 및 열 어드레스라인)상의 불량 메모리 셀의 수를 각각 또한 동시에 계수하여, 각 피시험 메모리(MUT)에 설정된 구제라인, 즉 예비 메모리 셀 (스페어라인 또는 용장회로)에 의해서 구제가 가능한가 아닌가를 해석한다. 이러한 구제라인을 설치한 메모리는, 상술하였듯이, 이 기술분야에서는 중복구성 메모리로 불리고 있다.
여기서, 중복구성 메모리에 관하여 간단히 설명한다. 도6은 그 일례의 구성을 개략적으로 나타내는 것으로, 피시험 메모리(MUT)는, 메모리 셀이 행(횡렬) 및 열(종렬)에 배열된 메모리 셀 어레이(주기억부분)((MCA))에 덧붙여, 이 메모리 셀 어레이의 주변에 형성된 행 어드레스(row address)구제라인(SR)과 열 어드레스(column address)구제라인(SC)을 구비하고 있다. 이들 메모리 셀 어레이((MCA))와, 행 어드레스 구제라인(SR) 및 열 어드레스 구제라인(SC)은 동일한 반도체칩내에 형성된다. 이 예에서는 행 및 열 어드레스 구제라인(SR 및 SC)을 메모리 셀 어레이(MCA)의 행 및 열 어드레스방향의 한 쪽의 측변에 따라서 2개씩 형성한 경우를 나타내지만, 구제라인의 수나 배열위치는 도시의 예에 한정되지 않은 것은 말할 필요도 없다.
피시험 메모리(MUT)의 시험 결과, 메모리 셀 어레이(MCA)내의 예컨대 i 번째의 행 어드레스라인 Ri(i는 정수)에 3개의 불량 메모리 셀(X1, X2, X3)이 검출되고, 또한, i 번째의 열 어드레스라인(Ci)(i는 정수)에 3개의 불량 메모리 셀(Y1, Y2, Y3)이 검출되었다고 하면, 행 어드레스라인(Ri)을 2개의 행 어드레스 구제라인 (SR)의 어딘가 한편에 접속을 변경하면, 이 불량 셀이 존재하는 행 어드레스라인 (Ri)을 구제할 수 있다. 마찬가지로, 열 어드레스라인(Ci)도 2개의 열 어드레스 구제라인(SC)의 어딘가 한편에 접속을 변경하면, 이 불량 셀이 존재하는 열 어드레스라인(Ci)을 구제할 수 있다.
이와 같이, 중복구성 메모리는 메모리 셀 어레이(MCA)내의 불량 메모리 셀을 행 및 열 어드레스 구제라인에 의해서 구제하도록 구성되어 있기때문에, 행 어드레스라인마다 및 열 어드레스라인마다의 불량 메모리 셀수를 계수하여, 구제라인의 개수와 비교함에 따라, 메모리 셀 어레이(MCA)를 구제할 수 있는지 아닌지를 판정할 수 있다.
이 때문에, 종래의 불량구제해석기(6)는, 도7에 도시한 바와 같이, 메모리 셀 어레이(MCA)내의 행 어드레스라인마다 및 열 어드레스라인마다 불량 메모리 셀의 수를 행 어드레스·페일카운터(RFC)(row address failure counter) 및 열 어드레스·페일카운터(CFC)(column address failure counter)로 계수하고, 또한, 불량 메모리 셀의 총수를 총수페일카운터(TFC)(total failure counter)로 계수하여, 이것들의 계수치로부터 구제가 가능한지 아닌지를 판정하고 있다.
도8에 종래의 불량해석메모리(5)와 불량구제해석기(6)의 일례의 구성을 블럭도로 나타낸다. 불량해석메모리(5)는, 피시험 메모리(MUT)의 불량 메모리 셀의 어드레스와 불량해석메모리(5)의 페일신호기억 어드레스를 합치시키기위한 어드레스포맷터(FOM1)과, 이 어드레스포맷터(FOM1)로 포맷트된 어드레스신호에 의해서 지정된 어드레스에, 도5에 나타낸 논리비교기(4)로부터 공급되는 페일신호를 기억하는 메모리부(AFM)에 의해서 구성되어 있다. 어드레스포맷터(FOM1)은, 패턴발생기(2)(도5 참조)로부터 공급되는, 예컨대 도9에 나타내는 것 같은 행 어드레스신호(Xi)(i는 정수) 및 열 어드레스신호(Yi)(i는 정수)(도시의 예에서는 각 어드레스신호와도 0∼10의 11비트)로부터 메모리부(AFM)를 엑서스하는 어드레스신호를 포맷하여, 피시험 메모리(MUT)가 엑서스된 어드레스와 같은 불량해석메모리(5)의 메모리부(AFM)의 어드레스를 엑서스한다. 이것에 의해서, 피시험 메모리(MUT)의 불량 메모리 셀이 발생한 어드레스와 같은 메모리부(AFM)의 어드레스에, 대응하는 페일신호를 기억할 수 있다.
페일신호는 도5에 나타낸 논리비교기4로부터 불량해석메모리(5)의 게이트(G1)의 한 쪽의 입력단자에 공급된다. 게이트(G1)의 다른 쪽의 입력단자에는 기입 타이밍신호(WRITE)가 인가되고, 이 기입 타이밍신호(WRITE)의 인가시에만(기입 타이밍신호의 타이밍으로), 페일신호는 메모리부(AFM)의 기입 클록 입력단자(WE)에 공급된다.
피시험 메모리(MUT)에서 일시 기억된 데이터신호를 판독되고 있는 동안, 기입 타이밍신호(WRlTE)는 게이트(G1)에 인가되어 있고, 한편, 불량해석메모리(5)의 메모리부(AFM)의 데이터인력단자(Di)에는 항상 논리「1」신호가 부여되고 있다. 따라서, 메모리부(AFM)는, 논리비교기(4)로부터 논리「1」의 페일신호가 출력될 때 마다, 그 때 피시험 메모리(MUT)에 부여되고 있는 어드레스신호와 같은 어드레스신호에 의해서 엑서스되므로, 피시험 메모리(MUT)와 같은 어드레스에 논리「1」의 페일 데이터를 기입한다. 따라서, 시험이 종료한 시점에서는 불량이 발생한 모든 메모리 셀의 어드레스와 같은 메모리부(AFM)의 어드레스에, 논리「I」의 페일 데이터가 기입된다.
불량구제해석기(6)는, 행 어드레스발생기(RAP)와, 열 어드레스발생기(CAP)와, 행 어드레스발생기(RAP)가 1행분의 어드레스를 발생했을 때에 이것을 검출하여 자릿수 올림신호를 출력하는 자릿수 올림검출기(CS1)와, 행 어드레스라인마다의 불량 메모리 셀의 수를 계수하는 행 어드레스·페일카운터(RFC)와, 열 어드레스마다의 불량 메모리 셀의 수를 계수하는 열 어드레스·페일카운터(CFC)와, 불량 메모리 셀의 총수를 계수하는 총수페일카운터(TFC)와, 페일 데이터의 기입을 제어하는 게이트(G2)에 의해서 구성되어 있다.
행 어드레스발생기(RAP) 및 열 어드레스발생기(CAP)는 각각 클록(CLK)에 동기하여, 11비트의 행 어드레스신호(R0∼R10)(도9에 나타낸 행 어드레스신호(Xi)에 해당한다) 및 11비트의 열 어드레스신호(Co∼C10)(도 9에 나타낸 열 어드레스신호 (Yi)에 해당한다)를 발생한다. 이들 11비트의 행 어드레스신호(R0∼R10)및 열 어드레스신호(C0∼C10)는 행 및 열의 어드레스·페일카운터(RFC 및 CFC)에 각각 입력된다.
페일카운터(RFC 및 CFC)는 각각, 행 어드레스신호 및 열 어드레스신호에 의해서 엑서스되어, 이 엑서스된 어드레스에 페일 데이터를 기억하는 메모리(MRFC 및 MCFC)와, 대응하는 메모리(MRFC 및 MCFC)에서 판독된 페일 데이터의 수 (페일의 발생회수)에 각각1을 가산하는 가산기(ADD1및 ADD2)에 의해서 구성되어 있다. 또, 총수페일카운터(TFC)는 단지 불량 메모리 셀의 총수를 동일 어드레스에 기억하는 메모리(MTFC)와 1을 가산하는 가산기(ADD3)에 의해서 구성되어 있다.
자릿수 올림검출기(CS1)는 행 어드레스발생기(RAP)가 출력하는 행 어드레스신호의 비트가 전부「1」에 달할 때 마다 자릿수 올림신호를 출력하여, 이 자릿수 올림신호를 열 어드레스발생기(CAP)에 부여한다. 열 어드레스발생기(CAP)는, 자릿수 올림신호를 받아들일 때 마다, 열 어드레스를 + 1씩 증가(인크리멘트)시킨다.
행 어드레스신호 및 열 어드레스신호가 메모리(MRFC 및 MCFC)에 입력되어, 이들 메모리의 행 어드레스 및 열 어드레스가 각각 지정될 때마다, 이들 메모리(MRFC 및 MCFC)에서, 그 부여된 행 어드레스 및 열 어드레스에 기억되어 있는 불량 메모리 셀수가 각각 판독되어, 대응하는 가산기(ADD1및 ADD2)에 부여된다. 이들 가산기(ADD1및 ADD2)는 메모리(MRFC 및 MCFC)에서 판독된 값에 1를 가산하여, 이들 가산치를 메모리(MRFC 및 MCFC)의 입력단자(Di)에 각각 공급한다.
가산기(ADD1및 ADD2)의 가산결과가 입력단자(Di)에 공급되어 있는 상태로 불량해석메모리(5)로부터 페일 데이터가 판독되면, 그 페일 데이터는 게이트(G2)의 한 쪽의 입력단자에 공급되어, 다른 쪽의 입력단자에 공급되는 기입타이밍신호 (WRITE)의 타이밍으로 메모리(MRFC 및 MCFC)의 기입 클록 입력단자(WE)에 각각 입력되어, 각각의 가산결과를, 행 어드레스신호 및 열 어드레스신호에 의해서 각각 엑서스되어 있는 메모리(MRFC 및 MCFC)의 어드레스에 기입한다.
즉, 가산기(ADD1및 ADD2)의 가산결과(메모리(MRFC 및 MCFC)의 판독치에 1을더한 것)는, 불량해석메모리(5)로부터 페일 데이터가 판독됐을 때만, 대응하는 메모리(MRFC 및 MCFC)에 기입되고, 불량해석메모리(5)로부터 페일 데이터가 판독되지 않을 때에는 기입되지 않는다. 따라서, 카운터(RFC 및 CFC)에는 각각, 행 어드레스마다 및 열 어드레스마다 불량 메모리 셀수가 적산되고 기억되게 된다.
또, 총수페일카운터(TFC)는, 불량해석메모리(5)로부터 페일 데이터가 판독될 때 마다, 그 발생회수를 적산하여, 그 적산치를 동일 어드레스에 기억하도록 구성되어 있다.
상술하였듯이, 불량구제해석기(6)에 있어서 행 어드레스마다 및 열 어드레스마다 불량 메모리 셀수를 구별하여 계수할 때에, 종래는 불량해석메모리(5)의 구성요소인 메모리부(AFM)에 기억된 페일 데이터를 판독하는데, 이 메모리부(AFM)의 전 영역에 관하여 판독을 행하고 있었다. 즉, 메모리부(AFM)의 각 행 및 각 열의 선두 어드레스로부터 최종 어드레스까지 모두에 걸쳐서 판독을 하고 있었다. 이 때문에, 최근의 피시험 메모리의 기억 용량의 증대에 따라 그 페일 데이터의 판독에 시간이 걸려, 불량구제처리시간이 길게 되어 버리는 난점이 있었다.
본 발명의 목적은, 피시험 메모리의 기억 용량이 크더라도, 단시간에 불량 메모리 셀수를 집계할 수 있는 불량구제해석기를 구비한 메모리 시험장치를 제공하는 것이다.
도 1은 이 발명에 의한 메모리 시험장치의 한 실시예의 주요부의 구성을 나타내는 블럭도이다.
도 2는 도1에 나타내는 메모리 시험장치의 동작을 설명하기위한 개략도이다.
도 3은 도1에 나타내는 메모리 시험장치의 주요부의 구성을 설명하기위한 개략도이다.
도 4는 도1에 나타내는 메모리 시험장치의 동작을 설명하기위한 개략도이다.
도 5는 불량구제해석기를 구비한 종래의 메모리 시험장치의 일례의 구성을 나타내는 블럭도이다.
도 6은 피시험 메모리의 불량구제방법의 일례를 설명하기위한 개략도이다.
도 7은 피시험 메모리의 불량구제를 위해 필요한 데이터를 집계하는 종래의 방법의 일례를 설명하기위한 도면이다.
도 8은 종래의 불량구제해석기의 구성 및 그 동작을 설명하기위한 블럭도이다.
도 9는 도 8에 나타내는 불량구제해석기의 동작을 설명하기위한 개략도이다.
본 발명의 일면에서는, 피시험 메모리와 동일한 기억 용량을 가져, 피시험 메모리의 시험시에, 피시험 메모리에 부여되는 어드레스신호와 동일한 어드레스신호에 의해서 엑서스되어, 피시험 메모리로부터 불량 메모리 셀이 검출될 때마다, 그 불량 메모리 셀이 존재하는 피시험 메모리의 어드레스와 같은 어드레스에 불량 메모리 셀 정보가 기입되고, 기억하는 불량해석메모리와, 시험종료후에, 상기 불량해석메모리의 전 어드레스에 엑서스하여 기억된 불량 메모리 셀 정보를 판독하여, 불량 메모리 셀이 존재하는 위치정보와 불량 메모리 셀의 총수를 계수하여 피시험 메모리의 구제가 가능한가 아닌가를 판정하는 불량구제해석기를 구비하는 메모리 시험장치에 있어서, 상기 불량해석메모리를 복수의 메모리블록에 세분화하는 수단과, 세분화된 메모리 블럭의 각각 대응한 어드레스를 가져, 대응하는 메모리 블럭에 불량 메모리 셀 정보가 기입된 것을 나타내는 플래그를 그 대응하는 어드레스에 기억하는 플래그 메모리와, 피시험 메모리의 시험시에, 상기 불량해석메모리에 부여되는 어드레스신호로부터 수 비트를 추출하여 상기 플래그 메모리의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 어드레스포맷수단과, 시험종료후에, 상기 플래그 메모리의 전 어드레스를 엑서스하고 기억된 플래그를 판독하여, 이 판독된 플래그의 어드레스에 대응하는 상기 불량해석메모리의 메모리 블럭의 기억내용만을 판독하여 불량 메모리 셀의 위치정보를 계수하는 수단을 구비하는 메모리 시험장치가 제공되고, 상기 목적은 달성된다.
바람직한 하나의 실시예에 있어서는, 상기 불량 메모리 셀의 위치정보를 계수하는 수단은, 상기 불량해석메모리에 부여되는 어드레스신호내의 행 어드레스신호와 같은 행 어드레스신호를 발생하는 행 어드레스발생기와, 상기 불량해석메모리에 부여되는 어드레스신호내의 열 어드레스신호와 같은 열 어드레스신호를 발생하는 열 어드레스발생기와, 시험종료후에 상기 플래그 메모리의 전 어드레스를 엑서스하는 플래그 어드레스신호를 발생하는 플래그 어드레스발생기와, 상기 플래그 어드레스발생기, 상기 행 어드레스발생기 및 상기 열 어드레스발생기의 출력신호로부터, 상기 플래그 메모리로부터 판독된 플래그의 어드레스에 대응하는 메모리 블록의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 제2의 어드레스 포맷수단과, 시험종료후에, 불량 메모리 셀 정보가 기입된 메모리블록으로부터 판독된 불량 메모리 셀 정보 내의 행 어드레스에 관한 불량 메모리 셀 정보를 기억하는 행 불량 셀 기억수단과, 시험종료후에, 불량 메모리 셀 정보가 기입된 메모리블록으로부터 판독된 불량 메모리 셀 정보내의 열 어드레스에 관한 불량 메모리 셀 정보를 기억하는 열 불량셀기억수단과, 상기 플래그 어드레스발생기 및 상기 행 어드레스발생기의 출력신호로부터, 상기 행 불량 셀 기억수단의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 제3의 어드레스포맷수단과, 상기 플래그 어드레스발생기 및 상기 열 어드레스발생기의 출력신호로부터, 상기 열 불량 셀 기억수단의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 제4의 어드레스 포맷수단을 포함한다.
상기 메모리 시험장치는, 또한, 불량 메모리 셀 정보가 기입된 메모리 블럭으로부터 판독된 불량 메모리 셀의 총수를 기억하는 수단을 포함한다.
또한, 바람직한 하나의 실시예에 있어서는, 상기 플래그 메모리는, 피시험 메모리의 시험시에, 상기 어드레스포맷수단에 의해서 생성된 어드레스신호에 의해서 엑서스되어, 상기 불량해석메모리에 불량셀 정보가 기입될 때 마다, 엑서스중의 어드레스에 플래그를 나타내는 논리치가 기입되고, 상기 어드레스포맷수단은, 상기 불량해석메모리에 부여되는 어드레스신호의 행 어드레스신호 및 열 어드레스신호로부터 각각 상위의 수 비트를 추출하여, 상기 플래그 메모리의 전 어드레스를 엑서스하는 어드레스신호를 생성한다.
상기 플래그 메모리의 기억 용량은, 상기 불량해석메모리의 기억 용량의 수십분의 1로부터 수천분의 1로 선정되는 것이 바람직하다.
본 발명에 의하면, 불량해석메모리의 어드레스영역이 복수의 메모리 블럭에 세분화되고, 또한 세분화된 각 메모리블록내에 시험중에 페일 데이터가 기입되었는지 아닌지를 나타내는 플래그가 플래그 메모리에 기억된다. 이 플래그 메모리는 그 어드레스가 불량해석메모리내를 세분화한 각각의 메모리 블럭과 대응하고 있다. 그 결과, 플래그 메모리의 각 어드레스에 기억된 플래그의 상태에 따라서 각 메모리 블럭내의 페일정보의 유무를 알 수 있다.
따라서, 불량구제해석시에는, 플래그가 기억되어 있지 않은 어드레스에 대응하는 불량해석메모리의 메모리 블럭내의 어드레스영역은 판독할 필요가 없기때문에, 플래그가 기억되어 있는(예컨대 논리「1」이 기억되어 있다)어드레스를 검출하여, 이 어드레스에 대응한 메모리블록내의 어드레스영역만을 판독하면 좋다. 따라서, 페일 데이터를 판독해야하는 불량해석메모리의 메모리영역을 대폭 적게 하는 것이 가능해져, 불량구제 처리시간을 현저하게 단축할 수 있다.
(바람직한 실시예의 상세한 설명)
도1은 본 발명에 의한 불량구제해석기를 구비한 메모리 시험장치의 하나의 실시예의 주요부인 불량해석메모리 및 불량구제해석기의 구성을 나타내는 블럭도이다. 또, 설명을 간단명료하게 하기위해서, 도8과 대응하는 부분에는 동일부호를 붙여 필요 없는 한 그것들의 설명을 생략한다.
이 실시예에 있어서도 불량해석메모리(5)는, 피시험 메모리(MUT)의 불량 메모리 셀의 어드레스와 불량해석메모리(5)의 페일신호기억 어드레스를 합치시키기위한 어드레스포맷터(FOM1)와, 이 어드레스포맷터(FOM1)로 포맷된 어드레스신호에 의해서 지정된 어드레스에, 도5에 나타낸 논리비교기(4)로부터 공급페일신호를 기억하는 메모리부(AFM)를 포함한다.
또한, 어드레스포맷터(FOM1)와 메모리부(AFM)와의 사이에 제1의 멀티플렉서 (MUX-A)가 삽입되어, 이 어드레스포맷터(FOM1)의 출력신호와 후술하는 어드레스포맷터(FOM3)의 출력신호를 전환하여 메모리부(AFM)에 부여하도록 구성되어 있다.
어드레스포맷터(FOM1)는, 패턴발생기(2)(도5 참조) 로부터 공급되는 행 어드레스신호(Xi)(i는 정수) 및 열 어드레스신호(Yi)에서 메모리부(AFM)를 엑서스하는 어드레스신호를 포맷하여, 제1의 멀티플렉서(MUX-A)를 통해 불량해석메모리(5)의 메모리부(AFM)에 부여하여, 피시험 메모리가 엑서스된 어드레스와 같은 메모리부 (AFM)의 어드레스를 엑서스시킨다. 이에 따라, 피시험 메모리(MUT)의 불량 메모리 셀이 발생한 어드레스와 같은 메모리부(AFM)의 어드레스에, 대응하는 페일신호를 기억할 수 있다.
본 발명에 있어서는, 메모리용량이 피시험 메모리의 메모리용량과 합치하는 불량해석메모리(5)의 메모리부(AFM)의 내부를 복수의 메모리블록에 세분화한다. 또한, 이 세분화한 메모리 블럭의 각각 대응한 플래그를 기억하는 플래그 메모리(FLM)와, 이 플래그 메모리(FLM)를 엑서스하는 어드레스신호를 포맷하는 제2의 어드레스포맷터(FOM2)를 불량구제해석기(6)에 설치한다. 또한,이 제2의 어드레스포맷터(FOM2)와 플래그 메모리(FLM)와의 사이에 제2의 멀티플렉서(MUX-B)가 삽입되어, 이 제2의 멀티플렉서(MUX-B)에 의해서 어드레스포맷터(FOM2)의 출력신호와 후술하는 플래그 어드레스발생기(FLM-AP)의 출력신호를 전환하여 플래그 메모리(FLM)에 부여하도록 구성되어 있다.
상기 불량해석메모리(5)의 메모리부(AFM)의 세분화된 메모리블록의 수와, 불량구제해석기(6)의 플래그 메모리(FLM)의 기억가능한 플래그의 수는 일치하도록 구성된다. 결국, 플래그 메모리(FLM)의 어드레스는 세분화된 메모리블록과 대응관계를 가지고 있다.
게다가, 불량구제해석기(6)는, 플래그 메모리(FLM)를 엑서스하는 어드레스신호를 발생하는 플래그 어드레스발생기(FLM-AP)와, 이 플래그 어드레스발생기(FLM-AP)와 행 어드레스발생기(RAP)와 열 어드레스발생기(CAP)의 출력신호로부터 불량구제시에 필요한 메모리부(AFM)를 엑서스하기위한 어드레스를 포맷하는 제3의 어드레스포맷터(FOM3)와, 플래그 어드레스발생기(FLM-AP)와 행 어드레스발생기(RAP)의 출력신호로부터 행 어드레스·페일카운터(RFC)를 엑서스하기위한 어드레스를 포맷하는 제4의 어드레스포맷터(FOM4)와, 플래그 어드레스발생기(FLM-AP)와 열 어드레스발생기(CAP)의 출력신호로부터 열 어드레스·페일카운터(CFC)를 엑서스하기위한 어드레스를 포맷하는 제5의 어드레스포맷터(FOM5)를 또한 포함한다.
페일신호는 도5에 나타낸 논리비교기(4)로부터 불량해석메모리(5)의 게이트 (G1)의 한 쪽의 입력단자에 공급된다. 게이트(G1)의 다른 쪽의 입력단자에는 기입 타이밍신호(WRITE)가 인가되고, 이 기입타이밍신호(WRITE)의 타이밍으로, 페일신호는 메모리부(AFM)및 불량구제해석기(6)의 플래그 메모리(FLM)의 기입 클록 입력단자(WE)에 각각 공급된다.
다음에, 메모리부(AFM)의 세분화된 메모리 블럭 수와 플래그 메모리(FLM)에서의 플래그의 기억수와의 관계의 일례에 관하여 도2를 참조하여 설명한다.
도2a는 패턴발생기(2)(도5 참조)로부터 불량해석메모리(5)의 제1의 어드레스포맷터(FOM1)에 공급되는 행 어드레스신호(Xi)(i는 정수) 및 열 어드레스신호(Yi)(i는 정수)를 나타낸다. 이 예에서는 피시험 메모리는 4 M 비트의 메모리이고, 그 어드레스는 행방향에 211(2048개), 열방향에 211(2048개)의 합계로 211×211= 4194304로 가정되어 있기때문에, 불량해석메모리(5)의 메모리부(AFM)도, 같이 행방향에 211, 열방향에 211의 합계로 4194304의 어드레스영역을 가진다(정확히 말하면 , 피시험 메모리 및 메모리부(AFM)와도 4.194304 M 비트의 메모리이다).
이 실시예에서는 불량해석메모리 5의 메모리부(AFM)의 내부를 행방향에 26개, 열방향 26개의 합계4096 (26×26)의 메모리 블럭에 세분화한다.
따라서, 각 메모리 블럭은, 다음 계산식으로부터 알 수 있듯이,
4194304 (비트) ÷ 4096 = 1024 (비트)
1024의 어드레스 (1024비트의 기억 용량)를 가지게 된다.
도2b는 플래그 메모리(FLM)에 부여하는 어드레스신호(이하 플래그 어드레스신호라고 한다)의 일례를 나타낸다. 제1의 어드레스포맷터(FOM1)에 공급되는 11비트의 행 어드레스신호(X0∼X10)및 11비트의 열 어드레스신호(Y0∼Yl0)는 불량구제해석기(6)의 제2의 어드레스포맷터(FOM2)에도 공급되어, 이 제2의 어드레스포맷터(FOM2)는, 이 예에서는, 행 어드레스신호(X0∼Xl0) 및 열 어드레스신호(Y0∼Y10) 중에서 상위 6비트씩을 선택하여, 이들 6비트의 행 어드레스신호(X5∼X10)및 6비트의 열 어드레스신호(Y5∼Y10)로부터 플래그 메모리(FLM)를 엑서스하는 어드레스신호를 포맷하고, 제2의 멀티플렉서(MUX-B)를 통해 플래그 메모리(FLM)에 플래그 어드레스신호로서 부여한다.
즉, 이 예에서는 불량해석메모리(5)의 메모리부(AFM)는 4096의 메모리 블럭에 세분화되었기 때문에, 각 메모리 블럭의 플래그를 기억하기위해서는 플래그 메모리(FLM)의 어드레스용량도 4096 어드레스 필요하다. 이 때문에, 제2의 어드레스포맷터(FOM2)는, 상술하였듯이, 6 비트의 행 어드레스신호(X5∼X10)및 6비트의 열 어드레스신호(Y5∼Yl0)로부터 플래그 메모리(FLM)를 엑서스하는 4096의 어드레스신호를 포맷하는 것이다.
상술하였듯이 메모리부(AFM)의 1개의 메모리 블럭의 용량은 1024 어드레스 (25×25)이기때문에, 4M 비트(4194304 비트)의 메모리용량을 가지는 피시험 메모리 (MUT)의 페일정보를 4096개의 플래그로 압축하고 기억할 수 있다.
다음에, 도3을 참조하여 상기 동작을 설명한다. 도3a는 플래그 메모리(FLM)의 내부구성을 나타낸다. 상기하였듯이 플래그 메모리(FLM)는 행 방향에 26(64), 열방향에 26(64)의 합계로 4096의 어드레스를 가진다. 도3a에서 네모칸(FG1, FG2,…, FG4096)의 1개가 1비트의 플래그 메모리 셀을 나타내고, 이들 플래그 메모리 셀(FG1-FG4096)은 4096의 어드레스 위치에 각각 대응하여 준비되어 있다.
도3b는 메모리부(AFM)의 내부구성을 나타낸다. 상기하였듯이 메모리부(AFM)의 내부는 행 방향에 26(64), 열 방향에 26(64)의 합계로 4096개의 메모리 블럭(B1∼B4096)에 세분화되어 있고, 각 메모리 블럭(B1, B2, B3,…,B4096)은 1024 어드레스의 메모리용량을 가진다. 도3b에서 사선을 붙인 메모리블록은 페일정보가 기입된 메모리 블럭를 나타낸다. 따라서, 이 사선을 붙인 메모리 블럭에 대응한 플래그 메모리(FLM)의 플래그 어드레스에, 도3a에 도시한 바와 같이, 논리「1」의 플래그가 기입되게 된다.
따라서, 메모리의 시험시에는 도1에 나타내는 제1멀티플렉서(MUX-A) 및 제2멀티플렉서(MUX-B)는 제 1 어드레스포맷터(FOM1)및 제2 어드레스포맷터(FOM2)의 출력신호를 각각 선택하기때문에, 불량해석메모리(5)의 메모리부(AFM)에는 패턴발생기(2)(도5 참조)로부터 출력할 수 있는 각각 11비트의 행 어드레스신호 및 열 어드레스신호가 그대로 부여되고, 불량구제해석기(6)의 플래그 메모리(FLM)에는 그것들의 상위 6비트의 행 어드레스신호 및 열 어드레스신호가 부여된다.
메모리의 시험중에 페일이 발생하면, 그 페일신호는, 메모리부(AFM)에는 피시험 메모리의 어드레스와 동일한 어드레스에 기입되지만, 플래그 메모리(FLM)의 경우에는 피시험 메모리의 페일발생 어드레스의 상위 6비트의 행 어드레스신호 및 열 어드레스신호로 결정되는 플래그 어드레스에 논리「1」의 플래그가 기입된다.
불량구제해석시에는 제1멀티플렉서(MUX-A)는 제3 어드레스 포맷터(FOM3)으로 포맷한 어드레스신호를 선택하여 메모리부(AFM)에 부여하여, 제2멀티플렉서(MUX-B)는 플래그 어드레스발생기(FLM-AP)에서 출력할 수 있는 12비트의 플래그 어드레스신호를 선택하여 플래그 메모리(FLM)에 부여한다.
플래그 어드레스발생기(FLM-AP)는 클록(CLK)의 공급에 동기하여 선두 어드레스 1로부터 최종 어드레스 4096까지의 도4b에 나타내는 12비트의 플래그 어드레스신호(A0∼A11)를 순차로 출력한다. 이 플래그 어드레스신호는 제2멀티플렉서(MUX-B)를 통해 플래그 메모리(FLM)를 엑서스한다.
플래그 메모리(FLM)의 출력신호는 인버터(INV)및 논리 게이트를 통해 플래그 어드레스발생기(FLM-AP)의 인에이블 단자(EN)에 공급되기때문에, 플래그 메모리(FLM)에서 판독되는 데이터값이 논리「0」인 경우에는 플래그 어드레스를 + 1하는 동작을 반복한다.
한편, 플래그 메모리(FLM)에서 논리「1」의 데이터가 판독되면 , 이 논리「1」의 데이터, 즉 플래그신호가 인버터(INV)및 논리 게이트를 통하여 플래그 어드레스발생기(FLM-AP)의 인에이블 단자(EN)에 부여하기때문에, 플래그 어드레스 발생기(FLM-AP)는 동작을 정지하여, 플래그 메모리(FLM)는 논리「1」의 플래그신호를 출력한 상태로 유지된다.
플래그 메모리(FLM)의 출력단자는 게이트(G3)의 비반전입력단자에도 접속되어 있고, 이 게이트(G3)의 반전인력단자에는 게이트(G4)의 출력단자가 접속되어 있다. 게이트(G4)는, 제1 및 제2의 자릿수 올림 검출기(CS1 및 CS2)의 양쪽으로부터 자릿수 올림 신호가 출력되디 않을 때 만 논리「1」출력을, 그것 이외는 논리「0」출력을 게이트(G3)의 반전입력단자에 공급한다. 따라서, 제1 및 제2의 자릿수 올림 검출기(CS1 및 CS2)의 양쪽으로부터 자릿수 올림 신호가 출력되지 않을 때에는 게이트(G3)의 반전입력은 논리「1」이고, 이 상태에서 플래그 메모리(FLM)에서 논리「1」의 플래그신호가 판독되면 , 게이트(G3)의 출력은 논리「1」에 반전한다.
게이트(G3)의 논리 「1」출력신호는 행 어드레스발생기(RAP)와 열 어드레스발생기(CAP)의 인에이블 단자(EN)에 부여된다. 따라서, 행 어드레스발생기(RAP)와 열 어드레스발생기(CAP)는 동작을 개시한다.
상기 종래 예와 같이, 행 어드레스발생기(RAP)는 클록(CLK)에 동기하여 도4c에 나타내는 R0∼R10의 11비트의 행 어드레스신호를 발생한다. 이 행 어드레스신호는 제4 어드레스포맷터(FOM4)에 공급된다. 제4 어드레스포맷터(FOM4)는, 행 어드레스신호의 하위 5비트(R0∼R4)와, 플래그 어드레스발생기(FLM-AP)에서 공급되는 12비트의 플래그 어드레스신호(A0∼A11)중의 하위 6비트(A0∼A5)를 추출하여, 도4g에 나타내는 11 비트의 어드레스신호(A5∼A0·R4∼R0)에 포맷하여 행 어드레스·페일카운터(RFC)에 부여한다.
제1의 자릿수 올림검출기(CS1)는, 도4e에 도시한 바와 같이, 「00000011111」로 설정되어, 행 어드레스발생기(RAP)에서 출력되는 행 어드레스신호 중의 하위 5비트까지의 각 비트가 논리「1」에 일치할 때 마다, 열 어드레스발생기(CAP)에 자릿수 올림신호를 공급하여, 열 어드레스발생기(CAP)에서 출력할 수 있는 열 어드레스신호의 어드레스를 +1씩 증가(인크리멘트)시킨다. 또, 제2의 자릿수 올림검출기 (CS2)도, 도4f에 도시한 바와 같이, 「00000011111」로 설정되고 있다.
열 어드레스발생기(CAP)는, 도4d에 도시한 바와 같이, 11비트의 열 어드레스신호(C0∼C10)를 출력한다. 제5의 어드레스포맷터(FOM5)는, 이 어드레스신호 중의 하위 5비트(C0∼C4)와, 플래그 어드레스발생기(FLM-AP)에서 출력되는 12비트의 플래그 어드레스신호(A0∼A11)중의 상위 6비트(A6∼A11)를 꺼내, 도4h에 나타내는 11비트의 어드레스신호(A11∼A6·C4∼C0)를 포맷하여 열 어드레스·페일 카운터(CFC)에 공급한다.
또한, 제3의 어드레스포맷터(FOM3)는, 도4c에 나타내는 11 비트의 행 어드레스신호(R0∼R10)중의 하위 5비트(R0∼R4)와, 플래그 어드레스발생기(FLM-AP)에서 출력되는 도4b에 나타내는 12비트의 플래그 어드레스신호(A0∼A11)중의 하위 6비트 (A0∼A5)와, 열 어드레스발생기(CAP)에서 출력되는 도4d에 나타내는 11비트의 열 어드레스신호(C0∼C10)중의 하위 5비트(C0∼C4)와, 상기 12비트의 플래그 어드레스신호(A0∼A11)중의 상위 6비트(A6∼A11)를 꺼내 포맷하고, 도4a에 나타내는 22비트의 어드레스신호(A11∼A6·C4∼C0·A5∼A0·R4∼R0)를 생성한다. 이 어드레스신호는 제1멀티플렉서(MUX-A)를 통하여 메모리부(AFM)에 공급되어, 이 메모리부(AFM)를 엑서스한다.
다음에, 상기 구성의 불량해석메모리(5)및 불량구제해석기(6)를 구비한 메모리 시험장치에 있어서의 불량구제동작에 관하여 설명한다.
제2 어드레스포맷터(FOM2)로부터 출력되는 어드레스신호가 +1씩 증가(인크리멘트)함에 의해, 플래그 메모리(FLM)가 엑서스되는 어드레스는 + 1씩 증가한다. 이 어드레스의 증분동작중에 논리「1」의 플래그신호가 플래그 메모리(FLM)에서 판독될 때 마다, 그 판독된 플래그 어드레스에 대응하는 메모리부(AFM)의 메모리블록의 내부(어드레스 영역)가 판독된다.
그 시점에서 제4 어드레스포맷터(FOM4)로부터 행 어드레스·페일카운터(RFC)에 부여되고 있는 행 어드레스신호는 페일이 발생한 피시험 메모리의 행 어드레스와 합치하고 있다. 따라서, 페일 데이터를 메모리(MRFC)의 기입 클록 입력단자(WE)에 부여함에 따라 기입지령을 메모리(MRFC)에 부여하여, 엑서스중의 어드레스에 페일발생회수를 기억시킨다.
마찬가지로, 열 어드레스·페일카운터(CFC)에도 페일이 발생한 피시험 메모리의 열 어드레스가 제5 어드레스포맷터(FOM5)로부터 부여되고 있기때문에, 그 메모리(MCFC)의 엑서스된 열 어드레스에 페일발생회수를 기억시킨다. 종래 예와 같이, 총수페일카운터(TFC)에는 페일의 발생회수의 총수가 기억된다.
메모리부(AFM)로 설정된 각 메모리 블럭내의 최종 어드레스가 판독되면 , 제1자릿수 올림 검출기(CS1)및 제2자릿수 올림 검출기(CS2)가 동시에 논리「1」을 출력하여, 그 결과, 게이트(G4)는 논리「1」을 출력한다. 이 논리「1」출력은 행 어드레스발생기(RAP)및 열 어드레스발생기(CAP)의 각 로드 단자(LD)와, 게이트(G3)의 반전단자 및 논리 게이트를 통해 플래그 어드레스발생기(FLM-AP)의 인에이블 단자 (EN)에 부여된다.
이에 따라, 행 어드레스발생기(RAP)및 열 어드레스발생기(CAP)는 초기 상태에 리셋트됨과 동시에, 그것들의 인에이블 단자(EN)에 게이트(G3)를 통하여 논리「0」출력이 부여되므로, 이들 행 어드레스발생기(RAP)및 열 어드레스발생기(CAP)는 어드레스의 보진(步進)동작을 정지한다. 이것에 대하여, 플래그 어드레스발생기 (FLM-AP)의 인에이블 단자(EN)에는 논리「1」출력이 부여되기 때문에, 이 플래그 어드레스발생기(FLM-AP)는 동작을 재개하여, 플래그 어드레스를 +1씩 증가(인크리멘트)시키는 동작을 재개한다.
이상 설명한 바와 같이, 본 발명에 의하면 피시험 메모리의 메모리용량이 대용량이더라도, 이것과 같은 메모리용량으로 설정된 불량해석메모리의 내부를 복수의 메모리블록에 세분화함과 동시에, 메모리 블럭의 수에 대응하는 어드레스용량을 가지는 플래그 메모리를 설치하여, 불량해석메모리의 메모리 블럭에 페일정보가 기입될 때마다, 그 페일정보가 기입된 메모리블록의 어드레스에 대응하는 플래그 메모리의 어드레스에 논리「1」의 플래그를 기입하도록 구성하였기 때문에, 불량구제 해석시는 논리「1」의 플래그가 기입된 플래그 어드레스에 대응하는 메모리 블럭의 내부만을 판독되면 된다.
상술한 실시예에서는 피시험 메모리 및 불량해석메모리의 용량이 4 M 비트의 경우, 플래그 메모리(FLM)의 어드레스 용량을 4096으로 하였기 때문에, 각 메모리 블럭내의 어드레스를 1024 (25×25)의 어드레스에 제한할 수 있다. 따라서, 페일정보가 기입된 메모리블록의 수가 적으면 적은 만큼 단시간에 불량구제를 위한 페일 데이터의 집계처리를 완료할 수 있다.
예컨대, 페일의 발생이 전혀 없으면, 플래그 메모리(FLM)만이 판독되는 것 만으로, 불량해석메모리(5)의 메모리블록은 전혀 판독되지 않게 되고, 극히 단시간에 구제처리를 종료할 수 있다. 또한, 플래그 메모리(FLM)의 1개의 어드레스에만 논리「1」의 플래그가 기입되고 있는 경우에는, 1개의 메모리블록의 내부만을 판독되면 좋으므로, 1024의 어드레스 영역만을 엑서스하면 된다. 따라서, 4M (4194304)의 어드레스를 1024의 어드레스에 압축할 수 있기때문에, 4096배 (4194304÷ 1024)의 속도로 계수할 수 있다.
메모리의 시험에서는 피시험 메모리에 의해서 페일의 발생 수가 다르지만, 평균적으로 플래그 메모리(FLM)의 1할 (10%)정도로 논리「1」의 플래그가 기입되어 있었다고 하면, 본 발명에 의해 약 10배의 고속화가 가능하게 된다는 현저한 이점이 있다.
또, 피시험 메모리 및 불량해석메모리의 용량이나, 세분화되는 메모리 블럭의 수, 혹은 플래그 메모리의 용량 등은 상기 실시예의 값에 한정되지 않는 것은 말할 필요도 없다. 예컨대 플래그 메모리의 용량을 크게 하면, 불량해석메모리의 세분화되는 메모리블록의 수는 많아져, 1개의 메모리 블럭의 용량(어드레스수)이 적어지고, 계수처리의 효율이 높아진다. 따라서, 플래그 메모리의 용량은 큰 쪽이 바람직하지만, 불량해석메모리의 수십분의 1에서 수천분의 1의 용량을 가지는 플래그 메모리가 적당하다.

Claims (7)

  1. 피시험 메모리와 동일한 기억 용량을 가지고, 피시험 메모리의 시험시에, 피시험 메모리에 부여되는 어드레스신호와 동일한 어드레스신호에 의해서 엑서스되어, 피시험 메모리로부터 불량 메모리 셀이 검출될 때마다, 그 불량 메모리 셀이 존재하는 피시험 메모리의 어드레스와 같은 어드레스에 불량 메모리 셀 정보가 기입되어, 기억하는 불량해석메모리와,
    시험종료후에, 상기 불량해석메모리의 전 어드레스에 엑서스하여 기억된 불량 메모리 셀 정보를 판독하여, 불량 메모리 셀이 존재하는 위치정보와 불량 메모리 셀의 총수를 계수하여 피시험 메모리의 구제가 가능인가 아닌가를 판정하는 불량구제해석기를 구비하는 메모리 시험장치에 있어서,
    상기 불량해석메모리를 복수의 메모리블록에 세분화하는 수단과,
    세분화된 메모리 블럭의 각각 대응한 어드레스를 가지고, 대응하는 메모리 블럭에 불량 메모리 셀 정보가 기입된 것을 나타내는 플래그를 그 대응하는 어드레스에 기억하는 플래그 메모리와,
    피시험 메모리의 시험시에, 상기 불량해석메모리에 부여되는 어드레스신호로부터 수 비트를 추출하여 상기 플래그 메모리의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 어드레스포맷수단과,
    시험종료후에, 상기 플래그 메모리의 전 어드레스를 엑서스하고 기억된 플래그를 판독하여, 이 판독된 플래그의 어드레스에 대응하는 상기 불량해석메모리의 메모리블록의 기억내용만을 판독하여 불량 메모리 셀의 위치정보를 계수하는 수단을 구비하는 것을 특징으로 하는 메모리 시험장치.
  2. 제 1 항에 있어서, 상기 불량 메모리 셀의 위치정보를 계수하는 수단은,
    상기 불량해석메모리에 부여되는 어드레스신호내의 행 어드레스신호와 같은 행 어드레스신호를 발생하는 행 어드레스발생기와,
    상기 불량해석메모리에 부여되는 어드레스신호내의 열 어드레스신호와 같은 열 어드레스신호를 발생하는 열 어드레스발생기와,
    시험종료후에 상기 플래그 메모리의 전 어드레스를 엑서스하는 플래그 어드레스신호를 발생하는 플래그 어드레스발생기와,
    상기 플래그 어드레스발생기, 상기 행 어드레스발생기 및 상기 열 어드레스발생기의 출력신호로부터, 상기 플래그 메모리에서 판독된 플래그의 어드레스에 대응하는 메모리블록의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 제2의 어드레스 포맷수단과,
    시험종료후에, 불량 메모리 셀 정보가 기입된 메모리 블럭으로부터 판독된 불량 메모리 셀 정보내의 행 어드레스에 관한 불량 메모리 셀 정보를 기억하는 행 불량 셀 기억수단과,
    시험종료후에, 불량 메모리 셀 정보가 기입된 메모리 블럭으로부터 판독된 불량 메모리 셀 정보내의 열 어드레스에 관한 불량 메모리 셀 정보를 기억하는 열 불량 셀 기억수단과,
    상기 플래그 어드레스발생기 및 상기 행 어드레스발생기의 출력신호로부터, 상기 행 불량 셀 기억수단의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 제3의 어드레스 포맷수단과,
    상기 플래그 어드레스발생기 및 상기 열 어드레스발생기의 출력신호로부터, 상기 열 불량 셀 기억수단의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 제4의 어드레스 포맷수단을 포함하는 것을 특징으로 하는 메모리 시험장치.
  3. 제 1 항에 있어서, 불량 메모리 셀 정보가 기입된 메모리블록으로부터 판독된 불량 메모리 셀의 총수를 기억하는 수단을 또한 포함하는 것을 특징으로 하는 메모리 시험장치.
  4. 제 2 항에 있어서, 불량 메모리 셀 정보가 기입된 메모리 블럭으로부터 판독된 불량 메모리 셀의 총수를 기억하는 수단을 또한 포함하는 것을 특징으로 하는 메모리 시험장치.
  5. 제 1 항에 있어서, 상기 플래그 메모리는, 피시험 메모리의 시험시에, 상기 어드레스 포맷수단에 의해서 생성된 어드레스신호에 의해서 엑서스되어, 상기 불량해석메모리에 불량 셀 정보가 기입될 때 마다 , 엑서스중의 어드레스에 플래그를 나타내는 논리치가 기입되도록 구성되어 있는 것을 특징으로 하는 메모리 시험장치.
  6. 제 1 항에 있어서, 상기 플래그 메모리의 기억 용량은, 상기 불량해석메모리의 기억 용량의 수십분의 1로부터 수천분의 1에 선정되어 있는 것을 특징으로 하는 메모리 시험장치.
  7. 제 1 항에 있어서, 상기 어드레스포맷수단은, 상기 불량해석메모리에 부여되는 어드레스신호의 행 어드레스신호 및 열 어드레스신호로부터 각각 상위의 수 비트를 추출하여, 상기 플래그 메모리의 전 어드레스를 엑서스하는 어드레스신호를 생성하는 것을 특징으로 하는 메모리 시험장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386626B1 (ko) * 2001-02-20 2003-06-02 주식회사 하이닉스반도체 반도체 메모리 테스트 회로
US7206237B2 (en) 2004-05-22 2007-04-17 Samsung Electronics Co., Ltd. Apparatus and method for testing a memory device with multiple address generators
KR101288113B1 (ko) * 2009-07-13 2013-07-19 가부시키가이샤 어드밴티스트 시험 장치 및 구제 해석 방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10188597A (ja) * 1996-12-19 1998-07-21 Advantest Corp メモリ試験装置
JPH10269799A (ja) * 1997-03-19 1998-10-09 Advantest Corp 半導体メモリ試験装置
JPH10289165A (ja) * 1997-04-14 1998-10-27 Ando Electric Co Ltd Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置
JPH11185497A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体記憶装置
JP3880210B2 (ja) * 1998-08-04 2007-02-14 エルピーダメモリ株式会社 半導体装置
US6425095B1 (en) * 1998-08-14 2002-07-23 Advantest Corporation Memory testing apparatus
JP2000195295A (ja) * 1998-12-24 2000-07-14 Advantest Corp メモリデバイス試験装置
US6694461B1 (en) * 1999-07-26 2004-02-17 Ati International Srl System and method for testing integrated memories
US6536005B1 (en) * 1999-10-26 2003-03-18 Teradyne, Inc. High-speed failure capture apparatus and method for automatic test equipment
US6256757B1 (en) * 2000-01-24 2001-07-03 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
US7111190B2 (en) * 2001-02-23 2006-09-19 Intel Corporation Method and apparatus for reconfigurable memory
US6539508B1 (en) 2000-03-15 2003-03-25 Xilinx, Inc. Methods and circuits for testing programmable logic
JP3530457B2 (ja) 2000-04-07 2004-05-24 Ｎｅｃエレクトロニクス株式会社 メモリｌｓｉ不良解析装置および解析方法
JP4782271B2 (ja) * 2000-07-06 2011-09-28 株式会社アドバンテスト 半導体デバイス試験方法・半導体デバイス試験装置
US7260758B1 (en) * 2001-09-07 2007-08-21 Lsi Corporation Method and system for performing built-in self-test routines using an accumulator to store fault information
US7219271B2 (en) * 2001-12-14 2007-05-15 Sandisk 3D Llc Memory device and method for redundancy/self-repair
US7308621B2 (en) * 2002-04-30 2007-12-11 International Business Machines Corporation Testing of ECC memories
US6868022B2 (en) * 2003-03-28 2005-03-15 Matrix Semiconductor, Inc. Redundant memory structure using bad bit pointers
JP4098264B2 (ja) * 2004-03-16 2008-06-11 株式会社アドバンテスト 試験装置及び試験方法
US7277336B2 (en) * 2004-12-28 2007-10-02 Sandisk 3D Llc Method and apparatus for improving yield in semiconductor devices by guaranteeing health of redundancy information
JP2006242569A (ja) 2005-02-28 2006-09-14 Advantest Corp 試験装置、及び試験方法
US7212454B2 (en) * 2005-06-22 2007-05-01 Sandisk 3D Llc Method and apparatus for programming a memory array
US7461298B2 (en) * 2005-08-31 2008-12-02 Network Appliance, Inc. Method and apparatus for diagnosing mass storage device anomalies
JP4463173B2 (ja) * 2005-09-14 2010-05-12 株式会社アドバンテスト 試験装置、試験方法、プログラム、及び記録媒体
US20070294588A1 (en) * 2006-05-09 2007-12-20 Coulson Richard L Performing a diagnostic on a block of memory associated with a correctable read error
CN101715575A (zh) 2006-12-06 2010-05-26 弗森多系统公司（dba弗森-艾奥） 采用数据管道管理数据的装置、系统和方法
KR100784867B1 (ko) 2006-12-13 2007-12-14 삼성전자주식회사 엠에스비 프로그램 상태를 저장하는 플래그 셀들을구비하는 비휘발성 메모리 장치
US7966518B2 (en) * 2007-05-15 2011-06-21 Sandisk Corporation Method for repairing a neighborhood of rows in a memory array using a patch table
US7958390B2 (en) * 2007-05-15 2011-06-07 Sandisk Corporation Memory device for repairing a neighborhood of rows in a memory array using a patch table
JP4691125B2 (ja) * 2008-03-24 2011-06-01 株式会社アドバンテスト メモリ試験装置
JP4789993B2 (ja) * 2008-10-30 2011-10-12 株式会社アドバンテスト メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置
WO2010054410A2 (en) * 2008-11-10 2010-05-14 Fusion Multisystems, Inc. (Dba Fusion-Io) Apparatus, system, and method for predicting failures in solid-state storage
US9063874B2 (en) 2008-11-10 2015-06-23 SanDisk Technologies, Inc. Apparatus, system, and method for wear management
US20110230711A1 (en) * 2010-03-16 2011-09-22 Kano Akihito Endoscopic Surgical Instrument
TWI452879B (zh) * 2010-04-27 2014-09-11 Univ Nat Sun Yat Sen 特殊應用網路晶片之全晶片拓樸產生合成方法
US9213594B2 (en) 2011-01-19 2015-12-15 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for managing out-of-service conditions
WO2012106362A2 (en) 2011-01-31 2012-08-09 Fusion-Io, Inc. Apparatus, system, and method for managing eviction of data
JP2012174313A (ja) 2011-02-23 2012-09-10 Advantest Corp 試験装置
KR101178563B1 (ko) * 2011-02-28 2012-08-31 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작방법
US9767032B2 (en) 2012-01-12 2017-09-19 Sandisk Technologies Llc Systems and methods for cache endurance
US9251019B2 (en) 2012-05-29 2016-02-02 SanDisk Technologies, Inc. Apparatus, system and method for managing solid-state retirement
US10019352B2 (en) 2013-10-18 2018-07-10 Sandisk Technologies Llc Systems and methods for adaptive reserve storage
JP6693081B2 (ja) * 2015-10-22 2020-05-13 富士通株式会社 集積回路、および集積回路の試験方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4736373A (en) * 1981-08-03 1988-04-05 Pacific Western Systems, Inc. Memory tester having concurrent failure data readout and memory repair analysis
EP0424612A3 (en) * 1989-08-30 1992-03-11 International Business Machines Corporation Apparatus and method for real time data error capture and compression for redundancy analysis of a memory
JP2777276B2 (ja) * 1990-09-20 1998-07-16 株式会社東芝 冗長回路付メモリｉｃの試験装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386626B1 (ko) * 2001-02-20 2003-06-02 주식회사 하이닉스반도체 반도체 메모리 테스트 회로
US7206237B2 (en) 2004-05-22 2007-04-17 Samsung Electronics Co., Ltd. Apparatus and method for testing a memory device with multiple address generators
KR101288113B1 (ko) * 2009-07-13 2013-07-19 가부시키가이샤 어드밴티스트 시험 장치 및 구제 해석 방법

Also Published As

Publication number Publication date
GB2317472A (en) 1998-03-25
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US5831989A (en) 1998-11-03
CN1093641C (zh) 2002-10-30
SG63749A1 (en) 1999-03-30
GB9719689D0 (en) 1997-11-19
GB2317472B (en) 1998-11-04
JP3608694B2 (ja) 2005-01-12
TW353721B (en) 1999-03-01
JPH1092195A (ja) 1998-04-10

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