CN1182534C - 半导体存储器芯片 - Google Patents

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Abstract

根据本发明的一种半导体存储器芯片(100)包括一个被测试的第一存储器矩阵(102)，它包括多个按行和列方式排列的存储器单元，这些存储器单元可以通过利用位线(BL)和字线(WL)向其进行读和写数据而被存取，在输入/输出引脚(DQ)提供数据，和一个模式发生器(108)，它形成在该存储器芯片之内。

Description

半导体存储器芯片
技术领域
本发明涉及半导体存储器，更具体地，涉及一种采用一种芯片内数据模式发生器以测试存储器器件的装置。
背景技术
电路的迅速发展增加了对存储器进行测试的难度和成本。高密度存储器的开发为测试复杂性引入了新的尺度。例如，较高速的同步DRAM的需求包括着更为复杂和更为费时的模式测试。采用用于存储器测试的测试系统会需要额外的设备以保持现有的产量水平。为了保持用于较复杂的高速存储器器件所需的产量而增加的测试设备是高成本的典型。
与现行的和未来若干代的高密度存储器相关的另一课题是与测试设备的速度与精度相关的芯片频率。能够与被测试芯片保持同样高速的高速测试系统愈来愈难找到。一般地，器件频率的提高快过测试设备精度的提高。同时，测试设备变得愈来愈复杂。芯片引脚的数量愈来愈多，因而需要通过触及更多的引脚来保持精度。再有，对于生产厂家和测试设备来说，保持成本在一个合理的水平并且在一个合理的时间范围内进行测试，也是一个课题。
在半导体存储器的测试中，外部的测试设备向存储器矩阵中的一个单元写入一个已知的数据模式以进行测试。该数据模式再被读回测试设备并与已知的数据模式相比较。数据模式例如可包括一个物理模式、一个逻辑模式和/或一个检查模式。参见图1A-1C，对于例如动态随机存取存储器(DRAM)的半导体存储器器件来说，位线BL和互补位线BL(下称BL加横)构成一对并连接至一个传感放大器SA。为了激活(读取或写入)一个存储器单元(图中标记为圆圈)，需要选定一个传感放大器SA和一个字线WL。BL和BL加横各有相关联的存储器单元。例如，图1A中，将物理“1”数据模式作为1存储在与各BL相关联的存储单元内，而将0存储在与各BL加横相关联的存储单元内。这表示所有的存储器单元都有已充电的电容器。对于图1B来说，数据模式为一个逻辑“1”。在这种情况下，所有的1存储在存储器矩阵中，这表示一半的存储器单元有已充电的电容器，而另一半则没有。图1C中，执行一个检查板模式，即将1和0调换并将已充电和已放电的存储器单元电容器调换。
如图1A-1C所示，物理数据对应于内容或意义或存储电容器。在物理1的情况下，电容器充电，而对于物理0来说，电容器放电。对于逻辑数据，只有输入/输出引脚(DQ)的数值是重要的。术语逻辑1(0)表示，如果存储器单元连接至BL或BL加横，则从/向I/O引脚读取/写入一个1(0)。一个检查板模式也是一个物理数据模式，它将已放电或已充电的电容器相调换。逻辑模式更容易执行，因为存储器单元的地址不象对于物理数据模式那样重要。对于物理数据模式来说，需要有BL或BL加横的连接信息以提供适当的测试。因此，需要有地址信息以使BL/BL加横与各存储器单元及数据模式相关联。对于测试来说，因地址信息和存储器单元密度而带来困难。这部分地是由于存储器单元的数量以及不仅需要知道依各存储器单元地址的数据模式而且需要知道失效存储器单元的位置。
芯片制造过程是不允许出错的。因此，各存储器芯片必须认真测试，一般是采用上述的数据模式。测试成本在目前是制造存储器芯片的总成本的其中主要部分。测试成本可通过减少测试一个芯片所需要的时间和/或增加并行的被测试芯片的数量而降低。并行的被测试芯片的数量通常受到一个存储器测试设备可处理的输入/输出(I/O)通道的数量所限制。一种增加并行的被测试芯片的数量的办法是减少外部测试设备与被测芯片之间的连接的数量。假设一个测试设备可处理1024个I/O通道，并且测试一个芯片需要130个通道，那末就可以并行地测试7个芯片。
因此，对于以既降低测试成本又减少测试时间的方式来测试存储器单元的设备的要求是存在的。另一个存在的要求是，测试设备能够减少测试各芯片所需要的通道数量。
发明内容
根据本发明的一种半导体存储器芯片包括一个被测试的第一存储器矩阵，它包括多个按行(row)和列(column)方式排列的存储器单元，这些存储器单元可以通过利用位线和字线向其进行读和写数据而被存取，在输入/输出引脚提供数据，和一个模式发生器，它形成在该存储器芯片之内。该模式发生器还包括一个具有多个存储器体的可编程存储器矩阵，所述存储器体具有多个按行和列方式排列的存储器单元，所述存储器体可以存储按照被产生来用于第一存储器矩阵的各输入/输出引脚的模式数据。还包括一个用于对存储在该可编程存储器矩阵中的数据进行寻址的装置，以便按地址寻找到要传输至或来自第一存储器矩阵的单个数据。
根据本发明的另一种半导体存储器芯片，除了包括上述半导体存储器芯片的结构特征之外，模式发生器还包括一个模式解码器，用于根据一个输入信号从多个模式中选出一个模式并存储于存储器体中。该模式发生器的输出端被耦合至第一存储器矩阵的输入/输出引脚，以提供更传输至或来自第一存储器矩阵的单个数据。
根据本发明的一种DRAM存储器芯片包括一个被测试的第一存储器矩阵，它包括多个按行和列方式排列的存储器单元，这些存储器单元可以通过利用位线和字线向其进行读和写数据而被存取，在输入/输出引脚提供数据，和一个模式发生器，它形成在该存储器芯片之内。该模式发生器还包括一个具有多个存储器体的可编程存储器矩阵，所述存储器体具有多个按行和列方式排列的存储器单元，所述存储器体可以存储按照被产生来用于第一存储器矩阵的各输入/输出引脚的模式的数据。还包括一个用于从存储器芯片以外的一个源向可编程存储器的存储器体输入模式数据的输入装置。该模式数据是在对存储器芯片进行测试之前提供给可编程存储器的。还包括一个用于对存储在该可编程存储器矩阵中的数据进行寻址的装置，以便按地址寻找到要传输至或来自第一存储器矩阵的单个数据。一个模式解码器，用于根据所述输入装置的一个输入信号从多个模式中选出一个模式并存储于存储器体中。该模式发生器的输出端被耦合至第一存储器矩阵的输入/输出引脚，以提供要传输至或来自第一存储器矩阵的单个数据。
在可选用的实施例中，半导体存储器芯片内可包括或不包括寻址装置。用于寻址的装置可由外部测试设备提供。模式发生器可包括一个模式地址输入，以选择存储于可编程存储器矩阵中的一个模式。可编程存储器矩阵可包括只读存储器，其内存储有模式数据。存储器芯片最好是一个动态随机存取存储器芯片。可编程存储器矩阵最好存储有多个数据模式，该多个数据模式中的每一个可被存储于若干个存储器体中。寻址装置最好最好包括字线和传感放大器，以激活可编程存储器矩阵的存储器单元。被产生的模式可包括一个物理模式、一个逻辑模式和/或一个检查模式。
本发明的这些和其它目的、特征和优点可通过以下结合附图的对于说明性实施例的详细说明而变得清楚。
附图说明
本公开参照下列附图详细说明以下优选实施例，附图中：
图1A-1C是示出根据现有技术存储有一般的数据模式的存储器矩阵的顶视图；
图2是根据本发明的其内形成有一个带可编程存储器模式发生器的存储器器件的框图；
图3是根据本发明的图2的模式发生器的示意图，其中示出存储器体和一个模式解码器；
图4是根据本发明的图3的模式发生器的存储器体的示意图；和
图5是根据本发明的用于存储图3的模式发生器的一个全部模式的一组存储器体的示意图。
具体实施方式
本发明涉及半导体存储器，更具体地，涉及一种采用一种芯片内数据模式发生器以测试存储器器件的装置。该数据模式发生器最好设计并制作成存储器芯片的一部分。数据模式发生器存储有由外部测试装置提供的或直接地硬编码至模式发生器之内的一个任意的数据模式。由于数据模式在测试之前已存储得靠近存储器单元，所以根据本发明的芯片内数据模式发生器提供了一种测试半导体存储器芯片/器件的更快和更有效的方法。
现参见附图的具体细节，其中各图的类似或相同的元件的标号是相同的，先看图2，它示出一个半导体存储器器件/芯片100。半导体存储器器件100包括一个带多个存储器体104的存储器矩阵102。各存储器体104包括多个存储器单元106，可利用字线WL和位线BL和BL加横对它们进行存取。芯片内包括一个模式发生器108，以向测试存储器单元106提供一个测试模式。
模式发生器108可受芯片外的一个外部测试器110控制，该外部测试器可通过例如一个串联接口与模式发生器相连接。模式发生器108可通过置位或复位一个测试操作模式而受激活或去激活。这可以通过采用一个启动开关或向启动线提供一个启动信号来执行。这种启动使模式发生器108通过数据输出线输出传输给存储器矩阵102的数据模式，例如图1中所示。数据输出线连接至存储器芯片100的输入/输出(I/O)引脚或DQ。
数据输入线和程序线使得可以对模式发生器108的存储器114进行直接的存取。模式发生器108可包括只读存储器或可擦存储器或两者均有。数据输入操作允许模式数据可以输入并存储在存储器114中，直到被输送进存储器矩阵102以测试存储器单元106。程序操作允许对向存储器114的写或重写操作进行编程。模式地址线允许具体的模式被输进或编程在模式发生器108内。采用模式地址操作以选择一个模式，在该模式中将数据写入存储器单元106。
存储器地址线120包括行地址线和列地址线。存储器地址线120向存储器114提供要将由模式发生器108所产生的内容写入的矩阵102的存储器单元106的存储器单元位置。模式发生器108根据特定的模式-例如，一个物理模式(见图1A和1C)或一个逻辑模式(见图1B)-以及模式数据来管理地址信息以便将模式数据写入存储器单元106。模式拓扑(存储器矩阵102内的物理数据编码或数据排列)受到一个通过存储器地址线120的行线和列线而提供给模式发生器108的行和列地址子集的控制。在一个实施例中，只需要存储器地址线120的行线的一个信号位(1或0)来提供如图1所示的行地址数据编码，而需要存储器地址线120的列线的两个或三个信号位(1和/或0)来提供如图1所示的列地址数据编码。用于行/列数据编码的实际的位数会随芯片结构而改变。
参见图3，较详细地示意性示出芯片内模式发生器108。模式发生器108的存储器114包括多个存储器体115，每个存储器体含有关一个具体模式的信息，即，模式<0>、模式<1>、...或模式<k>，一个用于行信息的x地址<x>，所有用于列信息的y地址<0:n-1>以及通过DQ<0:j>向存储器矩阵102输入/输出的所有数据。向一个模式解码器122输入一个模式地址，即，模式<0>、模式<1>、...或模式<k>。图3中的体115根据以下习惯来标记：一个体由一个模式(0-k)和一个y地址(0-n)来识别。例如，体<k><n>分配有一个模式k，它可包括一个物理模式或任何其它所需要的模式，以及一个列n。
参见图4，它示出一个单一的体<k><0>以较详细地说明各体115。体<k><0>从模式解码器122(见图3)接收一个输入信号，即数据模式<k>，以启动体<k><0>。体<k><0>对用于要输送给存储器矩阵102(见图2)的数据模式<k>的信息进行存储。体<k><0>含有通过对于一个单一的x地址(行地址)的所有数据线DQ<0:j>的数据输出操作而从体<k><0>输出的数据以及全部的y地址(列地址)空间。其它预期的存储安排为，例如，每个体115可含有用于对于一个单一的y地址(列地址)的所有数据线DQ<0:j>的信息以及全部的x地址(行地址)空间。例如，j可等于4、8、16、32、64或其倍数。
参见图5，它示出体<k><0:n>以进一步说明根据本发明的芯片内模式发生器108的安排。一组体<k><0:n>含有用于对于全部地址空间即x-地址<0:m-1>和y-地址<0:n-1>的全部数据模式的信息，其中m和n分别为x和y方向的模式所需的位的数目。
再参见图2，体115可包括足以存储用于要传送给存储器矩阵102的一个最小可重复模式的足够的数据的存储空间。同样地，体115可包括足以存储用于要传送给存储器矩阵102的一个任意大小的模式的足够的数据的存储空间。有可能以类似于存储器矩阵102的方式构造模式发生器存储器114。例如，存储器114包括有如图1所示的传感放大器SA、位线BL(BL加横)和字线WL。在这种方式下，采用y-地址来激活存储器114中相应于字线的存储器单元，采用x-地址来激活传感放大器SA。模式发生器108所具有的结构-例如传感放大器SA、位线BL(BL加横)和字线WL-是与存储器矩阵102的相应的结构同时形成的。
模式地址信号可在芯片内或由外部测试器110产生。存储在存储器114中的模式愈多，所需要的模式地址线就愈多。例如，如要存储8个不同的数据模式，则需要3个不同的地址位。再有，存储器地址线120上的地址信号可以在芯片内或外产生。存储器114可包括其中存储有预编程的模式的只读存储器，以备用。
为了采用根据本发明的模式发生器108进行测试，要选择一个模式以便挑选一个用于测试的测试模式。这作为一个模式地址输入给模式解码器112，由该模式解码器选择其中具有相应于所选模式的数据的存储器体115。采用可在芯片内或外产生的x-地址来选择一个单一的体和y-地址确定的数据组，以提供向模式发生器的输出。为了保持芯片面积不变，用于模式发生器的电路可缩减为一个单一的可编程的数据模式的类型。每一次需要一个新的模式时，就下载至模式发生器108的存储器114中。在其它的实施例中，模式数据可以是混合的，即一个单一的测试中采用若干个模式，例如在任意选择的位置可采用一个检查板模式和一个波纹(ripple)模式，以向存储器矩阵102提供测试模式。
示例
以下示例解释性地描述一个根据本发明的用于16位DRAM芯片的模式发生器。一个16位芯片包括DQ0-15。对本例来说，存储器构造允许一个带2个列位即n＝2和4个行位即m＝4的模式。而且，由于希望在模式发生器存储器中存储8个模式，则k＝7(0-7即是8个模式)。(WL从m个行地址中解码)m和n与矩阵中的拓扑意义上的最小可重复结构相关联。在此希望写一个检查板模式(见图1C)。模式发生器必须提供该模式的各0和各1。参见图1C，在激活传感放大器SA<0>的情况下，y-地址应为0，x-地址(WL)也是0，并且向位线BL提供一个1。现在，如果x-地址从0变为1(变为WL<1>)，则需要模式发生器输出一个0。从WL<0>至WL<1>1，采用相同的y-地址。
对于图1C的模式，模式发生器必须写的信息包括一个1，0，0，1模式。在此情形下，对于一个固定的y-地址，在x-方向需要4位。然后，该模式重复其本身。这四个4位已存储在模式发生器的存储器中。由于用于SA<0>的模式不同于SA<1>的模式，所以对于y-方向需要2位。
在本例中，m和n(4×2)是最小的唯一模式。其优点在于，模式发生器存储此最小可重复模式，仅需要改变地址来重复该模式以向DRAM芯片的存储器单元读/写该模式。
在上述示例中，属于现有技术的一个外部测试器可处理1024个I/O通道，测试一个芯片需要130个通道，因此可并行测试7个芯片。结合根据本发明的一个模式发生器，通常用于模式发生的通道变得可用。例如，每一个芯片大约有31个通道可用。这意味着现在测试器可并行测试10个芯片，由此增加了通过测试的存储器芯片的产量。
已描述了用于半导体存储器的芯片内可编程数据模式发生器的优选实施例(作为说明性而非限制性)，需要指出的是，本领域的技术人员可在上述教导下作出修改和变化。因此，可以理解，根据本发明所公开的具体实施例所进行的改变属于后附的权利要求书的范围和精神。于是，根据专利法的要求对本发明的细节和具体内容进行的描述，由后附的权利要求书所列的条款要求保护并期望得到保护。

Claims (16)

1.一种半导体存储器芯片，包括：
一个被测试的第一存储器矩阵，它包括多个按行和列方式排列的存储器单元，所述存储器单元可以通过利用位线和字线向其进行读和写数据而被存取，在输入/输出引脚提供所述数据；和
一个模式发生器，它形成在所述存储器芯片之内，所述模式发生器还包括：
一个具有多个存储器体的可编程存储器矩阵，所述存储器体具有多个按行和列方式排列的存储器单元，所述存储器体可以存储按照被产生来用于所述第一存储器矩阵的各输入/输出引脚的模式数据；和
用于对存储在所述可编程存储器矩阵中的数据进行寻址的装置，以便按地址寻找到要传输至或来自所述第一存储器矩阵的单个数据。
2.根据权利要求1所述的半导体存储器芯片，其特征在于，所述模式发生器包括一个模式地址输入端，用于选择一个存储于所述可编程存储器矩阵中的模式。
3.根据权利要求1所述的半导体存储器芯片，其特征在于，所述可编程存储器矩阵包括其中存储有模式数据的只读存储器。
4.根据权利要求1所述的半导体存储器芯片，其特征在于，所述存储器芯片是一个动态随机存取存储器芯片。
5.根据权利要求1所述的半导体存储器芯片，其特征在于，所述寻址装置包括字线和传感放大器，以激活所述可编程存储器矩阵的所述存储器单元。
6.根据权利要求1所述的半导体存储器芯片，其特征在于，所述多个模式数据中的每一个模式数据存储于若干个存储器体中。
7.根据权利要求1所述的半导体存储器芯片，其特征在于，所述被产生的模式是一个物理模式、一个逻辑模式和一个检查模式的其中之一。
8.根据权利要求1所述的半导体存储器芯片，其特征在于，所述模式发生器还包括一个模式解码器，用于根据一个输入信号从多个模式中选出一个模式并存储于所述存储器体中；所述模式发生器的输出端被耦合至所述第一存储器矩阵的输入/输出引脚，以提供要传输至或来自所述第一存储器矩阵的单个数据。
9.根据权利要求8所述的半导体存储器芯片，其特征在于，所述输入信号由所述存储器芯片之外的一个外部源提供。
10.根据权利要求8所述的半导体存储器芯片，其特征在于，所述可编程存储器矩阵包括其中存储有模式数据的只读存储器。
11.根据权利要求8所述的半导体存储器芯片，其特征在于，所述存储器芯片是一个动态随机存取存储器芯片。
12.根据权利要求8所述的半导体存储器芯片，其特征在于，所述多个模式数据中的每一个模式数据存储于若干个存储器体中。
13.根据权利要求8所述的半导体存储器芯片，其特征在于，所述被产生的模式是一个物理模式、一个逻辑模式和一个检查模式的其中之一。
14.一种DRAM存储器芯片，包括：
一个被测试的第一存储器矩阵，它包括多个按行和列方式排列的存储器单元，所述存储器单元可以通过利用位线和字线向其进行读和写数据而被存取，在输入/输出引脚提供所述数据；和
一个模式发生器，它形成在所述存储器芯片之内，所述模式发生器还包括：
一个具有多个存储器体的可编程存储器矩阵，所述存储器体具有多个按行和列方式排列的存储器单元，所述存储器体可以存储按照被产生来用于第一存储器矩阵的各输入/输出引脚的模式数据；
输入装置，用于从所述存储器芯片以外的一个源向所述可编程存储器的所述存储器体输入所述模式数据，所述模式数据是在对存储器芯片进行测试之前提供给可编程存储器的；
用于对存储在该可编程存储器矩阵中的数据进行寻址的装置，以便按地址寻找到要传输至或来自所述第一存储器矩阵的单个数据；
一个模式解码器，用于根据所述输入装置的一个输入信号从多个模式中选出一个模式并存储于所述存储器体中；
所述模式发生器的输出端被耦合至所述第一存储器矩阵的输入/输出引脚，以提供要传输至或来自所述第一存储器矩阵的单个数据。
15.根据权利要求14所述的DRAM存储器芯片，其特征在于，所述可编程存储器矩阵包括其中存储有模式数据的只读存储器。
16.根据权利要求14所述的DRAM存储器芯片，其特征在于，所述输入信号由所述存储器芯片之外的一个外部源提供。
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