JPS6266354A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6266354A JPS6266354A JP60207056A JP20705685A JPS6266354A JP S6266354 A JPS6266354 A JP S6266354A JP 60207056 A JP60207056 A JP 60207056A JP 20705685 A JP20705685 A JP 20705685A JP S6266354 A JPS6266354 A JP S6266354A
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- JP
- Japan
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- bit error
- bit
- storage device
- cycle
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置のシステム制御装置に対するサイクル
終了報告に関し、特に部分書込み動作のリプライのタイ
ミングに関する。
終了報告に関し、特に部分書込み動作のリプライのタイ
ミングに関する。
従来、この種の記憶装置は、システム制御装置に対する
サイクル終了報告を１ビットエラー７２ビットエラー等
の検出時のタイミング、あるいは１ビットエラー／２ビ
ットエラー等がいまだ検出されていない書込みまたは読
出し動作のサイクル終了のタイミングで行っている。
サイクル終了報告を１ビットエラー７２ビットエラー等
の検出時のタイミング、あるいは１ビットエラー／２ビ
ットエラー等がいまだ検出されていない書込みまたは読
出し動作のサイクル終了のタイミングで行っている。
上述した従来の記憶装置は、システム制御装置より低速
の記憶装置がわで１ビットエラー／２ビットエラー等の
検出を行っているので、１ビットエラー／２ビットエラ
ー等の検出時のタイミングのリプライでは書込みおよび
読出し動作のサイクルが大きくなるという欠点がある。
の記憶装置がわで１ビットエラー／２ビットエラー等の
検出を行っているので、１ビットエラー／２ビットエラ
ー等の検出時のタイミングのリプライでは書込みおよび
読出し動作のサイクルが大きくなるという欠点がある。
一方、書込みまたは読出し動作のサイクル終了のリプラ
イでは、部分書込み動作の場合に、１ビットエラー／２
ビットエラー等の検出がいまだ完了しておらず、１ビッ
トエラー／２ビットエラー等の検出をシステム制御装置
に報告できないという欠点がある。
イでは、部分書込み動作の場合に、１ビットエラー／２
ビットエラー等の検出がいまだ完了しておらず、１ビッ
トエラー／２ビットエラー等の検出をシステム制御装置
に報告できないという欠点がある。
本発明の目的は、書込みおよび読出し動作のサイクルを
大きくすることなしに、部分書込み動作の場合に１ビッ
トエラー／２ビットエラー等の検出をシステム制御装置
に報告できるようにした記憶装置を提供することにある
。
大きくすることなしに、部分書込み動作の場合に１ビッ
トエラー／２ビットエラー等の検出をシステム制御装置
に報告できるようにした記憶装置を提供することにある
。
本発明の記憶装置は、記憶装置からの読出しデータの１
ビットエラー訂正／２ビットエラー検出手段を有するシ
ステム制御装置に接続され、前記読出しデータの１ビッ
トエラー訂正／２ビットエラー検出手段およびその他の
エラー検出手段を有し、前記システム制御装置からの書
込み命令、読出し命令および部分書込み命令に対して、
書込み動作、読出し動作および部分書込み動作を実行す
る記憶装置において、前記部分書込み動作のときに読出
し動作のサイクル終了のタイミングおよび部分書込み動
作のサイクル終了のタイミングにそれぞれリプライを発
生するリプライ発生手段を含む。
ビットエラー訂正／２ビットエラー検出手段を有するシ
ステム制御装置に接続され、前記読出しデータの１ビッ
トエラー訂正／２ビットエラー検出手段およびその他の
エラー検出手段を有し、前記システム制御装置からの書
込み命令、読出し命令および部分書込み命令に対して、
書込み動作、読出し動作および部分書込み動作を実行す
る記憶装置において、前記部分書込み動作のときに読出
し動作のサイクル終了のタイミングおよび部分書込み動
作のサイクル終了のタイミングにそれぞれリプライを発
生するリプライ発生手段を含む。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例の記憶装置２００は、セレクタ２、レジスタ３
、チェックビット生成回路４、メモリマトリックス回路
５、レジスタ６、シンドローム生成回路７、デコーダ８
、訂正回路９およびリプライ発生回路１３を含んで構成
されている。シンドローム生成回路７、デコーダ８およ
び訂正回路９は、１ビットエラー訂正／２ビットエラー
検出を行うエラー検出手段を構成している。なお、特に
図示しなかったが、この記憶装置２００にはその他のエ
ラーを検出するエラー検出手段も設けられている。
、チェックビット生成回路４、メモリマトリックス回路
５、レジスタ６、シンドローム生成回路７、デコーダ８
、訂正回路９およびリプライ発生回路１３を含んで構成
されている。シンドローム生成回路７、デコーダ８およ
び訂正回路９は、１ビットエラー訂正／２ビットエラー
検出を行うエラー検出手段を構成している。なお、特に
図示しなかったが、この記憶装置２００にはその他のエ
ラーを検出するエラー検出手段も設けられている。
また、この記憶装置２００に対して書込み命令、読出し
命令および部分書込み命令を発行するシステム制御装置
１００は、レジスター、シンドローム生成回路１０、デ
コーダ１１、訂正回路１２および主制御回路１４を含ん
で構成されている。シンドローム生成回路１０、デコー
ダ１１および訂正回路１２は、１ビットエラー訂正／２
ビットエラー検出を行うエラー検出手段を構成している
。
命令および部分書込み命令を発行するシステム制御装置
１００は、レジスター、シンドローム生成回路１０、デ
コーダ１１、訂正回路１２および主制御回路１４を含ん
で構成されている。シンドローム生成回路１０、デコー
ダ１１および訂正回路１２は、１ビットエラー訂正／２
ビットエラー検出を行うエラー検出手段を構成している
。
なお、符号１５．１６および１７は書込みデータ、１８
はチェックビット、１９および２０は読出しデータ、２
１および２４はシンドローム、２２および２５はデコー
ド信号、２３は訂正データ、２６は短サイクルリプライ
、２７は長サイクル、リプライならびに２８はリクエス
トをそれぞれ示す。
はチェックビット、１９および２０は読出しデータ、２
１および２４はシンドローム、２２および２５はデコー
ド信号、２３は訂正データ、２６は短サイクルリプライ
、２７は長サイクル、リプライならびに２８はリクエス
トをそれぞれ示す。
次に、このように構成された本実施例の記憶装置の動作
について第２図に示すタイミングチャートを参照して説
明する。
について第２図に示すタイミングチャートを参照して説
明する。
まず、システム制御装置１００から記憶装置２００に対
して書込み命令が発行されると、第２図に示すようにリ
クエスト２８が主制御回路１４からリプライ発生回路１
３に入力されるとともに、レジスタ１からの書込みデー
タ１５がセレクタ２およびレジスタ３を順次介してチェ
ックビット生成回路４から生成されたチェックビット１
８とともにメモリマトリックス回路５に書き込まれる。
して書込み命令が発行されると、第２図に示すようにリ
クエスト２８が主制御回路１４からリプライ発生回路１
３に入力されるとともに、レジスタ１からの書込みデー
タ１５がセレクタ２およびレジスタ３を順次介してチェ
ックビット生成回路４から生成されたチェックビット１
８とともにメモリマトリックス回路５に書き込まれる。
書込み動作のサイクルが第２図に示すように４Ｔで終了
すると、リプライ発生回路１３はリクエスト２８から４
丁目に短サイクルリプライ２６をシステム制御装置１０
０に返送する。
すると、リプライ発生回路１３はリクエスト２８から４
丁目に短サイクルリプライ２６をシステム制御装置１０
０に返送する。
次に、システム制御装置１００から記憶装置２００に対
して読出し命令が発行されると、メモリマトリックス回
路５から読出しデータ１９が読み出され、レジスタ６を
介してシステム制御装置１００に送られ、読出し動作が
終了する。読出しデータ２０をシステム制御装置１００
で受けると、シンドローム生成回路１０．デコーダ１１
および訂正回路１２で１ビットエラー訂正／２ビットエ
ラー検出が行われる。
して読出し命令が発行されると、メモリマトリックス回
路５から読出しデータ１９が読み出され、レジスタ６を
介してシステム制御装置１００に送られ、読出し動作が
終了する。読出しデータ２０をシステム制御装置１００
で受けると、シンドローム生成回路１０．デコーダ１１
および訂正回路１２で１ビットエラー訂正／２ビットエ
ラー検出が行われる。
読出し動作のサイクルが第２図に示すように４Ｔで終了
すると、リプライ発生回路１３はリクエスト２８から４
丁目に短サイクルすブライ２６をシステム制御装置１０
０に返送する。
すると、リプライ発生回路１３はリクエスト２８から４
丁目に短サイクルすブライ２６をシステム制御装置１０
０に返送する。
次に、システム制御装置１００から記憶装置２００に対
して部分書込み命令が発行されると、メモリマトリック
ス回路５から読出しデータ１９が読み出され、レジスタ
６を介してシステム制御装置１００に送られる。読出し
データ２０をシステム制御装置１００で受けると、シン
ドローム生成回路１０、デコーダ１１および訂正回路１
２で１ビットエラー訂正／２ビットエラー検出が行われ
る。読出しデータ２０が送られるタイミングで、すなわ
ち、第２図に示すようにリクエスト２８から４丁目に、
短サイクルリプライ２６がシステム制御装置１００に送
られる。
して部分書込み命令が発行されると、メモリマトリック
ス回路５から読出しデータ１９が読み出され、レジスタ
６を介してシステム制御装置１００に送られる。読出し
データ２０をシステム制御装置１００で受けると、シン
ドローム生成回路１０、デコーダ１１および訂正回路１
２で１ビットエラー訂正／２ビットエラー検出が行われ
る。読出しデータ２０が送られるタイミングで、すなわ
ち、第２図に示すようにリクエスト２８から４丁目に、
短サイクルリプライ２６がシステム制御装置１００に送
られる。
一方、読出しデータ２０はシンドローム生成回路７で１
ビットエラー／２ビットエラーの検出が行われ、デコー
ダ８および訂正回路９によってエラーが訂正される。訂
正データ２３はセレクタ２およびレジスタ３を順次弁し
てチェックビット１８とともにメモリマトリックス回路
５に書き込まれ、部分書込み動作が終了する。この部分
書込み動作のサイクルが第２図に示すように６Ｔで終了
すると、リクエスト２Ｂから６丁目に長サイクルリプラ
イ２７がシステム制御装置１００に返送される。この長
サイクルリプライ２７の返送の際に、記憶装置２００に
おける１ビットエラー訂正／２ビットエラー検出の結果
がシステム制御装置＋００に報告される。
ビットエラー／２ビットエラーの検出が行われ、デコー
ダ８および訂正回路９によってエラーが訂正される。訂
正データ２３はセレクタ２およびレジスタ３を順次弁し
てチェックビット１８とともにメモリマトリックス回路
５に書き込まれ、部分書込み動作が終了する。この部分
書込み動作のサイクルが第２図に示すように６Ｔで終了
すると、リクエスト２Ｂから６丁目に長サイクルリプラ
イ２７がシステム制御装置１００に返送される。この長
サイクルリプライ２７の返送の際に、記憶装置２００に
おける１ビットエラー訂正／２ビットエラー検出の結果
がシステム制御装置＋００に報告される。
以上説明したように本発明は、部分書込み動作のときに
読出し動作のサイクル終了のタイミングでシステム制御
装置にリプライを返送するとともに部分書込み動作のサ
イクル終了のタイミングでもリプライを返送することに
より、部分書込み動作の場合に読出し動作のサイクル終
了のタイミングで読出しデータの１ビットエラー／２ビ
ットエラーがシステム制御装置がわで検出できるととも
に、読出し動作のサイクル終了のタイミングのリプライ
のときにはいまだ完了していなかった記憶装置における
読出しデータの１ビットエラー／２ビットエラー等の検
出の結果も部分書込み動作のサイクル終了のタイミング
でシステム制御装置に報告できるという効果がある。
読出し動作のサイクル終了のタイミングでシステム制御
装置にリプライを返送するとともに部分書込み動作のサ
イクル終了のタイミングでもリプライを返送することに
より、部分書込み動作の場合に読出し動作のサイクル終
了のタイミングで読出しデータの１ビットエラー／２ビ
ットエラーがシステム制御装置がわで検出できるととも
に、読出し動作のサイクル終了のタイミングのリプライ
のときにはいまだ完了していなかった記憶装置における
読出しデータの１ビットエラー／２ビットエラー等の検
出の結果も部分書込み動作のサイクル終了のタイミング
でシステム制御装置に報告できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示した記憶装置のタイミングチャートである。 図において、 １．３．６・・・レジスタ、 ２・・・セレクタ、 ４・・・チェックピット生成回路、 ５・・・メモリマトリックス回路、 ７．１０・・・シンドローム生成回路、８．１１・・・
デコーダ、 ９．１２・・・訂正回路、 １３・・・リプライ発生回路、 １４・・・主制御回路、 １５、１６．１７・・・ライトデータ、１８・・・チェ
ックビット、 １９、２０・・・リードデータ、 ２１、２４・・・シンドローム、 ２２、２５・・・デコード信号、 ２３・・・訂正データ、 ２６・・・短サイクルリプライ、 ２７・・・長サイクルリプライ、 ２８・・・リクエスト、 １００ ・・・システム制御装置、
図に示した記憶装置のタイミングチャートである。 図において、 １．３．６・・・レジスタ、 ２・・・セレクタ、 ４・・・チェックピット生成回路、 ５・・・メモリマトリックス回路、 ７．１０・・・シンドローム生成回路、８．１１・・・
デコーダ、 ９．１２・・・訂正回路、 １３・・・リプライ発生回路、 １４・・・主制御回路、 １５、１６．１７・・・ライトデータ、１８・・・チェ
ックビット、 １９、２０・・・リードデータ、 ２１、２４・・・シンドローム、 ２２、２５・・・デコード信号、 ２３・・・訂正データ、 ２６・・・短サイクルリプライ、 ２７・・・長サイクルリプライ、 ２８・・・リクエスト、 １００ ・・・システム制御装置、
Claims (1)
- 記憶装置からの読出しデータの１ビットエラー訂正／２
ビットエラー検出手段を有するシステム制御装置に接続
され、前記読出しデータの１ビットエラー訂正／２ビッ
トエラー検出手段およびその他のエラー検出手段を有し
、前記システム制御装置からの書込み命令、読出し命令
および部分書込み命令に対して、書込み動作、読出し動
作および部分書込み動作を実行する記憶装置において、
前記部分書込み動作のときに読出し動作のサイクル終了
のタイミングおよび部分書込み動作のサイクル終了のタ
イミングにそれぞれリプライを発生するリプライ発生手
段を含むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207056A JPS6266354A (ja) | 1985-09-18 | 1985-09-18 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60207056A JPS6266354A (ja) | 1985-09-18 | 1985-09-18 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266354A true JPS6266354A (ja) | 1987-03-25 |
Family
ID=16533474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207056A Pending JPS6266354A (ja) | 1985-09-18 | 1985-09-18 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058115A (en) * | 1989-03-10 | 1991-10-15 | International Business Machines Corp. | Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996639A (ja) * | 1973-01-17 | 1974-09-12 | ||
| JPS54157045A (en) * | 1978-05-31 | 1979-12-11 | Fujitsu Ltd | Memory unit |
| JPS57143799A (en) * | 1981-02-27 | 1982-09-06 | Hitachi Ltd | Storage device |
-
1985
- 1985-09-18 JP JP60207056A patent/JPS6266354A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996639A (ja) * | 1973-01-17 | 1974-09-12 | ||
| JPS54157045A (en) * | 1978-05-31 | 1979-12-11 | Fujitsu Ltd | Memory unit |
| JPS57143799A (en) * | 1981-02-27 | 1982-09-06 | Hitachi Ltd | Storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058115A (en) * | 1989-03-10 | 1991-10-15 | International Business Machines Corp. | Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature |
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