JPS58215796A - エラ−制御方式 - Google Patents

エラ−制御方式

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JPS58215796A
JPS58215796A JP57097201A JP9720182A JPS58215796A JP S58215796 A JPS58215796 A JP S58215796A JP 57097201 A JP57097201 A JP 57097201A JP 9720182 A JP9720182 A JP 9720182A JP S58215796 A JPS58215796 A JP S58215796A
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JP
Japan
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signal
fault
failure
serious
storage
Prior art date
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Application number
JP57097201A
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English (en)
Inventor
Kazuhiro Akamatsu
赤松 計弘
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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    • G06COMPUTING; CALCULATING OR COUNTING
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    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0745Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
    • GPHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、エラー制御方式、特に、情報処理システムに
おける主記憶装置の工2−制御を行うためのエラー制御
方式に関する。
一般に、データエラー訂正機能を有する主記憶装置の障
害は、一般に重障害と軽障害とに区別することができる
重障害とは、継続して、書込動作あるいは読出動作が不
可能となる致命的な障害で、主記憶装置と上位装置間の
インタフ一−スの障害とか、5EC−DED(Sing
le Error eorrectlon −Doub
leError Detection )機能を有する
主記憶装置であれば訂正不可能な複数ビット障害等がこ
れに相当する。
一方、軽障害とは、5EC−DED機能によって訂正可
能なシングルビット障害等のように障害が発生しても自
動的に回復して継続して動作可能な障害を表わす。
従来のエラー制御方式は、障害信号が供給されたときに
セット状態になシ上位装置が前記障害信号の読み出しを
完了したときに供給される障害リセット信号によシリセ
ット状態とされる障害状態信号がリセット状態のときに
前記障害信号が供給されたときに格納制御信号を発生す
るとともに前記障害信号が重障害を示しているときには
第1の割込信号を軽障害を示しているときには第2の割
込信号を発生する格納制御手段と、前記格納制御信号が
供給されたときに前記障害信号を格納する障害格納手段
とを含んで構成される。
以下に、従来の工2−制御方式について、図面を参照し
て、詳細に説明する、 第1図は、従来のエラー制御方式の一例を示すブロック
図である。
第1図に示すエラー制御方式は、障害の発生時に障害信
号5を格納する障害格納手段lと、格納した障害信号6
を以後ホールドするように制御するとともに、障害信号
50種類、すなわち1重障濱 害のときには第1の割込信号9を軽障害のときに第2の
割込信号10を上位装置Bに送出するとこするために与
えられる格納制御信号12と、障害信号5が重障害の時
に送出される第1の割込信号9と、障害信号5が軽障害
の時に送出される第2供給される。
次に、第1図に示すエラー制御方式の動作について詳細
に説明する。
主記憶装置Aが、データエラー訂正機能として「 5EC−DED機能を備えている場合において、複数ビ
ット障害が発生すると格納制御手段2によって障害格納
手段1に格納して、以後ホールドする。
また格納制御手段2は複数ビット障害のように致命的な
エラーとなるような障害の場合(重障害の場合)には第
1の割込信号9を上位装置Bへ送出して割込みを行う。
上位装置Bは第1の割込信号9に基づいて、割込みのあ
った主記憶装置Aから障害に関する情報を収集する。
障害信号6の収集を終えた上位装置Bは障害リセット信
号11を送出することによって格納制御手段2および障
害格納手段lをリセットして、新しい障害信号5を格納
可能な状態とする。上位装置Bは収集した障害情報にも
とづいて、命令の再試行、障害範囲の切出しおよび再構
成などの障害処理を行い、そして障害情報をロギングフ
ァイルに登録する。
一方、シングルぐット障害が発生した場合にも、前述の
複数ビット障害の場合と同様に障害格納手段1に格納さ
れて以後ホールドされる。そして、シングルビット障害
のような、5EC−DED機能で訂正可能な障害の場合
(軽障害の場合)には、第2の割込信号lOが上位装置
Bに送出される。
上位装置Bは第2の割込信号lOにもとづいて、障害情
報の収集、メよび収集後は障害格納手段lおよび格納制
御手段2のリセットを行う。
これ等の動作は前述の複数ビット障害のような重障害の
場合と同一である。
重障害の場合と異なるのは、シングルビット障害の場合
には、ロギングファイルに障害情報を登録するが、命令
の再試行あるいは再構成などの処理は一般に不要なこと
である。
このような従来の工2−制御方式では、1組の障害格納
手段1に重障害と軽障害を共用して格納しているため、
最初、シングルビット障害のような軽障害の障害信号5
が障害格納手段lに格納されて、前述したように上位装
置Bが障害収集を行った後、障害リセット信号11によ
って格納済の軽障害を示している障害信号5をリセット
するまでの間に、複数ビット障害のような重障害を示し
ている障害信号5が発生した場合に紘、障害格納手段l
がホールド状態であるため、格納できない。
このようなケースを第2図に示すタイミングチャートを
用いて説明する。
第2図は、主記憶装置人で、軽障害が2回(工ジ−31
,エラーb)1重障害が2回(エラーC。
エラーd)の4つの障害イg号5がこの順に発生したケ
ースである。
工9−1が発生すると障害格納手段1に格納され、上位
装置へ第2の割込信号10が送出される。
上位装置Bは障害信号6によりてエラーaの障害情報を
収集後、障害リセット信号11によってエラーatVセ
ットし以後、発生する障害に対し障害信号5を格納可能
な状態とする。
次に、発生したエラーbも障害格納手段1に格納され、
エラーaの場合と同様の一連の動作(第2の割込信号l
Oによる割込→障害情報の収集→障害リセット信号11
によるエラーbのリセット)を行う。
エラーCの重障害はエラーbの直後でエラーbがまだ格
納されている時に発生したため格納することができない
。第2図ではエラー〇による第1の割込信号9も送出し
ないケースを示しであるが、この場合、第1の割込信号
9′f、送出するかしないかは本特許ではそれほど問題
ではない。第1の割込信号9の有/無に関係なく上位装
置Bは工2−Cの障害情報を収集できない。
このように、軽障害と重障害が競合して発生した場合に
は、従来のエラー制御方式では、本来なら率先して格納
すべき致命的な重障害が格納できないという欠点があっ
た。
また、シングルビット障害のように、5EC−DED機
能を有する主記憶装置Aであれば、訂正することによっ
て支障なく読出動作が可能である軽障害に対しても、上
位装置Bは、重障害と同じように、障害情報を収集後、
障害格納手段のリセット動作が必要であシ、上位装置B
の障害処理を複雑にし、障害処理時間を長くするという
欠点があった。
なお、上述の説明で、障害信号の格納方法を、格納後は
リセットされるまでホールドするようにしたのは最初の
障害が原因で別の障害が引き起こされるような場合があ
るので最初の障害を知ることが障害解析に有利であるか
らである。
また、従来例で軽障害でもリセット動作が必要なのは、
軽障害でも格納後はリセットされるまでホールドされる
からである。
このように、従来のエラー制御方式は重障害の格納もれ
が発生するという欠点があった。
本発明の目的は、重障害の格納もれを防止できるエラー
制御方式を提供することにある。
すなわち、本発明の目的は、重障害の障害格納と、軽障
害の障害格納と全独立に格納制御し、重障害全格納後は
以後リセットされるまでホールドし、軽障害は障害の発
生する都度、更新するように格納制御し、また軽障害発
生時のリセットは行わず、重障害のリセット時に併せて
軽障害もリセットすることによって、軽障害と重障害が
競合して発生した場合、両障害がいかなるクーケンスで
発生しても両障害を格納できるようにし、かつ、それほ
ど重要でない軽障害の収集後のリセット動作を不要にで
きるエラー制御方式を提供することにある。
本発明のエラー制御方式は、重障害信号が供給されたと
きにセット状態になシ上位装置が前記重障害信号の読み
出しを完了したときに供給される障害リセット信号によ
シリセット状態とされる障害状態信号がリセット状態の
ときに前記重障害信号が供給されたときに第1の格納制
御信号を発生するとともに前記重障害信号の読み出しを
指示する第1の割込信号を発生する第1の格納制御手段
と、前記第1の格納制御信号が供給されたときに前記重
障害信号を格納する第1の障害格納手段と、軽障害信号
が供給されたときに第2の格納制御信号および前記軽障
害信号の読み出しを指示する第2の割込信号を発生する
第2の格納制御手段と、前記第2の格納制御信号が供給
されたときに前記 ゛軽障害信号全格納する第2の軽障
害格納手段とを 。
含んで構成される。
すなわち、本発明のエラー制御方式は、障害を重障害と
軽障害とに区別できる記憶装置において重障害信号を格
納するための第1の障害格納手段と、前記重障害信号の
発生時に前記第1の障害格納手段に重障害信号を格納後
はリセットされるまでホールドするように制御するとと
もに前起重障害信号の発生時に上位装置へ送出する第1
の割込信号を発生するための第1の格納制御手段と、軽
障害信号を格納するだめの第2の障害格納手段と、前記
軽障害信号が発生する度に前記第2の障害格納手段に前
記軽障害信号を格納するように制御するとともに前記軽
障害信号の発生時に前記上位装置へ送出する第2の割込
信号を発生するための第2の格納1ffl14手段とを
含み、前記第1の障害格納手段と前記第2の障害格納手
段をリセットするために前記上位装置から前記第1の障
害格納手段および前記第1の格納制御手段および前記第
2の障害格納手段に障害リセット信号を与え、前記軽障
害と前記重障害の制御および格納をそれぞれ独立に実行
し、前記軽障害信号の発生時には前記第2の割込信号に
応じて前記上位装置は前記第2の障害格納手段に格納さ
れている障害情報を収集し、前記重障害信号の発生時に
は前記第1の割込信号に応じて前記上位装置は前記第1
の障害格納手段に格納されている障害情報を収集した後
で前記障害リセット信号に基づいて前記第1の障害格納
手段と本発明の工2−制御方式の原理は、重障害の格納
に対しては一度格納したら以後リセットされるまでホー
ルドし、軽障害の格納に対しては発生の度に新しい軽障
害信号を格納できるように、各々独立に制御格納し、障
害リセットは軽障害信号の読出時には行わず重障害信号
の読出時に併せて行うものである。
次に、本発明の実施例について、図面を参照して、詳細
に説明する。
第3図は、本発明のエラー制御方式の一実施例を示すブ
ロック図である。
第3図に示すエラー制御方式は、主記憶装置Nと上位装
置Bとを含んで構成される。
第3図に示すように、主記憶装置Nは、重障害信号26
を格納するための第1の障害格納手段21と、重障害信
号260発生時に第1の格納手段21に重障害信号26
を格納するための制御を行うための第1の格納制御信号
を発生するとともに重障害信号26の格納後はリセット
されるまでホールドするように制御するとともに上位装
置Bに対して第1の割込信号9を送出し上位装置Bから
障害リセット信号32が供給されたときにリセットする
第1の格納制御手段23と、軽障害信号27を格納する
ための第2の障害格納手段22と、該軽障害信号27が
発生する度にこの新しい軽障害信号27を第2の障害格
納手段22に格納するように制御するための第2の格納
制御信号29t″発生するとともに上位装置Bに対して
第2の割込信号10を送出し上位装置Bから障害リセッ
ト信号32が供給されたときにリセットする第2の格納
制御手段24と、第1の障害格納手段21から送られる
重障害信号30と第2の障害格納手段22から送られる
軽障害信号31とを上位装置Bから供給される選択信号
8に応じて選択して読み出して障害信号7として上位装
置Bに供給するたための選択手段25とを含んで構成さ
れる。
次に、第3図に示すエラー制御方式の動作について詳細
に説明する。
主記憶装置λがデータエラー訂正機能として5EC−D
ED機能を備えている場合において、シングルビット障
害が発生すると、軽障害信号27が発生して第2の障害
格納手段22に格納される。
このとき、第2の格納制御手段24は上位装置Bへ第2
の割込信号1(l送って割込みを行う。
上位装置Bは、第2の割込信号10に基づいて、割込み
のあった主記憶装置Nから、障害情報を収集するために
、選択信号ill送出する。選択手段25では選択信号
8に応じて、第2の障害格納手段22に格納されている
シングルビット障害を示す軽障害信号31’!i’読み
出して障害信号7として上位装置Bに読み出される。
障害信号7の収集を終えた上位装置Bは障害情報をロギ
ングファイルに登録することによってシングルビット障
害のような軽障害時の障害処理を終了する。
続いて異なるシングルビット障害が発生した場合にも、
第2の格納制御手段24はシングルビット障害が発生す
る度に、第2の障害格納手段22に新しい軽障害信号2
7を格納するように制御されている。
このため、第2の障害格納手段22は、新たな軽障害信
号27を格納し、前述したような、第2の割込信号10
による上位装置Bへの割込、ならびに上位装置Bからは
選択信号8による障害情報の収集等の一連の動作が繰シ
返される。
しかるに、シングルビット障害のような軽障害の場合は
データの訂正が自動的に行われるため、障害が波及する
ことがないので、最尤の障害を障害情報として収集する
ことは必ずしも必要でないため、障害リセット信号32
による第2の障害格納手段22のリセット動作が不要と
なシ、上位装置Bの障害処理を簡略化し、障害処理に要
する時間を短縮できる。
また、シングルビット障害の発生した直後に重障害信号
26が発生しても、シングルビット障害である軽障害2
7に対しては前述のような一連の動作が繰シ返される。
一方、重障害信号26は障害が波及するような場合に発
生するので、最尤の障害を障害情報として保存しなけれ
ばならないため、第1の障害格納手段21に格納されて
以後リセットされるまでホールドするように第1の格納
制御手段23によって制御される。また第1の格納制御
手段23からは第1の割込信号9が上位装置Bに送られ
て割込みが行われる。
上位装置Bはシングルビット障害によって発生した第2
の割込信号10に基づく障害処理を実行中であればその
処理が終了す“るのを待って、また終了していればただ
ちに第1の割込信号9に基づく障害処理を開始して、障
害情報を収集するために選択信号8を送出する。選択手
段25では選択信号8によって第1の障害格納手段21
からの重障害信号30t−選択するように動作して、障
害信号7として上位装置Bに読み出される。
重障害に関する障害情報の収集を終了した上位装置Bは
障害リセット信号32を送出して、第1の障害格納手段
21および第2の障害格納手段22を共にリセットし、
第“1の障害格納手段21に新たな重障害信号26を格
納できる状態にし、第2の障害格納手段22も同時に初
期状態とする。
なお、第2の障害格納手段22は必ずリセットしなけれ
ばならないということではないが、せめて第1の障害格
納手段21をリセットした時ぐらい同時に第2の障害格
納手段もリセットした方が、共に初期状態となって統一
がとれるし、きれいな状態となるので良い思われる。
次に、第3図に示すエラー制御方式の動作を第4図を参
照して説明する。
第4図においては、第3図と同様に主記憶装置にで軽障
害が2回(エラーa、エラーb)と、重障害が2回(エ
ラー〇、エラーd)発生したケースである。
軽障害であるエラーa、エラーbは、発生の都度筒2の
障害格納制御手段22に格納されて、選択信号8によっ
てその都度、読み出さ、れるので障害リセット信号32
は不要である。
重障害であるエラー〇はエラーbの直後でしかも読出前
に発生したケースであるが、第1の障害格納手段21は
第2の障害格納手段22とは独立に格納制御されている
ためにエラー〇も格納される。
上位装置Bはエラーbの障害情報を収集後、エラーCの
障害情報の収集を開始し、終了すると障害リセット信号
32で第1の障害格納手段21のエラー〇をリセットし
、同時に第2の障害格納手段22のエラーbもリセット
することができる。
さらに、その後エラーdの重障害が発生してもエラー〇
は既にリセットされているため第1の障−害格納手段2
1には新たにエラーdが格納される。
上位装置BはエラーCの場合と同様な一連の障\ 害処理をエラーdに対しても行うことが可能である。
次に、第1の格納制御手段23と第2の格納制御手段2
4について、第5図に示す格納制御手段の詳細図および
第6図に示すタイムチャートに基づいて説明する。
第1の格納制御手段23には重障害信号26(01〜2
6(3)が入力されて、インバータ41(0)〜41(
3)、NAND ゲート42で論理和がとられて重障害
指示信号55となる。
重障害指示信号55は障害状態信号58と共に、障害状
態を表わすところのレジスタ43のクロックパルス59
を制御する。レジスタ43はリセットされたときに、初
期状態となって障害状態信号56.57.58は論理″
II+となるため、最初の重障害指示信号55では第1
の格納制御信号28は論理w1″となって第1の障害格
納手段21内のレジスタ48にクロックパルス63を与
えることによって重障害信号26(0)〜26(3)が
格納される。
ここで、レジスタ43.48はクロックパルス63の立
上シでセット動作を行う。
一方、レジスタ43にはクロックパルス59が入力され
て論理”1″にセットされ、障害状態信号56,57.
58は論理″01となって以後のクロックパルス59を
抑止するので、障害リセット信号32によってリセット
されるまで、障害状態信号56,57.58は論理NO
1′にロックされる。障害状態信号58が論理″0″に
ロックされている状態では、第1の格納制御信号28も
論理IO1′であるから、レジスタ48へのクロックA
 /l/ 、;X、 53の供給は抑止されて、以後レ
ジスタ48は、最初に格納した状態をホールドすること
が可能である。
また、第1の割込信号9はANDゲート47でゲートさ
れて、論理1lol′を出力するため、上位装置Bに対
する割込みはなされない。
次に、第2の格納制御手段24の場合には軽障害信号2
7(0)〜27(3)が入力されて、インバータ49(
0) 〜49(3)、 NANDゲート5oで論理和が
とられて軽障害指示信号62となる。そしてゲート51
からの第2の格納制御信号29は、軽障害指示信号62
が論理″ll′のときに論理″1″となって第2の障害
格納手段22内のレジスタ53へのクロックパルス64
を供給可能にして、軽障害信号27(0)〜27(3)
iレジスタ53に格納する。
また、ゲート52からの第2の割込信号1oも論理″l
”となって上位装置Bに対して割込みがなされる。レジ
スタ53は軽障害信号27(0)〜27(3)が発生す
る度にクロックパルス64が与えられて、新たに格納さ
れることが理解できるであろう。
第6図では、重障害信号26(0)であるエラーdが発
生後2クロツク後に重障害信号26(1)であるエラー
eと軽障害信号27(0)であるエラーfが同時に発生
したケースを示している。
最初に発生した重障害信号26(0)であるエラーdに
よって重障害指示信号55が論理″l”となる。また、
最初の障害であるため障害状態信号58も論理l11″
であシ、第1の格納制御信号28は論理111となって
、第6図に示す2番目+7)、170ツクパルスがレジ
スタ48に与えられて、エラーdを格納する。一方、レ
ジスタ43にも2番目のクロックパルスが与えられて障
害状態信号58は論理I11″から論理II□I+に変
化し、以後リセットされるまで論理wO″の状態を維持
する。
続く重障害信号26(1)であるエラー〇の発生時には
障害状態信号58は論理”01であるため、エラーeの
格納および第1の割込信号9の送出は行われない。
グー)44.45は障害状態信号58が論理″l”から
論理″O11に変化する時間が速すぎて、第1の格納制
御信号28および第1の割込信号9の後縁が速く論理1
lol′となってレジスタ48へのクロックパルス63
を制御できなくなったシ、上位装置Bが第1の割込1B
号9を同一のクロックパルスで受は取れなくなったルす
ることを防ぐために、故意に遅らせるために使用してい
るゲートでアシ、レジスタ43あるいはANDゲート4
6゜47の遅延時間が十分大きければ必要ないゲートで
ある。
また軽障害信号27(0)であるエラーfについては、
第2の格納制御信号29によって第6図に示す4番目の
クロックパルスがレジスタsaK与、tられて、エラー
fは格納され、以後新しい軽障害が発生するか、あるい
は、障害リセットイホ号32によってリセットされるま
で保持される。
このように、軽障害信号および重障害信号の格納が独立
に行えるよう格納および制御を分離することによって軽
障害と重障害とが競合した場合でも、よシ重要な重障害
を確実に格納できて、障害処理の信頼性を高めることが
できるという効果がある。
また、重障害信号の格納は、一度格納すれば、以後リセ
ットされるまでホールドできるよう格納制御し、一方軽
障害の格納は17発生の都度、格納できるように格納制
御することによって、軽障害信号の発生時のリセット動
作が省略できて、重障害信号の読出完了時に、重障害信
号のリセット動作と併せて軽障害信号のり七ッ)1−行
うようにすることによって軽障害の障害処理t−W略化
し、かつ障害処理時間を短縮し、ひいては障害処理の効
率を高めることができるという効果がある。
本発明のエラー制御方式は、第2の格納制御手段を追加
することによシ、重障害信号と軽障害信号とを共通に格
納する代シに重障害信号と軽障害信号とを別個に格納す
ることができるため、軽障害信号が格納されているとき
に重障害信号が供給されても重障害信号を格納すること
ができるので、重障害信号の格納もれを防止できるとい
う効果がある。
【図面の簡単な説明】
第1図は従来のエラー制御方式の一例を示すプ゛ロック
図、第2図は第1図に示すエラー制御方式の動作を説明
するためのタイムチャート、第3図は本発明のエラー制
御方式の一実施例を示すブロック図、第4図は第3図に
示す実施例の動作を説明するためのタイムチャート、第
5図は第3図に示す実施例の詳細回路の一例を示す回路
図、第6図は第5図に示す詳細回路の動作を説明するた
めのタイムチャートである。 A、 A′・・・・・・主記憶装置、B・・・・・・上
位装置、1・・・・・・障害格納手段、2・・・・・・
格納制御手段、5〜7・・・・・・障害信号、8・・・
・・・選択信号、9・・・・・・第1の割込信号、10
・・・・・・第2の割込信号、11・・・・・・障害リ
セット信号、12・・・・・・格納制御信号、21・・
・・・・第1の障害格納手段、22・・・・・・第2の
障害格納手段% 23・・・・・・第1の格納制御手段
、24・・・・・・第2の格納制御手段、25・・・・
・・選択手段、26゜26(0)〜26(3)・・・・
・・重障害信号、 27. 27(0)〜27(3)・
・・・・・軽障害信号、28・旧・・第1の格納制御信
号、29・・・・・・第2の格納制御信号、30.30
(0)〜30(3)・・・・・・重障害信号、31.3
1(0)〜31(3)・・・・・・軽障害信号、32・
・・・・・障害リセット信号、4NO)〜41(3)・
・・・・・インバータ、42・・・・・・NANDゲー
)グー3・・・・・・レジスタ、44・・・・・・グー
)、45・・・・・・ゲート、46・・・・・・AND
ゲート、47・・・・・・ANDゲート、48・旧・・
レジスタ、49(0)〜49(31・・・・・・インバ
ータ、50・・・・・・NAND グー)、51・・団
・ゲート、52・・・・・・ゲート、53・・・・・・
レジスタ、54(0)〜54(0)・・・・・・重障υ
信号、55・・・・・・重障害指示信号、56〜58・
・・・・・障害状態信号、59・旧・・クロックパルス
、61(0)〜61(3)・・・・・・軽障害信号、6
2・・・・・・軽障害指示信号、63〜64……クロツ
クパルス、 a、b、c、d、e、f・・・・・・エラー、P・・・
・・・軽障害選択、Q・・・・・・重障害選択。 ’:G 10 1/ 寮2図 寮・−4°図 第5区 第乙図

Claims (1)

    【特許請求の範囲】
  1. 重障害信号が供給されたときにセット状態になシ上位装
    置が前記重障害信号の読み出しを完了したときに供給さ
    れる障害リセット信号によシリセット状態とされる障害
    状態信号がリセット状態のときに前記重障害信号が供給
    されたときに第1の格納制御信号を発生するとともに前
    記重障害信号の読み出しを指示する第1の割込信号を発
    生する第1の格納制御手段と、前記第1の格納制御信号
    が供給されたときに前記重障害信号を格納する第1の障
    害格納手段と、軽障害信号が供給されたときに第2の格
    納制御信号および前記軽障害信号の読み出しを指示する
    第2の割込信号を発生する第2の格納制御手段と、前記
    第2の格納制御信号が供給されたときに前記軽障害信号
    を格納する第2の軽障害格納手段とを含むことを特徴と
    するエラー制御方式。
JP57097201A 1982-06-07 1982-06-07 エラ−制御方式 Pending JPS58215796A (ja)

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JP57097201A JPS58215796A (ja) 1982-06-07 1982-06-07 エラ−制御方式

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5058115A (en) * 1989-03-10 1991-10-15 International Business Machines Corp. Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5058115A (en) * 1989-03-10 1991-10-15 International Business Machines Corp. Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature

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