JPH0440542A - メモリ制御システム - Google Patents
メモリ制御システムInfo
- Publication number
- JPH0440542A JPH0440542A JP2147891A JP14789190A JPH0440542A JP H0440542 A JPH0440542 A JP H0440542A JP 2147891 A JP2147891 A JP 2147891A JP 14789190 A JP14789190 A JP 14789190A JP H0440542 A JPH0440542 A JP H0440542A
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- Japan
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- memory
- semiconductor storage
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 abstract description 20
- 238000011084 recovery Methods 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御システムに関し、特に半導体記憶装
置の制御システムに関する。
置の制御システムに関する。
従来技術
従来、ホストコンピュータ等の上位装置と接続される半
導体記憶装置においては、メモリエラーが発生した場合
、処理を中断し、エラー発生箇所を交換した後、再度記
憶装置全体にデータをリストアするように制御されてい
た。
導体記憶装置においては、メモリエラーが発生した場合
、処理を中断し、エラー発生箇所を交換した後、再度記
憶装置全体にデータをリストアするように制御されてい
た。
この場合、エラー発生箇所を交換するために記憶装置全
体の電源を切断する必要があり、システムの運用の妨げ
になるという欠点かある。
体の電源を切断する必要があり、システムの運用の妨げ
になるという欠点かある。
発明の目的
本発明は上述した従来の欠点を解決するためになされた
ものであり、その１」的はシステム運用に影響を与えず
にエラーの復旧を行うことができるメモリ制御システム
を提供することである。
ものであり、その１」的はシステム運用に影響を与えず
にエラーの復旧を行うことができるメモリ制御システム
を提供することである。
発明の構成
本発明によるメモリ制御システムは、互いに独立して電
源投入及びその切断かなされ、上位装置から所定データ
が書込まれる複数のメモリ部を含んて構成される現用記
憶手段と、前記メモリ部のエラーを検出するエラー検出
手段と、前記エラ検出手段によりエラーが検出されたメ
モリ部の代替用となる予備記憶手段と、前記エラー検出
手段によりエラーが検出されたメモリ部に書込むべきデ
ータを前記予備記憶手段に書込む書込手段とを有し、前
記エラー検出手段によりエラーか検出されたメモリ部の
復旧後、前記予備記憶手段内のデータを該メモリ部に書
込むようにしたことを特徴とする。
源投入及びその切断かなされ、上位装置から所定データ
が書込まれる複数のメモリ部を含んて構成される現用記
憶手段と、前記メモリ部のエラーを検出するエラー検出
手段と、前記エラ検出手段によりエラーが検出されたメ
モリ部の代替用となる予備記憶手段と、前記エラー検出
手段によりエラーが検出されたメモリ部に書込むべきデ
ータを前記予備記憶手段に書込む書込手段とを有し、前
記エラー検出手段によりエラーか検出されたメモリ部の
復旧後、前記予備記憶手段内のデータを該メモリ部に書
込むようにしたことを特徴とする。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明によるメモリ制御システムの一実施例の
構成を示すブロック図である。図において、データ制御
部１０は、上位装置１からのデータを入出力信号線ａを
介してエラー検出部２０へ、入出力信号線すを介して代
替用２１４導体記憶部４０へ夫々送出するものである。
構成を示すブロック図である。図において、データ制御
部１０は、上位装置１からのデータを入出力信号線ａを
介してエラー検出部２０へ、入出力信号線すを介して代
替用２１４導体記憶部４０へ夫々送出するものである。
エラー検出部２０は入出力信号線Ｃを介して半導体記憶
部３０ヘデータを送出し、出力信号線ｄを介して電源制
御部５０ヘエラー情報を送出するものである。なお、エ
ラー情報は出力信号線ｅを介してエラー表示部６０にも
送られる。
部３０ヘデータを送出し、出力信号線ｄを介して電源制
御部５０ヘエラー情報を送出するものである。なお、エ
ラー情報は出力信号線ｅを介してエラー表示部６０にも
送られる。
半導体記憶部３０は複数のメモリ部３０−１〜３０−ｎ
により構成されており、各メモリ部は互いに独立して電
源投入及びその切断が可能となっている。これらメモリ
部の電源投入及び切断の制御については、電源制御部５
０から電力供給線ｆを介して行われる。また、代替用半
導体記憶部４０の電源投入及び切断の制御についても電
源制御部５０から電力供給線ｇを介して行われる。
により構成されており、各メモリ部は互いに独立して電
源投入及びその切断が可能となっている。これらメモリ
部の電源投入及び切断の制御については、電源制御部５
０から電力供給線ｆを介して行われる。また、代替用半
導体記憶部４０の電源投入及び切断の制御についても電
源制御部５０から電力供給線ｇを介して行われる。
かかる構成とされたメモリ制御システムにおいて、通常
運用時は半導体記憶部３０が現用となり、この記憶部３
０が使用される。ところが、後述のようにエラーが発生
した場合は、そのエラーの発生したメモリ部の代替用と
して半導体記憶部４０が用いられる。このように、現用
の記憶部３０にエラーが発生した場合には予備用の記憶
部４０を用いることにより、システム運用の中１１Ｆは
生しないのである。
運用時は半導体記憶部３０が現用となり、この記憶部３
０が使用される。ところが、後述のようにエラーが発生
した場合は、そのエラーの発生したメモリ部の代替用と
して半導体記憶部４０が用いられる。このように、現用
の記憶部３０にエラーが発生した場合には予備用の記憶
部４０を用いることにより、システム運用の中１１Ｆは
生しないのである。
次に、かかる構成とされた木実施例のメモリ制御システ
ムの動作について第２図を用いて説明する。第２図は第
１図のメモリ制御システムの動作を示すフローチャート
である。
ムの動作について第２図を用いて説明する。第２図は第
１図のメモリ制御システムの動作を示すフローチャート
である。
まず最初に、上位装置１からエラー検出部２０を介して
半導体記憶装置３０ヘデータを書込む（ステップ２］）
。その書込み動作後、エラー検出部２０は半導体記憶装
置３０よりデータを続出し、メモリエラーのチエツクを
行う（ステップ２２）。そのチエツクの結果、エラーが
発生しなげれば、通常の運用状態となる（ステップ２３
→２４）。つまり、チエツクの結果、正しくデータが書
込まれていれば、通常の運用状態となるのである。
半導体記憶装置３０ヘデータを書込む（ステップ２］）
。その書込み動作後、エラー検出部２０は半導体記憶装
置３０よりデータを続出し、メモリエラーのチエツクを
行う（ステップ２２）。そのチエツクの結果、エラーが
発生しなげれば、通常の運用状態となる（ステップ２３
→２４）。つまり、チエツクの結果、正しくデータが書
込まれていれば、通常の運用状態となるのである。
一方、チエツクの結果、エラーが検出されれば、エラー
表示部６０で記憶部３０内のエラーが発生したメモリ部
を表示しくステップ２３→２５）、電源制御部５０によ
り記憶部４０の電源を投入する（ステップ２６）。
表示部６０で記憶部３０内のエラーが発生したメモリ部
を表示しくステップ２３→２５）、電源制御部５０によ
り記憶部４０の電源を投入する（ステップ２６）。
そして、上位装置１の命令により記憶部４０に１■、し
いデータを書込む。これにより、中断せずに運用が継続
できるのである。さらに、記憶部３０内のエラーの発生
したメモリ部３Ｏ−ｉ（＋は１〜ｎのうちの１つ）の電
源を切断しくステップ２８）、そのメモリ部３０−１を
取外し可能な状態とする。
いデータを書込む。これにより、中断せずに運用が継続
できるのである。さらに、記憶部３０内のエラーの発生
したメモリ部３Ｏ−ｉ（＋は１〜ｎのうちの１つ）の電
源を切断しくステップ２８）、そのメモリ部３０−１を
取外し可能な状態とする。
エラーの発生したメモリ部３０−１と別に用意されてい
る正常なメモリ部との交換が人手で行１）れ（ステップ
２９）、記憶部３０内のエラーの発生したメモリ部３０
−１が復旧した場合には、このメモリ部３０−１の電源
投入後にデータ制御部１０の制御により、記憶部４０か
ら記憶部３０の復旧したメモリ部３０−■にデータが書
込まれる（ステップ３１）。
る正常なメモリ部との交換が人手で行１）れ（ステップ
２９）、記憶部３０内のエラーの発生したメモリ部３０
−１が復旧した場合には、このメモリ部３０−１の電源
投入後にデータ制御部１０の制御により、記憶部４０か
ら記憶部３０の復旧したメモリ部３０−■にデータが書
込まれる（ステップ３１）。
その後、エラー表示部６０のリセットがなされ（ステッ
プ３２）、電源制御部５０により、記憶部４０の電源の
切断が行われる（ステップ３３）。
プ３２）、電源制御部５０により、記憶部４０の電源の
切断が行われる（ステップ３３）。
これにより、エラー状態から塩１１１シ、通常の運用状
態となるのである（ステップ２４）。
態となるのである（ステップ２４）。
以上のように、予備の記憶部を設けることにより、半導
体記憶部全体の電源を切断せずに済み、システムの運用
は中断しないのである。
体記憶部全体の電源を切断せずに済み、システムの運用
は中断しないのである。
発明の詳細
な説明したように本発明は、代替用の半導体記憶部を設
け、半導体記憶部にメモリエラーが発生した場合、メモ
リエラー発生箇所については、代替用の半導体記憶部へ
データをコピーしてメモリエラー発生を防ぎ、この状態
で゛１６導体記憶部のエラー発生箇所の電源を切断して
修復を行うことにより、エラーが発生しても運用を中断
することなく、その修復が行えるという効果がある。
け、半導体記憶部にメモリエラーが発生した場合、メモ
リエラー発生箇所については、代替用の半導体記憶部へ
データをコピーしてメモリエラー発生を防ぎ、この状態
で゛１６導体記憶部のエラー発生箇所の電源を切断して
修復を行うことにより、エラーが発生しても運用を中断
することなく、その修復が行えるという効果がある。
第１図は本発明の実施例によるメモリ制御システムの構
成を示すブロック図、第２図は第１図のシステムの動作
を示すフローチャー１・である。 主要部分の符号の説明 ２０・・・・・・エラー検出部 １０・・・・・・デー
タ制御部３０・・・・・・）（二導体記憶部 ４０・・・・・・代替用半導体記憶部 ５０・・・ 電源制御部
成を示すブロック図、第２図は第１図のシステムの動作
を示すフローチャー１・である。 主要部分の符号の説明 ２０・・・・・・エラー検出部 １０・・・・・・デー
タ制御部３０・・・・・・）（二導体記憶部 ４０・・・・・・代替用半導体記憶部 ５０・・・ 電源制御部
Claims (1)
- （１）互いに独立して電源投入及びその切断がなされ、
上位装置から所定データが書込まれる複数のメモリ部を
含んで構成される現用記憶手段と、前記メモリ部のエラ
ーを検出するエラー検出手段と、前記エラー検出手段に
よりエラーが検出されたメモリ部の代替用となる予備記
憶手段と、前記エラー検出手段によりエラーが検出され
たメモリ部に書込むべきデータを前記予備記憶手段に書
込む書込手段とを有し、前記エラー検出手段によりエラ
ーが検出されたメモリ部の復旧後、前記予備記憶手段内
のデータを該メモリ部に書込むようにしたことを特徴と
するメモリ制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147891A JPH0440542A (ja) | 1990-06-06 | 1990-06-06 | メモリ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147891A JPH0440542A (ja) | 1990-06-06 | 1990-06-06 | メモリ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440542A true JPH0440542A (ja) | 1992-02-10 |
Family
ID=15440517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147891A Pending JPH0440542A (ja) | 1990-06-06 | 1990-06-06 | メモリ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249241A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | 記憶装置 |
| JPH08286979A (ja) * | 1995-04-10 | 1996-11-01 | Nec Corp | Ｓｒａｍカードのバックアップ方式 |
-
1990
- 1990-06-06 JP JP2147891A patent/JPH0440542A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249241A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | 記憶装置 |
| JPH08286979A (ja) * | 1995-04-10 | 1996-11-01 | Nec Corp | Ｓｒａｍカードのバックアップ方式 |
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