CN101359513A - 地址译码器故障的检测 - Google Patents

Abstract

本发明涉及地址译码器故障的检测。本发明将存储器2制造为具有布置于在行14中之的存储器单元阵列4。地址译码器6产生字线信号WL以响应于输入地址，来选择各行存储器单元之一进行存取。字线信号也存取与被存取的存储器单元行相关联的地址识别数据。此地址识别数据通过故障检测电路10与输入地址相比较。如果检测到不匹配，则此指示在地址译码器6存储器在错误。

Description

地址译码器故障的检测

技术领域

本发明涉及数据处理系统的领域。更具体地，本发明涉及当存取存储器单元阵列时对使用的地址译码器内的故障(fault)的检测。

背景技术

已知技术提供包括一个或多个存储器单元阵列的存储器，每个存储器单元阵列具有地址译码器，其用于译码输入地址以便产生字线信号，以存取在该阵列内的一行存储器单元。随着工艺几何尺度趋于更小尺寸、且操作电压更低，在此存储器内发生软错误和/或硬错误可能性增大，例如带电粒子撞击引起破坏(disruption)而改变储存在存储器中的位(比特)值，或门控失效(gate failing)从而毁坏所涉及的数据值。某些存储器装置可用于临界环境，在此环境下数据的完整性非常重要。为了有助于减少与数据毁坏相关的问题，已知的是提供储存在存储器中与数据相关联的错误校正码(ECC)。这些错误校正码允许检测储存的位值中的错误，并校正该位值。依据所用的特定错误校正码方案，有可能使用关联的错误校正码校正位错误，但错误校正码所需的储存量将随其能够校正的最大位错误数而增加。由于除了所关心的数据外还需要储存这些错误校正码，这些错误校正码存储器会消耗更大的电路面积。在成本、功耗及效率方面，此额外开销是不利的，但当数据的完整性非常重要且必需一定程度的故障容许度(fault tolerance)时(例如，在安全临界系统中，诸如汽车防死锁刹车系统(anti-lock break system))，此额外开销变得合理。

存储器可引起的另一更微妙问题涉及地址译码器的正确操作。在地址译码器可引起软或硬错误使得输入地址信号被译码，但用作产生到存储器单元错误行的字线信号，且随后返回来自该存储器单元错误行的数据，就像数据来自存储器单元的正确行一样。数据本身将匹配其错误校正码值，且因而将不会被检测为错误。在安全临界系统内，在地址译码器操作中的这样一种错误可能具有严重后果。处理在地址译码器内的这样错误的提议是，将数据和错误校正码分离为存储器的不同部分，每一部分具有它们自己的地址译码器，从而通过不同的地址译码器单独地译码输入地址，以存取数据值及用于那些数据值的错误校正码。因而，如果在任一地址译码器中发生错误，则错误校正码将不匹配数据值，且有可能检测到错误。

尽管在表面上看来，这是有吸引力的提议，但在现实生活中它有显著的不利条件。与必须提供第二地址译码器相关联的面积开销相当显著且不利。此外，错误校正码主要地旨在检测和校正在错误校正码所涵盖的、数据值内的一个或两个单个位错误。在地址译码器功能失灵的情况下，数据值很有可能完全不同于那些意在由错误校正码涵盖的数据值，因而超过了错误校正码校正那些错误的任何能力，且在某些情况产生一虚假结果，其中错误校正码碰巧恰好匹配由于该地址译码器故障而恢复的完全不同的数据。例如，在高达25％的情况下，纠一检二(single errorcorrect double error detect，SEC-DED)码可能无法检测地址译码器错误。在某些应用中，此潜在错误水平可能是不可接受的。

发明内容

从一方面看来，本发明提供一种存储器，其包括：

存储器单元阵列；

地址译码器，其响应于输入地址以产生字线信号，以便能够存取在所述阵列内的一行存储器单元，所述字线信号也使得能实现地址识别数据的读取，所述地址识别数据与所述行相关联并指示所述行的地址；及

译码器故障检测电路，其响应于所述输入地址和所述地址识别数据，以在如果使用所述字线信号存取的所述行的所述地址识别数据不匹配所述输入地址时，检测错误的地址译码器操作。

本发明认识到，由地址译码器产生的、以在存储器阵列存储器取一行数据值的字线信号，也可用于存取指示该行存储器单元的地址的数据值。因而，所返回的数据将包含数据值本身、和指示那些数据值的地址的数据。然后可将指示那些数据值的地址的数据与提供给地址译码器的输入地址比较，且其间的任何不匹配可用于检测地址译码器中的错误。由于与存储器单元各行关联的地址是静态的，识别地址的数据能以相对有效的方式储存，以降低与其储存相关联的开销。

尽管不同行存储器单元有可能共享公共数据识别地址值，以便降低需要在识别地址值的数据中提供的位数量，这种布置将意味着在少数情况下地址译码器故障可能碰巧存取正好具有正确地址识别数据的不正确行的存储器单元。如果每行存储器单元具有不同的与其关联的地址识别数据，则可避免这种可能性。

地址识别数据可采用各种不同形式，诸如作为在该输入地址上执行的散列函数的结果。另一可能性是由输入地址的一个或多个那些位形成地址识别数据，其可随存储器阵列的不同行而改变。无须使用存储器阵列所有行公共的高阶位，且类似地无须使用对应于一行存储器单元内不同位置的低阶位。如果需要每行存储器单元的唯一地址识别数据，则这可由在输入地址内随不同行存储器单元而改变的所有位形成。

可以按各种不同方式储存地址识别数据。其可实体上独立于储存数据值的存储器单元储存，只要该字线信号用于至少触发数据值及地址识别数据的存取。然而在实践中，以可编程存储器单元或只读存储器单元的形式与所涉及的存储器单元行紧密关联来储存该地址识别数据，将很有可能是可能更有效且方便的。

只读存储器单元可比可编程存储器单元更小和更有效，其降低了与该目前技术关联的额外开销，但具有以下缺点：它需要较高程度的定制设计，且不太适于使用现有存储器编译器工具自动生成。当可编程存储器单元用于储存地址识别数据时，最好这些存储器单元应该以不使用为其提供故障保护的地址译码器的方式、用地址识别数据来编程。如果使用受保护的地址译码器，则有可能其操作错误可以导致不正确的地址识别数据被编程至一行存储器单元中，且不能正确地识别不正确的操作。在某些具体实施例中，地址识别数据可通过单独的编程电路(编程电路独立于地址译码器操作)和/或通过处理过程而编程，该处理过程在存储器的初始化时在已执行测试以确认该地址译码器的正确操作之前或之后操作(即，与测试相关联)，该测试诸如在系统启动时执行的BIST(内建自检(built in self test))操作。

如上所述，存储器可配备错误校正码，其用于检测在储存于其中的数据值内的错误，且提供设施以用于校正少量这种错误。这样的技术可与储存各行存储器单元的地址识别数据的本技术组合协同使用。因而，错误校正码为储存的数据值提供保护，且地址识别数据提供保护以确保响应于输入地址而存取正确数据。组合使用的这些技术提供高度容错且鲁棒的存储器系统。

应了解，应用本技术的存储器可采用各种各样范围广泛的不同形式。例如，其可以是高速缓存或随机存取存储器的一部分以及其它不同形式的存储器。存储器可以是编译存储器，其中通过调整用于存储器的编译参数，提供储存地址识别数据的额外存储器单元。

存储器可提供于一分立集成电路上，但很有可能形成为与其它电路元件组合的片上系统(SoC)集成电路的一部分。

从另一方面看来，本发明提供一种存储器，其包括：

存储器单元阵列；

地址译码器装置，用于响应于输入地址而产生字线信号，以使能够存取所述阵列内的一行存储器单元，所述字线信号也使得能实现读取地址识别数据，所述地址识别数据与所述行相关联且指示所述行的地址；和

译码器故障检测装置，其在如果使用所述字线信号存取的所述行的所述地址识别数据不匹配所述输入地址时，用于响应于所述输入地址和所述地址识别数据来检测错误的地址译码器操作。

从又一方面看来，本发明提供一种操作具有存储器单元的阵列的存储器的方法，所述方法包括以下步骤：

译码输入地址以产生字线信号，以使能够存取所述阵列内的一行存储器单元，所述字线信号也使得能实现读取地址识别数据，所述地址识别数据与所述相关联且指示所述行的地址；和

如果使用该字线信号存取的所述行的地址识别数据不匹配输入地址，则检测错误译码。

从下行结合附图阅读的对示意性具体实施例的详细说明，本发明以上及其它目标、特征及优点将显而易见。

附图说明

图1示意性图解说明存储器，其并入了一机构以用于检测地址译码器中的故障；

图2示意性图解说明，当没有故障存在于地址译码器中时、图1的存储器的操作；

图3示意性图解说明作，当故障存在于地址译码器中时图1的存储器的操作；

图4是图解说明了随着在具有1024行的64位宽随机存取存储器内的、被分配用于储存该地址识别数据的位数量，而检测率和面积的变化的数据表；

图5比较用于8kB 64位宽存储器的各种地址译码器故障检测方案；

图6图解说明存储器的第二具体实施例，其具有一机构以用于检测地址译码器中的错误；

图7图解说明存储器地址及该存储器地址内的那些位，它们选择了存储器阵列内的行；

图8是示意性图解说明图6的存储器的操作的流程图；和

图9是示意性图解说明并入了若干存储器的片上系统集成电路存储器的图表，所述存储器可使用上述地址译码器故障检测技术。

具体实施方式

图1图解说明存储器2，其包括存储器单元阵列4(未图示，但可具有随机存取(RAM)存储器单元的标准形式之一)、地址译码器6、储存地址识别数据的只读存储器(ROM)阵列8及故障检测电路10。在操作中，在地址总线12上提供输入地址，且通过地址译码器6对其译码。在本实例中，该地址是4位地址，其允许对应的字线信号WL选择阵列4内16个不同存储器单元行之一。当选定该寻址的存储器单元行时，然后其中的数据值可依据执行的特定操作以标准方式被读取或写入。

与阵列4内的每一行存储器单元相关联的是储存在只读存储器阵列8内的4位地址识别数据。对于阵列4内的每一行存储器单元，存在一组4位地址识别数据。例如，单独的地址识别数据项(entry)可以是简单的4位数字，其范围介于0与15之间，分别标示阵列4内存储器单元的不同对应行。当通过地址译码器16产生字线信号WL时，然后将其用于提供对阵列4内各行存储器单元中一行的存取，且也将其传递至该只读存储器阵列8，在此其触发该存储器行的该地址识别数据(标记)的读取操作，将该地址识别数据传递至该故障检测电路10。在该故障检测电路10内，为了产生的字线信号WL正存取的该行存储器单元而从只读存储器阵列8读取的地址识别数据，与地址总线12上的4位地址相比较。如果它们匹配，则已存取正确的存储器单元行。如果它们不匹配，则已存取错误的存储器单元行，且地址译码器6存在错误。

图2图解说明图1的存储器的操作，其读取该阵列4内的第四行存储器单元14。此行存储器单元14对应于地址(0011)，且在本实例中，地址译码器6正确产生适当字线信号WL，并致使从存储器行14读取，储存于只读存储器阵列8内的地址识别位(标记)为“0011”。输入地址“0011”通过该故障检测电路10与读取地址识别数据“0011”相比较，且检测到匹配，指示已存取正确的存储器单元行。

图3图解说明图1的存储器，但在此情况下地址译码器6内存在错误。提供在图2的实例中被输入的相同输入地址信号“0011”作为在图3中到地址译码器6的输入。然而，在本实例中，地址译码器6内的错误(无论软错误或硬错误)导致产生错误的字线信号WL，其错误地存取阵列4内的第三行存储器单元16。该字线信号WL也被传递到只读存储器阵列8，其中第三行16的地址识别数据储存为“0010”。当读作“0010”的该地址识别数据通过该故障检测电路10与该输入地址“0011”相比较时，检测到不匹配，且产生信号，指示在该地址译码器6的操作内存在错误。

当在该地址译码器6中检测到错误时，可执行各种错误恢复操作。可简单地中止存储器存取，然后再次尝试。这将很可能处理由于颗粒撞击的软错误，因为这样的颗粒撞击对产生地址译码器的错误操作的影响将很可能是临时的，且将不会影响后续的存储器存取。硬(永久性或半永久性)错误将很可能持久，且相应地当重试存储器存取时，如果再次失败，则可尝试更强的恢复策略，诸如系统复位(reset)或禁止该系统，并指示故障被传递到别处。

应了解，地址识别数据内的位的数量可改变。在地址识别数据内为每一行存储器单元提供的位数量越大，则越有可能唯一地识别出各个行。例如，如果单个位专用于该地址识别数据，则这仅可用于区别在阵列4内的奇数号行及偶数号行。就所产生的字线信号WL是否正确地存取奇数或偶数行而言，地址译码器6中的错误将很可能在仅约一半时间导致不匹配，且相应地该错误检测率将很可能仅为约50％。

在图4的数据表中所涉及实例存储器中，存储器行每行长度均为64位，且在阵列4中存在1024行。这对应于8kB存储器。阵列4中有1024行，这需要10位数字来唯一地识别每一行。因此，随着可用作地址识别数据的位数量朝十增加，则对地址译码器6的操作中错误的错误检测率将上升，直至当提供完整的10位地址识别数据标记时，则各个行可被唯一识别，且行的错误存取实质上始终被识别。然而，当每一行的地址识别数据的位数量增加时，与提供此额外储存容量相关联的开销也随之增加。这指示于图4中。如果只读存储器阵列8用于储存地址识别数据，则这由只读存储器单元形成，其可小于随机存取存储器单元，从而减少与储存地址识别数据相关联的面积开销。由于地址识别数据并非动态数据，而是针对所涉及存储器的特定形式而固定的，地址识别数据可被储存在只读存储器阵列8中，因为其无须变更。然而，在某些情况可能难以提供与随机存取存储器阵列4组合的只读存储器阵列8，相应地该地址识别数据可储存在随机存取存储器单元(可编程存储器单元)内。这样的可编程存储器单元具有较大面积及相应地将引致更多额外开销。然而，与先前提议的使用单独地址译码器单独储存错误校正码及数据值的方法相比较，对于既定水平的额外开销，本方法仍然存在可更可靠检测错误的优势。

图5是图解说明当不同方案应用于如关于图4所讨论的8kB存储器时，与面积开销的增加相比较，所实现的错误检测覆盖程度的变化图。该先前提议的为数据值及错误校正码提供不同地址译码器的方法的效能通过图5中的三角形显示的点指示。当对地址识别数据使用预先编程的存储器单元(只读存储器)时故障检测覆盖随面积增加的变化在图5中用圆形标记出的点指示。将可见，当为1024行阵列4内的每一行存储器单元提供完整10位地址识别值时，所实现的效能实质上收敛(converge)为100％。当随机存取存储器单元用于地址识别数据时，在检测覆盖及面积增加上的变化通过图5内中标记为方形的点展示。尽管在此情况下该折衷方案不如只读存储器单元良好，其效能仍然优于通过先前提议的重复的(duplicate)址译码器技术提供的效能。

图6图解说明存储器18的第二具体实施例。在本实例中，输入地址被提供到地址译码器20且也提供到译码器故障检测电路22。该地址识别数据储存在由可编程存储器单元形成的随机存取存储器阵列24内。地址识别数据通过编程器电路26在存储器/系统的初始化时编程到此随机存取存储器阵列24中。编程器电路26直接对随机存取存储器24编程，而无须使用地址译码器20，且写入每一存储器行的地址识别数据项的次序。或者，该编程器电路26可响应于指示出存储器18已于初始化时通过内建自检(built-in-self-test，BIST)的信号，指示地址译码器20正确操作，且在此情形下，该编程器电路26可使用地址译码器20以存取在随机存取存储器阵列24内的适当行，和在其中写入匹配的地址识别数据。

也图解说明于图6中，在数据阵列28的每一行存储器单元内存在错误校正码数据(ECC)。此错误校正码数据用于为储存于所涉及的存储器单元行中的数据值提供故障检测及故障校正。应了解，错误校正码提供关于数据值的故障检测及错误校正，且地址识别数据提供关于响应于既定输入地址而正被存取的正确存储器行的故障检测。这些技术相互互补及协同。

如前所述，输入地址在译码器错误检测电路22内与地址识别数据相比较。在本实例中，地址识别数据可为散列(hash)数据，其表示对于输入地址执行的散列运算的结果，其正确地对应于该存储器单元行。这样的散列数据可比完整地址更紧凑，或为完整地址的相关部分。如果涉及这样的散列运算，则提供至译码器错误检测电路22的输入地址也将经过相同的散列运算，然后将该散列运算的结果与为了正从随机存取存储器阵列24存取的存储器行而检索(retrieve)的地址识别数据(散列数据)相比较。不匹配指示了译码器故障。应了解，所执行的散列运算可采用各种各样范围广泛的不同形式。

图7图解说明了用于存取存储器2的存储器地址。本技术领域人员应了解，这样的存储器地址将包含高阶位30，其用于有效地从其它存储器中选择存储器2，其它存储器可在所涉及系统的整体存储器地址空间内提供。低阶地址部分32对应于储存在存储器单元的既定行内的不同字节的数据。在64位存储器行的情况中，这将储存8字节的数据，且相应地存储器地址的低阶部分32的长度将为3位。存储器地址的中阶部分34是选择将在存储器2内存取存储器单元14、16的哪一行的部分。正是在此中阶部分34之内的地址位将随该存储器阵列的不同行而改变，且相应地可用于与地址识别数据相比较。可仅比较此中阶(行选择)部分34的各位的一部分，但当所有此中阶部分34与地址识别数据相比较时，将实现更大的检测覆盖。

图8是示意性图解说明图6的存储器的操作的流程图。在步骤36处，存储器等待接收输入地址。在步骤38处，该输入地址被译码以产生字线信号WL。在步骤40处，使用字线信号WL存取阵列28内的一行存储器单元。在步骤42处，使用步骤38中产生的相同字线信号WL读取阵列24内的地址识别数据的字(word)。在步骤44处，输入地址在译码器故障检测电路22内经过散列运算以产生散列结果。在步骤46处，将在步骤44从输入地址产生的散列结果与步骤42中读取自随机存取存储器阵列24的地址识别数据相比较。在步骤48处，判定步骤46中是否存在匹配。如果不存在匹配，则步骤50产生译码器错误检测信号。如果存在匹配，则绕过步骤50且该处理过程终止。

图9示意性图解说明本发明可用于的类型的片上系统(system-on-chip，SoC)集成电路52。将可见，片上系统集成电路52含有许多不同组件及多个存储器。在本实例中，该片上系统集成电路52包含处理器核心54、高速缓存56、随机存取存储器58、只读存储器60、数字信号处理器62及直接存储器存取单元64。这些元件通过总线/互连66连接在一起。此片上系统集成电路52内的各种存储器56、58、60可单独配备如先前讨论的用于识别地址译码器故障的机构。可能这些存储器中的某些更易于出现硬/软错误，且相应地使用本技术可更适合于这些元件中的某些元件、而非其它元件。例如，高速缓存56将通常由大型快速门控(gate)形成，与形成该随机存取存储器58的小型高密度门控相比，更少可能发生软错误。在此情形中，可能期望在随机存取存储器58内而非高速缓存56内为地址译码器提供故障检测机构。然而，在高度安全临界的系统中，可为基于片上系统集成电路52上的所有存储器56、58、60提供上述地址译码器故障检测技术。

尽管本文已经参考附图详细说明了本发明的示意性具体实施例，但应了解，本发明并不限于那些精确的实施例，且本领域技术人员可实施各种变更及修改，而不离开所附权利要求限定的本发明范畴与精神。

附图标记

2  存储器

4  存储器单元阵列

6  地址译码

8  只读存储器阵列

10  故障检测

12  地址总线

14  第四行存储器单元

16  地址译码器

18  存储器

20  地址译码器

22  译码器故障检测电路

24  地址识别数据

26  编程器电路

28  数据阵列

30  高阶位

32  低阶地址部分

34  中阶部分

52  片上系统集成电路

54  处理器核心

58  随机存取存储器

56  高速缓存

60  只读存储器

62  数字信号处理器

64  直接存储器存取单元

66  总线/互连。

Claims (29)

1.一种存储器，其包括：

存储器单元阵列；

地址译码器，其响应于输入地址以产生字线信号，以便能够存取在所述阵列内的存储器单元行，所述字线信号也使得能实现读取地址识别数据，所述地址识别数据与所述行相关联且指示该行的地址；和

译码器故障检测电路，其响应于所述输入地址及所述地址识别数据，以在如果使用所述字线信号存取的所述行的地址识别数据不匹配所述输入地址时，检测不正确的地址译码器操作。

2.如权利要求1所述的存储器，其中在所述阵列内的每一行存储器单元具有与其相关联的不同地址识别数据。

3.如权利要求1所述的存储器，其中所述地址识别数据包括所述输入地址的那些位中的一个或多个，在所述阵列内寻址存储器单元的不同行时所述输入地址改变。

4.如权利要求3所述的存储器，其中所述地址识别数据包括所述输入地址的所有那些位，在所述阵列内寻址存储器单元的不同行时所述输入地址改变。

5.如权利要求1所述的存储器，其中：

所述地址识别数据是通过对所述行的地址执行的散列函数运算而给定；及

所述译码器故障检测电路对所述输入地址执行所述散列函数运算，以产生输入地址散列结果，且比较所述输入地址散列结果与所述地址识别数据，以检测所述地址识别数据是否匹配所述输入地址。

6.如权利要求1所述的存储器，其中所述地址识别数据储存在一个或多个可编程存储器单元内，该可编程存储器单元与所述阵列相关联、且使用所述字线信号为所述行触发读取存取，且在所述地址识别数据储存于其中之后禁止写入存取所述一个或多个可编程存储器单元。

7.如权利要求6所述的存储器，其中使用编程电路且独立于所述地址译码器，用所述地址识别数据对所述一个或多个可进一步编程的存储器单元编程。

8.如权利要求6所述的存储器，其中所述一个或多个可进一步编程的存储器单元使用所述地址识别数据在存储器初始化时被编程，且与对所述地址译码器的正确操作敏感的存储器测试相关联。

9.如权利要求1所述的存储器，其中所述地址识别数据储存在与所述阵列相关联的一个或多个预编程只读存储器单元内，且使用所述字线信号为所述行触发读取存取。

10.如权利要求1所述的存储器，其中所述存储器单元行具有与其关联的错误校正码数据，错误校正码电路响应于针对行的所述错误校正码数据，以检测及校正储存在所述行内的数据值之中的至少某些错误。

11.如权利要求1所述的存储器，其中所述存储器是高速缓存的至少一部分。

12.如权利要求1所述的存储器，其中所述存储器是随机存取存储器的至少一部分。

13.如权利要求1所述的存储器，其中所述存储器是编译存储器，且所述地址识别数据储存在所述行内的额外存储器单元之中。

14.如权利要求1所述的存储器，其中所述存储器是片上系统集成电路的一部分。

15.一种存储器，包括：

存储器单元阵列；

地址译码器装置，用于响应输入地址产生字线信号，以能够存取该阵列内的存储器单元行，所述字线信号也能实现读取地址识别数据，该地址识别数据与所述行相关联且指示所述行的地址；及

译码器故障检测装置，其用于在如果使用所述字线信号存取的所述行的地址识别数据不匹配所述输入地址时，检测不正确的地址译码器操作，以响应所述输入地址及所述地址识别数据。

16.一种操作具有存储器单元阵列的存储器的方法，所述方法包括以下步骤：

译码输入地址以产生字线信号，以能够存取所述阵列内的存储器单元行，所述字线信号也能实现读取地址识别数据，该地址识别数据与所述行相关联且指示所述行的地址；和

如果使用所述字线信号存取的所述行的地址识别数据不匹配所述输入地址，则检测不正确译码。

17.如权利要求16所述的方法，其中在所述阵列内的每一行存储器单元具有与其关联的不同地址识别数据。

18.如权利要求16所述的方法，其中所述地址识别数据包括所述输入地址的那些位中的一个或多个，在所述阵列内寻址存储器单元的不同行时所述输入地址改变。

19.如权利要求18所述的方法，其中所述地址识别数据包括所述输入地址的所有那些位，在所述阵列内寻址存储器单元的不同行的时候所述输入地址改变。

20.如权利要求16所述的方法，其中：

所述地址识别数据是通过对所述行的地址执行的散列函数运算而给定；和

所述检测包括对所述输入地址执行所述散列函数运算以产生输入地址散列结果，且将所述输入地址散列结果与所述地址识别数据比较，以检测所述地址识别数据是否匹配所述输入地址。

21.如权利要求16所述的方法，其中所述地址识别数据储存在一个或多个与所述阵列相关联的可编程存储器单元内，且使用所述字线信号为所述行触发读取存取，且在所述地址识别数据储存在其中之后禁止写入存取所述一个或多个可编程存储器单元。

22.如权利要求21所述的方法，其中所述一个或多个另外的可编程存储器单元是使用独立于所述地址译码器的所述地址识别数据编程。

23.如权利要求21所述的方法，其中所述一个或多个可进一步编程的存储器单元，使用所述地址识别数据在存储器初始化时编程，且与对所述解码的正确操作敏感的存储器测试相关联。

24.如权利要求16所述的方法，其中所述地址识别数据储存在一个或多个与所述阵列相关联的预编程只读存储器单元内，且使用所述字线信号为所述行触发读取存取。

25.如权利要求16所述的方法，其中所述存储器单元行具有与其关联的错误校正码数据，且还包括使用所述错误校正码数据来检测及校正储存在所述行内的数据值中的至少某些错误。

26.如权利要求16所述的方法，其中所述存储器是高速缓存的至少一部分。

27.如权利要求16所述的方法，其中所述存储器是随机存取存储器的至少一部分。

28.如权利要求16所述的方法，其中所述存储器是编译存储器且所述地址识别数据储存在所述行内的额外存储器单元之中。

29.如权利要求16所述的方法，其中所述存储器是片上系统集成电路的一部分。

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