JPH08190512A

JPH08190512A - データ記憶制御装置

Info

Publication number: JPH08190512A
Application number: JP7003373A
Authority: JP
Inventors: Yuji Sugaya; 祐二菅谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-12
Filing date: 1995-01-12
Publication date: 1996-07-23

Abstract

(57)【要約】【目的】誤り検出訂正及びメモリアクセスを高速に行
い、メモリの使用効率を向上可能なデータ記憶制御装置
を実現する。【構成】制御ユニット７はＭＰＵ１４の要求アドレス
データがメモリ３ａ、３ｂ、３ｃに格納されているかを
判定し、格納されてなければ、メモリ１５から要求アド
レスデータ１及び関連アドレスデータ２、３を読み出
す。データ１、２、３のエラー検出訂正が各ＥＣＣ実行
ユニット４ａ、４ｂ、４ｃにて並列に実行される。エラ
ー検出訂正されたデータがメモリ３ａ、３ｂ、３ｃに格
納され、要求されたデータ１がＭＰＵ１４に転送され
る。要求されたアドレスデータがメモリ３ａ、３ｂ、３
ｃに格納されていれば、データはそのメモリから出力制
御部５を介しＭＰＵ１４に転送される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムにおけ
るデータの記憶制御装置に係わり、特に、データの誤り
を検出訂正して、メモリに格納又はメモリからの読み出
しを制御するデータ記憶制御装置に関する。

【０００２】

【従来の技術】半導体の分野では、微細化技術が著しく
進展している。各種メモリ素子では、この微細化技術の
進展によりメモリ素子１個あたりの記憶容量が増大する
が、記憶セル１個の占める体積の縮小による蓄積電荷量
の減少や、微小欠陥の発生確率の上昇、動作の高速化に
伴う電気的なノイズの印加等の外部要因等により、デー
タ中のエラービットの発生確率が高くなる。一般に、メ
モリにおけるデータの信頼性向上の方法としては、パリ
ティチェック方式とＥＣＣ（エラー検出訂正）方式が知
られている（例えば、特開昭５９−３８００号公報記載
のメモリシステム）。

【０００３】パリティチェック方式では、データビット
に１ビットのパリティビットを付加し、パリティビット
によりデータビットとパリティビット中のビットの値が
“１”であるビットの数を奇数若しくは偶数に統一して
メモリに書き込み、読み出し時にはデータビットとパリ
ティビット中のビットの値が“１”であるビットの数を
チェックすることにより誤りの検出を行う。

【０００４】また、ＥＣＣ方式では、拡張ハミングコー
ドを用いてデータビットよりチェックビットを生成し、
データビットとチェックビットとをメモリに書き込む。
そして、読み出し時にはメモリから読み出したデータビ
ットとチェックビットとからシンドロームを生成し、こ
のシンドロームにより１ビットの誤り訂正及び２ビット
の誤り検出を行う。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たパリティチェック方式では奇数個ビットの誤り検出の
みが可能で、偶数個ビットの誤り検出はできない。ま
た、奇数個ビットの誤り検出時もデータ中のどのビット
に誤りがあるかを指定できないため誤りが訂正できない
欠点があった。

【０００６】これに対し、ＥＣＣ方式では、１ビットの
誤り訂正及び２ビットの誤り検出が可能である。しかし
ながら、ＥＣＣ方式では、パリティチェック方式より、
誤り検出訂正の手法が複雑であるため、ＥＣＣ実行によ
るメモリアクセスの時間が必要で、オーバヘッドタイム
が長くなる欠点があった。

【０００７】本発明の目的は、これら従来技術の欠点を
解消し、誤り検出訂正及びメモリアクセスを高速に行
い、メモリの使用効率を向上可能なデータ記憶制御装置
を実現することである。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するため、次のように構成される。データ記憶手段の
データ読みだし及び書き込みを制御するデータ記憶制御
装置において、データ記憶手段に記憶されたデータとこ
のデータの誤り検出訂正用情報とが供給され、供給され
たデータの誤りを検出し、訂正する複数のデータ誤り検
出訂正手段と、複数のデータ誤り検出訂正手段により誤
り訂正された複数のデータを記憶するバッファメモリ
と、データ読みだし要求に応答し、読みだし要求された
データがバッファメモリに記憶されているか否かを判定
し、記憶されていれば、読みだし要求されたデータをデ
ータプロセッサに供給し、要求されたデータがバッファ
メモリに記憶されていなければ、読みだし要求されたデ
ータと、このデータに関連するデータと、誤り検出訂正
情報とをデータ記憶手段から読みだし、各データを複数
のデータ誤り検出訂正手段に供給し、これら複数のデー
タ誤り検出訂正手段のデータ誤り検出訂正動作をほぼ同
時に実行させ、誤り検出訂正されたデータを、バッファ
メモリに記憶させるとともに、読みだし要求されたデー
タをデータプロセッサに出力させるデータ制御手段とを
備える。

【０００９】好ましくは、上記データ記憶制御装置にお
いて、データプロセッサからデータの書き込み要求に応
答し、データ制御手段からの指令に従って、書き込み要
求されたデータのデータ誤り検出訂正情報を生成し、書
き込み要求されたデータと、生成したデータ誤り検出訂
正用情報とをデータ記憶手段に記憶させるデータ誤り検
出訂正情報生成手段を、さらに備え、このデータ誤り検
出訂正情報生成手段は、書き込み要求されたデータがデ
ータ記憶手段に記憶されたデータのデータ長未満であ
り、かつ、書き込み要求されたデータを記憶すべきアド
レスに対応するアドレスのデータが、バッファメモリに
記憶されている場合には、このバッファメモリに記憶さ
れたデータと書き込み要求されたデータとをデータ長と
等しいデータ長となるように組み合わせ、組み合わせた
データに対して、データ誤り検出訂正用情報を生成す
る。

【００１０】また、データ記憶手段のデータ読みだし及
び書き込みを制御するデータ記憶制御装置において、デ
ータ記憶手段に記憶されたデータとこのデータの誤り検
出訂正用情報とが供給され、供給されたデータの誤りを
検出し、訂正するデータ誤り検出訂正手段と、データ誤
り検出訂正手段により誤り訂正されたデータを記憶する
バッファメモリと、データプロセッサから書き込み要求
されるデータのデータ誤り検出訂正用情報を生成し、書
き込み要求されたデータと、生成したデータ誤り検出訂
正用情報とをデータ記憶手段に記憶させるデータ誤り検
出訂正用情報生成手段と、データ書き込み要求に応答
し、書き込み要求されたデータがデータ記憶手段に記憶
されたデータのデータ長未満であり、かつ、書き込み要
求されたデータを記憶すべきアドレスに対応するアドレ
スのデータが、バッファメモリに記憶されていない場合
には、上記アドレスのデータをデータ記憶手段から読み
だし、データ誤り検出訂正手段及びデータ誤り検出訂正
用情報生成手段に供給し、データの誤りを検出させると
ともに、データ記憶手段から読みだしたデータと書き込
み要求されたデータとを組み合わせ、上記データ長と等
しいデータ長となるように組み合わせ、組み合わせたデ
ータの誤り検出訂正用情報を生成させ、データ誤り検出
訂正手段により、データの誤りが検出されなかったとき
には、組み合わせたデータ及び生成したデータ誤り検出
訂正用情報を、データ記憶手段に記憶させるデータ制御
手段とを備える。

【００１１】好ましくは、上記データ記憶制御装置にお
いて、データ誤り検出訂正手段は、複数個備えられ、デ
ータ制御手段は、データ読みだし要求に応答し、読みだ
し要求されたデータがバッファメモリに記憶されている
か否かを判定し、記憶されていれば、読みだし要求され
たデータをデータプロセッサに供給し、要求されたデー
タがバッファメモリに記憶されていなければ、読みだし
要求されたデータと、このデータに関連するデータと、
誤り検出訂正情報とをデータ記憶手段から読みだし、各
データを上記複数のデータ誤り検出訂正手段に供給し、
これら複数のデータ誤り検出訂正手段のデータ誤り検出
訂正動作をほぼ同時に実行させ、誤り検出訂正されたデ
ータを、バッファメモリに記憶させるとともに、読みだ
し要求されたデータをデータプロセッサに出力させる。

【００１２】

【作用】読みだし要求されたデータがバッファメモリに
記憶されていない場合には、読みだし要求されたデータ
と、このデータに関連するデータとがデータ記憶手段か
ら読みだされ、複数のデータ誤り検出訂正手段に供給さ
れる。これら複数のデータ誤り検出訂正手段は、データ
制御手段により、ほぼ同時に動作される。そして、誤り
検出訂正された複数のデータは、バッファメモリに記憶
される。読みだし要求されたデータに関連するデータ
は、続いて、データプロセッサから読みだし要求される
確率が高く、読みだし要求された場合には、既に、誤り
検出訂正されたデータがバッファメモリに格納されてい
るので、データの読みだしが高速化される。

【００１３】また、書き込み要求されたデータがデータ
記憶手段に記憶されたデータのデータ長未満であり、か
つ、書き込み要求されたデータを記憶すべきアドレスに
対応するアドレスのデータが、バッファメモリに記憶さ
れている場合には、このバッファメモリに記憶されたデ
ータを書き込み要求されたデータに組み合わせることが
できる。これにより、書き込み要求されたデータを格納
すべきアドレスに対応するデータの読みだし及び読みだ
したデータの誤り検出訂正を省略でき、データの書き込
み動作時間が短縮される。

【００１４】また、書き込み要求されたデータがデータ
記憶手段に記憶されたデータのデータ長未満であり、か
つ、書き込み要求されたデータを記憶すべきアドレスに
対応するアドレスのデータが、バッファメモリに記憶さ
れていない場合には、上記アドレスのデータをデータ記
憶手段から読みだし、データの誤りの検出並びに書き込
み要求されたデータとの組み合わせ及び組み合わせたデ
ータの誤り検出訂正用情報の生成が、並列して実行され
る。そして、データの誤りが検出されなかったときに
は、上記組み合わせたデータ及び生成したデータ誤り検
出訂正用情報が、データ記憶手段に記憶される。

【００１５】したがって、データ記憶手段から読みだし
たデータの誤り訂正、誤り訂正されたデータと書き込み
要求されたデータとの組み合わせ及びそれに続く誤り検
出訂正用情報の生成に要する時間が省略され、データ書
き込み時間の短縮化が可能となる。

【００１６】

【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。図１は本発明の第１実施例であるデータ記録
制御装置の概略構成図である。図１において、ＭＰＵ
（メインプロセッサ（データプロセッサ））１４から読
み出し要求するデータのアドレスが、制御信号とともに
アドレスバス１２及び制御信号線１３を介して制御ユニ
ット７に供給される。制御ユニット７は、メモリ１５か
ら読み出すべきデータのアドレス及び制御信号とをアド
レスバス１０及び信号線１１を介してメモリ１５に供給
する。

【００１７】メモリ１５は、制御ユニット７から要求さ
れたアドレスのデータ及びチェクビットを、メモリデー
タバス８及びチェックビットバス９を介して、データの
誤り検出訂正用のＥＣＣ実行ユニット４ａ、４ｂ及び４
ｃに供給する。ＥＣＣ実行ユニット４ａ、４ｂ及び４ｃ
は、制御ユニット７からの制御信号に従って、供給され
たチェックビットデータ（データ誤り検出訂正用情報）
を基に読み出しデータの誤り検出訂正を行う。

【００１８】ＥＣＣ実行ユニット４ａ、４ｂ、４ｃから
の誤り検出訂正実行後のデータは、それぞれバッファメ
モリ３ａ、３ｂ、３ｃに格納される。出力制御部５は、
制御ユニット７からの制御信号に従って、バッファメモ
リ３ａ、３ｂ、３ｃからのデータをＭＰＵデータバス６
を介してＭＰＵ１４に出力する。

【００１９】図２は、制御ユニット７の内部ブロック図
である。図２において、アドレス比較部７１は、ＭＰＵ
アドレスバス１２上のＭＰＵ１４がアクセスするメモリ
のアドレスに対応するデータがバッファメモリ３ａ、３
ｂ、３ｃに格納されているかどうかを判断する。そし
て、アドレス比較部７１は、ＭＰＵ１４がアクセスする
データがバッファメモリ３ａ、３ｂ、３ｃ内に存在する
場合、データが格納されているバッファメモリの位置を
データ位置通知バス７２に出力する。また、ＭＰＵ１４
がアクセスするデータがバッファメモリ３ａ、３ｂ、３
ｃ内に存在しない場合は、ＭＰＵ１４がアクセスするメ
モリのアドレスをデータ位置通知バス７２に出力する。

【００２０】さらに、アドレス比較部７１は、ＭＰＵ１
４がアクセスするデータがバッファ３ａ、３ｂ、３ｃ内
に存在するかしないかの情報をデータヒット情報線７３
に出力する。制御信号発生部７４は、メモリアドレスバ
ス１０に、ＭＰＵ１４がアクセスするメモリのアドレス
を出力する。また、制御信号発生部７４は、ＭＰＵ制御
信号線１３上のＭＰＵからの制御信号、データ位置通知
バス７２、データヒット情報線７３上のデータから、Ｅ
ＣＣ実行ユニット４ａ、４ｂ、４ｃ、バッファメモリ３
ａ、３ｂ、３ｃ、出力制御部５及びメモリ１５を制御す
る信号を生成し、制御信号線１１に出力する。

【００２１】図３は、メモリ１５のアドレスとそのアド
レスに格納されたデータの対応関係を示す図である。図
４は、図１の例の動作フローチャートである。図４のス
テップ１００において、ＭＰＵ１４からのデータ読みだ
し要求があれば、ステップ１０１に進む。そして、この
ステップ１０１において、制御ユニット７は、読みだし
要求されたアドレスｎのデータは、バッファメモリ３
ａ、３ｂ又は３ｃに格納されているか否かを判定する。

【００２２】要求されたデータがバッファメモリ３ａ、
３ｂ又は３ｃに格納されていなければ、ステップ１０２
に進み、メモリ１５から要求されたアドレスｎのデータ
を読み出すとともに、このアドレスｎに関連するアドレ
スｎ＋１、ｎ＋２のデータを読み出す。そして、ステッ
プ１０３、１０４、１０５において、アドレスｎ、ｎ＋
１、ｎ＋２のデータのエラー検出訂正が、それぞれＥＣ
Ｃ実行ユニット４ａ、４ｂ、４ｃにて並列に実行され
る。次に、ステップ１０６、１０７、１０８において、
エラー検出訂正されたデータが、バッファメモリ３ａ、
３ｂ、３ｃにそれぞれ格納される。そして、ステップ１
０９において、ＭＰＵ１４から要求されたアドレスｎの
データが、バッファメモリ３ａからＭＰＵ１４に転送さ
れる。

【００２３】また、ステップ１０１において、要求され
たアドレスのデータがバッファメモリ３ａ、３ｂ又は３
ｃに格納されていれば、ステップ１０９に進み、そのデ
ータが格納されたバッファメモリから出力制御部５を介
してＭＰＵ１４にデータが転送される。つまり、ＭＰＵ
１４からアドレス０００１のデータ１が読みだし要求さ
れると、このアドレス０００１のデータ１とともに、デ
ータ１に関連するアドレス０００２及び０００３のデー
タ２及び３が（これら関連するデータは、読みだし要求
されたデータに続いて、読みだし要求される確率が高
い）、メモリ１５が読み出され、これらのデータ１、２
及び３の誤り検出訂正が並列に実行される。そして、誤
り検出訂正が行われたデータ１、２及び３がバッファメ
モリ３ａ、３ｂ及び３ｃに格納され、ＭＰＵ１４から要
求されたデータ１がＭＰＵ１４に転送される。

【００２４】次に、ＭＰＵ１４からアドレス０００２又
は０００３のデータ２又は３が要求されると、制御ユニ
ット７は、図５に示すように（ただし、図５の例はデー
タ０００２が読みだし要求された場合を示す）、バッフ
ァメモリ３ｂ又は３ｃから要求されたデータをＭＰＵ１
４に転送する。

【００２５】図６は、図１の例におけるデータ１、２及
び３に対して並列に誤り検出訂正の実行タイミングを示
し、図７は、図１の例と異なり、関連するデータ１、２
及び３に対して順に誤り検出訂正を行う場合の実行タイ
ミングを示す。図６において、時点ｔ₀からデータ１に
対する誤り検出訂正が開始され、時点ｔ₃にて終了し、
ＭＰＵ１４にデータを転送する（図６の（Ａ）、（Ｂ）
及び（Ｅ））。そして、時点ｔ₃以前の時点ｔ₁からデー
タ２に対する誤り検出訂正が開始され、時点ｔ₄にて終
了し、バッファメモリ３ｂに格納される（図６の（Ａ）
及び（Ｃ））。次に、時点ｔ₃以前の時点ｔ₂からデータ
３に対する誤り検出訂正が開始され、時点ｔ₅にて終了
し、バッファメモリ３ｃに格納される（図６の（Ａ）及
び（Ｄ））。

【００２６】これに対して、図７の例の場合は、時点ｔ
₀からデータ１に対する誤り検出訂正が開始され、時点
ｔ₃にて終了し、ＭＰＵ１４にデータ１が転送される。
続いて、時点ｔ₃からデータ２に対する誤り検出訂正が
開始され、時点ｔ₆にて、終了し、この時点ｔ₆からデー
タ３に対する誤り検出訂正が開始され、時点ｔ₇にて終
了する。

【００２７】図６の例においては、データ１に対する誤
り検出訂正が終了する時点ｔ₃以前に、データ２及び３
に対する誤り訂正検出が開始されている。したがって、
図６の例の場合には、図７の例におけるデータ２の誤り
検出訂正が終了する時点ｔ₆以前にデータ３の誤り検出
訂正が終了する。

【００２８】以上のように、本発明の第１実施例によれ
ば、ＭＰＵ１４から読みだし要求されたアドレスのデー
タと、このアドレスのデータに関連する複数のアドレス
のデータとを読みだし、これら複数のデータの誤り検出
訂正を複数のＥＣＣ実行ユニットにより並列に実行す
る。そして、誤り検出訂正されたデータは、データバッ
ファに格納される。したがって、複数のデータの誤り検
出訂正を高速に実行可能であるとともに、関連するデー
タの読みだしが高速に実行でき、メモリの使用効率を向
上可能なデータ記憶制御装置を実現することができる。

【００２９】なお、上述した例においては、関連するデ
ータは、連続したアドレスのデータとしたが、必ずしも
連続したアドレスのデータでなくてもよい。また、上述
した例においては、各ＥＣＣ実行ユニット毎に、別個の
バッファメモリを配置したが、一つのメモリに、誤り検
出訂正された複数のデータを格納するように構成するこ
とも可能である。

【００３０】さて、データ記憶制御装置において、パー
シャルライト、つまり、チェックビット生成の対象とな
るデータ長よりも小さいデータ長のデータをメモリに書
き込む場合においては、まず、チェックビット生成の対
象となるデータ長のデータをメモリから読み出す。そし
て、読みだしたデータの誤り検出訂正をＥＣＣ実行ユニ
ットにより行い、誤り検出訂正後のデータとＭＰＵから
の書き込みデータ（データ長小）を組合せる。この組み
合わせたデータに対し、さらに、ＥＣＣ実行ユニットに
よりチェックビット生成を行った後にメモリに書き込み
を行っていた。

【００３１】つまり、ＥＣＣ実行ユニット２００では、
ある固定長のデータに対して、拡張ハミングコードによ
りチェックビットが生成される。例えば、データ長８、
１６、３２ビットのデータに対して、それぞれ５、６、
７ビットのチェックビットが生成される。データとその
データに対するチェックビットをメモリに書き込み、メ
モリからのデータ読み出し時にチェックビットも同時に
読み出し、このチェックビットを基にデータの誤り検出
訂正を行う。

【００３２】３２ビットのデータに対して、７ビットの
チェックビットが生成されると仮定すると、ＭＰＵ１４
からの書き込みデータが８又は１６ビットであり、チェ
ックビット生成の対象となるデータ長（３２ビット）よ
りも小さい場合、データをそのままメモリに書き込む
と、チェックビットがデータに対応した値にならなくな
る。

【００３３】そこで、図８の（Ａ）に示すようにパーシ
ャルライトでは、まず、ＭＰＵ１４が８、１６ビットの
書き込みを行うメモリ１５のアドレスから、３２ビット
データ（ｄ１ｄ２ｄ３ｄ４）と対応するチェックビット
を読み出し、ＥＣＣ実行ユニット２００により誤り検出
訂正を行ってから、マルチプレクサ１により、誤り検出
訂正実行後の３２ビットデータとＭＰＵ１４からの８又
は１６ビットの書き込みデータ（Ｄ１Ｄ２）とを組み合
わせて、３２ビットデータ（Ｄ１Ｄ２ｄ３ｄ４）とす
る。

【００３４】そして、図８の（Ｂ）に示すように、上記
３２ビットデータ（Ｄ１Ｄ２ｄ３ｄ４）に対してＥＣＣ
実行ユニット２００によりチェックビットを生成し、こ
の３２ビットデータとチェックビットとをメモリ１５へ
書き込む。

【００３５】この結果、パーシャルライトは、メモリか
らの３２ビットデータの読み出し、読みだしたデータの
誤り検出訂正をし、８又は１６ビットデータと３２ビッ
トデータとを組み合わせたデータに対してチェックビッ
トを生成して、メモリ書き込みを実行する必要があっ
た。

【００３６】パーシャルライトを無くし、メモリからの
読み出し、ＥＣＣ実行による誤り検出訂正の時間を省く
ために、メモリアクセスの最小単位であるバイト（８ビ
ット）毎にチェックビット５ビットを生成するように構
成することも考えられる。しかし、８ビット毎にチェッ
クビットを５ビット生成すると、３２ビットデータに対
しては、チェックビット長が２０ビットとなってしま
う。この結果、データ長に対するチェックビット長の割
合が大きくなりメモリの使用効率が悪くなる。

【００３７】図９は、本発明の第２実施例であるデータ
記憶制御装置の概略構成図であり、上述したパーシャル
ライトにおけるデータのメモリ書き込み時間を短縮可能
な例である。この図９の例において、図１の例と同等な
ものには、同一の符号が付してある。

【００３８】そして、図９の例においては、図１の例
に、バッファメモリ３ａ、３ｂ、３ｃ、ＭＰＵ１４から
のデータが供給されるマルチプレクサ１と、このマルチ
プレクサ１からのデータに対してチェックビットを生成
し、この生成したデータとチェックビットとをメモリ１
５に格納するチェックビット生成用ＥＣＣ実行ユニット
２が追加されている。

【００３９】図１０は、図９の例の動作フローチャート
である。図１０のステップ１１０において、ＭＰＵ１４
からのデータ書き込み要求があると、ステップ１１１に
進み、制御ユニット７が書き込みデータが所定長（例え
ば、３２ビット長）未満か否かを判定し、所定長未満で
なければ、ステップ１１４に進む。そして、このステッ
プ１１４において、書き込みデータは、ＭＰＵ１４から
マルチプレクサ１を介して、チェックビット生成用ＥＣ
Ｃ実行ユニット２に供給され、チェックビットが生成さ
れる。次に、ステップ１１５に進み、ＭＰＵ１４からの
データとチェックビットとが、ＥＣＣ実行ユニット２か
らメモリ１５に転送され、格納される。

【００４０】ステップ１１１において、書き込みデータ
が所定長未満であれば、ステップ１１２に進み、制御ユ
ニット７はデータを書き込むアドレスが、バッファメモ
リ３ａ、３ｂ、３ｃに格納されたデータのアドレスと一
致するか否かを判定する。そして、書き込み要求された
アドレスとバッファメモリに格納されたアドレスとが一
致すると、ステップ１１３に進み、バッファメモリに格
納されたデータと書き込み要求されたデータとが、マル
チプレクサ１を介してＥＣＣ実行ユニット２に供給さ
れ、両データが組み合わされる。次に、ステップ１１４
において、組み合わされたデータのチェックビットが、
ＥＣＣ実行ユニット２にて生成される。続いて、ステッ
プ１１５において、組み合わされたデータと、チェック
ビットとがメモリ１５に格納される。上記ステップ１１
３、１１４及び１１５の状態を図１１に示す。

【００４１】ステップ１１２において、バッファメモリ
に格納されたアドレスと一致しなければ、図８に示した
ように、メモリ１５から対応するデータを読みだして、
誤り検出訂正、データ組み合わせ、チェックビット生成
が実行される。

【００４２】つまり、バッファメモリに格納されたアド
レスと一致しなければ、ステップ１１２から、ステップ
１１６に進み、メモリ１５から所定長の対応するデータ
（３２ビット）を読み出す。次に、読みだしたデータ
は、ステップ１１７において、ＥＣＣ実行ユニット４
ａ、４ｂ又は４ｃにより誤り検出訂正が実行される。

【００４３】そして、ステップ１１８において、ＥＣＣ
実行ユニット２は誤り検出訂正されたデータと、書き込
み要求されたデータとを組み合わせる。次に、ステップ
１１４において、チェックビットを生成し、ステップ１
１５において、組み合わせたデータと、生成したチェッ
クビットとが、メモリ１５に格納される。

【００４４】以上のように、本発明の第２実施例によれ
ば、第１実施例と同様な効果が得られる他、次のような
効果がある。つまり、パーシャルライトの場合、バッフ
ァメモリに格納されたアドレスと書き込み要求されたデ
ータのアドレスとが一致するときには、メモリ１５から
のデータ２の読みだし及び読みだしたデータの誤り検出
訂正が不要となり、パーシャルライトを高速化できる。
これより、チェックビット長を増やすことなく、バイト
毎にチェックビットを生成した場合と同様なパーシャル
ライトの高速化ができ、メモリアクセスの高速化と共に
メモリの使用効率が向上可能となる。

【００４５】図１２は、本発明の第３実施例の概略構成
図であり、図９の例と同等なものには、同一の符号を付
してある。また、図１３は、第３実施例の動作フローチ
ャートである。そして、図１２及び図１３に示す例は、
パーシャルライトにおいて、書き込み要求されたデータ
のアドレスがバッファメモリに格納されていない場合に
も、書き込み動作を高速化できる例である。

【００４６】図１３のステップ１１０〜１１５は、図１
０のステップ１１０〜１１５と同様であるので、説明は
省略する。図１３のステップ１１２において、バッファ
メモリに格納されたアドレスと書き込み要求されたデー
タのアドレスとが一致しない場合には、ステップ１１６
に進む。そして、このステップ１１６において、書き込
み要求されたデータに対応するデータをメモリ１５から
読み出す。

【００４７】続いて、ステップ１１７及び１１９に進
み、ＥＣＣ実行ユニット４ａにて読みだしたデータの誤
り検出を実行するとともに、ＥＣＣ実行ユニット２に
て、読みだしたデータと、書き込み要求されたデータと
を組み合わせ、ステップ１２０において、組み合わせた
データのチェックビットを生成する（図１２参照）。

【００４８】次に、ステップ１１７及びステップ１２０
からステップ１２１に進み、ＥＣＣ実行ユニット４ａに
て読みだしたデータに誤りが検出されたか否かを制御ユ
ニット７が判定する。読みだしたデータに誤りが検出さ
れない場合には、ステップ１１５に進み、ＥＣＣ実行ユ
ニット２にて、組み合わされたデータと生成されたチェ
クビットとが、メモリ１５に格納される（図１４参
照）。

【００４９】ステップ１２１において、読みだしたデー
タに誤りが検出された場合には、ステップ１２２に進
み、ＥＣＣ実行ユニット４ａによりデータの誤り訂正が
実行される。次に、ステップ１２３において、ＥＣＣ実
行ユニット４ａにより、誤り訂正されたデータは、マル
チプレクサ１を介してＥＣＣ実行ユニット２に供給さ
れ、書き込みデータと組み合わされる。続いて、ステッ
プ１１４及び１５によりチェックビットが生成され、こ
の生成されたチェックビットとデータとがメモリ１５に
格納される。図１２及び図１４は、パーシャルライトが
アドレス０００４に格納されているデータ４に対して行
われる場合の例である。

【００５０】このように、バッファメモリに格納されて
いないアドレスのデータに対してパーシャルライトの要
求があった場合、メモリから対応するデータを読みだ
し、誤りを検出するとともに、これと平行して、読みだ
したデータと書き込み要求されたデータとの組み合わせ
及びチェックビット生成を行う。そして、誤りが検出さ
れなかったときは、組み合わされたデータとチェックビ
ットとがメモリ１５に格納される。読み出されたデータ
に誤りが検出される可能性は低いため、大半のデータ
は、誤り訂正すること無しに、書き込みデータと組み合
わされ、メモリ１５に格納される。

【００５１】したがって、読みだしたデータに誤りがな
い場合は、データの訂正、それに続く、訂正されたデー
タと書き込みデータとの組み合わせ、チェックビットの
生成に必要な時間を省略することができる。

【００５２】以上のように、本発明の第３実施例によれ
ば、第２実施例と同様な効果が得られる他、パーシャル
ライトの場合、バッファメモリに格納されたアドレスと
書き込み要求されたデータのアドレスとが一致しないと
きであり、読みだしたデータに誤りが検出されないとき
には、データの訂正、それに続く、訂正されたデータと
書き込みデータとの組み合わせ、チェックビットの生成
に必要な時間を省略することができ、さらに、パーシャ
ルライトの高速化が可能となる。

【００５３】図１５は、本発明の第４実施例の概略構成
図であり、図１６は、図１５の例の動作フローチャート
である。この図１５の例は、一つの誤り検出訂正用ＥＣ
Ｃ実行ユニット４ａと、一つのチェックビット生成用Ｅ
ＣＣ実行ユニット２とを備え、データの読みだしに際し
ては、上記第１〜第３の例と異なり、関連するデータ
は、読み出さない例である。そして、この図１５の例
は、パーシャルライトにおいて、第３の実施例と同様
に、メモリから対応するデータを読みだし、誤りを検出
するとともに、これと平行して、読みだしたデータと書
き込み要求されたデータとの組み合わせ及びチェックビ
ット生成を行い、誤りが検出されなかったときは、組み
合わされたデータとチェックビットとをメモリ１５に格
納する例である。

【００５４】このため、図１６に示したフローチャート
は、図１３に示したフローチャートからステップ１１２
及び１１３が省略されている。そして、ステップ１１１
からステップ１１６に進み、図１３の例と同様に、ステ
ップ１１６、１１７、１１９〜１２３が実行される。

【００５５】以上のように、本発明の第４実施例によれ
ば、パーシャルライトの場合、読みだしたデータに誤り
が検出されないときには、データの訂正、それに続く、
訂正されたデータと書き込みデータとの組み合わせ、チ
ェックビットの生成に必要な時間を省略することがで
き、パーシャルライトの高速化が可能となる。

【００５６】なお、上述した例においては、誤り検出訂
正用ＥＣＣ実行ユニットが３つの例を示したが、３つに
限らず、２つ又は４つ以上であってもよい。

【００５７】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。読みだし要求され
たアドレスのデータと、このアドレスのデータに関連す
る複数のアドレスのデータとを読みだし、これら複数の
データの誤り検出訂正を複数のＥＣＣ実行ユニットによ
り並列に実行する。そして、誤り検出訂正されたデータ
は、データバッファに格納される。したがって、複数の
データの誤り検出訂正を高速に実行可能であるととも
に、関連するデータの読みだしが高速に実行でき、メモ
リの使用効率を向上可能なデータ記憶制御装置を実現す
ることができる。

【００５８】パーシャルライトの場合、バッファメモリ
に格納されたアドレスと書き込み要求されたデータのア
ドレスとが一致するときには、メモリからのデータの読
みだし及び読みだしたデータの誤り検出訂正が不要とな
り、パーシャルライトを高速化できる。これより、チェ
ックビット長を増やすことなく、バイト毎にチェックビ
ットを生成した場合と同様なパーシャルライトの高速化
ができ、メモリアクセスの高速化と共にメモリの使用効
率が向上可能となる。

【００５９】また、パーシャルライトの場合、書き込む
データのアドレスに対応するデータをデータ記憶手段か
ら読みだし、データの誤りの検出並びに書き込み要求さ
れたデータとの組み合わせ及び組み合わせたデータの誤
り検出訂正用情報の生成が、並列して実行される。そし
て、データの誤りが検出されなかったときには、組み合
わせたデータ及び生成したデータ誤り検出訂正用情報
が、データ記憶手段に記憶される。

【００６０】したがって、データ記憶手段から読みだし
たデータの誤り訂正、誤り訂正されたデータと書き込み
要求されたデータとの組み合わせ及びそれに続く誤り検
出訂正用情報の生成に要する時間が省略され、データ書
き込み時間の短縮化が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例の概略構成図である。

【図２】図１の例のおける制御ユニットの機能ブロック
図である。

【図３】メモリの各アドレスに格納されたデータを示す
図である。

【図４】図１の例の動作フローチャートである。

【図５】図１の例において、バッファメモリに読みだし
要求データが格納されている場合の動作説明図である。

【図６】図１の例のデータ誤り検出訂正の動作タイミン
グチャートである。

【図７】本発明とは異なる例におけるデータ誤り検出訂
正の動作タイミングチャートである。

【図８】チェックビット生成の対象となるデータ幅より
小さいデータを書き込む場合の動作説明図である。

【図９】本発明第２実施例の概略構成図である。

【図１０】図９の例の動作フローチャートである。

【図１１】図９の例において、バッファメモリに書き込
み要求されたデータに対応するデータが格納されている
場合のパーシャルライトの動作説明図である。

【図１２】本発明の第３実施例の概略構成図である。

【図１３】図１２の例の動作フローチャートである。

【図１４】図１２の例の動作説明図である。

【図１５】本発明の第４実施例の概略構成図である。

【図１６】図１５の例の動作フローチャートである。

【符号の説明】

１マルチプレクサ２チェックビット生成用ＥＣＣ実行ユ
ニット３ａ、３ａ、３ｂバッファメモリ４ａ、４ｂ、４ｃ誤り検出訂正用のＥＣＣ実行ユニッ
ト５出力制御部６ＭＰＵデータバス７制御ユニット８メモリデータバス９チェックビットバス１０メモリアドレスバス１１制御信号線１２ＭＰＵアドレスバス１３ＭＰＵ制御信号線１４ＭＰＵ１５メモリ７１アドレス比較部７２データ位置通知バス７３データヒット情報線７４制御信号発生部２００ＥＣＣ実行ユニット

Claims

【特許請求の範囲】

【請求項１】データとこのデータの誤り検出訂正用情
報とを記憶するデータ記憶手段を有し、データプロセッ
サからのデータ読みだし及び書き込み要求に応じて、デ
ータ記憶手段のデータ読みだし及び書き込みを制御する
データ記憶制御装置において、データ記憶手段に記憶されたデータとこのデータの誤り
検出訂正用情報とが供給され、供給されたデータの誤り
を検出し、訂正する複数のデータ誤り検出訂正手段と、上記複数のデータ誤り検出訂正手段により誤り訂正され
た複数のデータを記憶するバッファメモリと、データ読みだし要求に応答し、読みだし要求されたデー
タが上記バッファメモリに記憶されているか否かを判定
し、記憶されていれば、読みだし要求されたデータをデ
ータプロセッサに供給し、要求されたデータがバッファ
メモリに記憶されていなければ、読みだし要求されたデ
ータと、このデータに関連するデータと、誤り検出訂正
情報とをデータ記憶手段から読みだし、各データを上記
複数のデータ誤り検出訂正手段に供給し、これら複数の
データ誤り検出訂正手段のデータ誤り検出訂正動作をほ
ぼ同時に実行させ、誤り検出訂正されたデータを、上記
バッファメモリに記憶させるとともに、読みだし要求さ
れたデータをデータプロセッサに出力させるデータ制御
手段と、を備えることを特徴とするデータ記憶制御装置。
【請求項２】請求項１記載のデータ記憶制御装置にお
いて、データプロセッサからデータの書き込み要求に応
答し、データ制御手段からの指令に従って、書き込み要
求されたデータのデータ誤り検出訂正情報を生成し、書
き込み要求されたデータと、生成したデータ誤り検出訂
正用情報とを上記データ記憶手段に記憶させるデータ誤
り検出訂正情報生成手段を、さらに備え、このデータ誤
り検出訂正情報生成手段は、書き込み要求されたデータ
がデータ記憶手段に記憶されたデータのデータ長未満で
あり、かつ、書き込み要求されたデータを記憶すべきア
ドレスに対応するアドレスのデータが、上記バッファメ
モリに記憶されている場合には、このバッファメモリに
記憶されたデータと上記書き込み要求されたデータとを
上記データ長と等しいデータ長となるように組み合わ
せ、組み合わせたデータに対して、データ誤り検出訂正
用情報を生成することを特徴とするデータ記憶制御装
置。
【請求項３】データとこのデータの誤り検出訂正用情
報とを記憶するデータ記憶手段を有し、データプロセッ
サからのデータ読みだし及び書き込み要求に応じて、デ
ータ記憶手段のデータ読みだし及び書き込みを制御する
データ記憶制御装置において、データ記憶手段に記憶されたデータとこのデータの誤り
検出訂正用情報とが供給され、供給されたデータの誤り
を検出し、訂正するデータ誤り検出訂正手段と、上記データ誤り検出訂正手段により誤り訂正されたデー
タを記憶するバッファメモリと、データプロセッサから書き込み要求されるデータのデー
タ誤り検出訂正用情報を生成し、書き込み要求されたデ
ータと、生成したデータ誤り検出訂正用情報とをデータ
記憶手段に記憶させるデータ誤り検出訂正用情報生成手
段と、データ書き込み要求に応答し、書き込み要求されたデー
タがデータ記憶手段に記憶されたデータのデータ長未満
であり、かつ、書き込み要求されたデータを記憶すべき
アドレスに対応するアドレスのデータが、バッファメモ
リに記憶されていない場合には、上記アドレスのデータ
をデータ記憶手段から読みだし、データ誤り検出訂正手
段及びデータ誤り検出訂正用情報生成手段に供給し、デ
ータの誤りを検出させるとともに、データ記憶手段から
読みだしたデータと書き込み要求されたデータとを組み
合わせ、上記データ長と等しいデータ長となるように組
み合わせ、組み合わせたデータの誤り検出訂正用情報を
生成させ、データ誤り検出訂正手段により、データの誤
りが検出されなかったときには、上記組み合わせたデー
タ及び生成したデータ誤り検出訂正用情報を、データ記
憶手段に記憶させるデータ制御手段と、を備えることを特徴とするデータ記憶制御装置。
【請求項４】請求項３記載のデータ記憶制御装置にお
いて、上記データ誤り検出訂正手段は、複数個備えら
れ、上記データ制御手段は、データ読みだし要求に応答
し、読みだし要求されたデータが上記バッファメモリに
記憶されているか否かを判定し、記憶されていれば、読
みだし要求されたデータをデータプロセッサに供給し、
要求されたデータがバッファメモリに記憶されていなけ
れば、読みだし要求されたデータと、このデータに関連
するデータと、誤り検出訂正情報とをデータ記憶手段か
ら読みだし、各データを上記複数のデータ誤り検出訂正
手段に供給し、これら複数のデータ誤り検出訂正手段の
データ誤り検出訂正動作をほぼ同時に実行させ、誤り検
出訂正されたデータを、上記バッファメモリに記憶させ
るとともに、読みだし要求されたデータをデータプロセ
ッサに出力させることを特徴とするデータ記憶制御装
置。