JPS5965357A - パリテイビツト作成制御方式 - Google Patents
パリテイビツト作成制御方式Info
- Publication number
- JPS5965357A JPS5965357A JP57174774A JP17477482A JPS5965357A JP S5965357 A JPS5965357 A JP S5965357A JP 57174774 A JP57174774 A JP 57174774A JP 17477482 A JP17477482 A JP 17477482A JP S5965357 A JPS5965357 A JP S5965357A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- error
- bit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報処理関係機器の記憶装置が、記憶部より読
み′出したデータのビット誤＃）全訂正する機能を有す
る場合の、該データをプロセッサ等のデータ要求元へ送
出する際に付加するパリティビットの作成制御に関する
。
み′出したデータのビット誤＃）全訂正する機能を有す
る場合の、該データをプロセッサ等のデータ要求元へ送
出する際に付加するパリティビットの作成制御に関する
。
（２）技術の背景
情報処理装置における、記憶装置へのアクセスタイムは
プロセッサの平均演算速度向上のため、極力高速である
ことが要求される。
プロセッサの平均演算速度向上のため、極力高速である
ことが要求される。
一方、記憶装置ではデータの正確を期するため、データ
を記録する際に該データと共に、該データを基に作成し
た複数のチェックビットヲ記録して置き、データを読み
出したとき、該データと共に読み出した前記チェックピ
ットにより、データの検査を行ない誤υが発見された場
合は、該誤りビットヲ修正してから、新たに作成したパ
リティビラトラ付加して、プロセッサ等のデータの要求
元へ送付する方式が多く採られている。
を記録する際に該データと共に、該データを基に作成し
た複数のチェックビットヲ記録して置き、データを読み
出したとき、該データと共に読み出した前記チェックピ
ットにより、データの検査を行ない誤υが発見された場
合は、該誤りビットヲ修正してから、新たに作成したパ
リティビラトラ付加して、プロセッサ等のデータの要求
元へ送付する方式が多く採られている。
この場合、２ビット以上の誤り全訂正するためには、ハ
ードウェア量が極端に多くなるなどの問題があるので一
般には、１ビット誤りの場合のみ訂正を行ない、２ビッ
ト以上の誤りが検出された場合は、記憶内容全凍結する
と共に緊急割り込みを発生してプロセッサに通知し、場
合によっては、該プロセッサの処理を停止する方式とす
るなどの例が多い。
ードウェア量が極端に多くなるなどの問題があるので一
般には、１ビット誤りの場合のみ訂正を行ない、２ビッ
ト以上の誤りが検出された場合は、記憶内容全凍結する
と共に緊急割り込みを発生してプロセッサに通知し、場
合によっては、該プロセッサの処理を停止する方式とす
るなどの例が多い。
（３）従来技術と問題点
第１図は従来の記憶装置のパリティ作成方式を説明する
だめの図で、１は記憶部、２は誤シ検出回路、３はデー
タ訂正回路、４はパリティピット作成回路、５．６．７
はバスで、５は記憶部から読み出したデータが、６は要
求元へ送出するデータが、７はデータ訂正用のシンドロ
ームコードがそれぞれ乗せられる。
だめの図で、１は記憶部、２は誤シ検出回路、３はデー
タ訂正回路、４はパリティピット作成回路、５．６．７
はバスで、５は記憶部から読み出したデータが、６は要
求元へ送出するデータが、７はデータ訂正用のシンドロ
ームコードがそれぞれ乗せられる。
８．９は信号線で、８はデータに１ピット誤りがあった
ことを、９は２ビツト以上の誤りがあったことを通知す
る信号を受は持つ。
ことを、９は２ビツト以上の誤りがあったことを通知す
る信号を受は持つ。
第１図において記憶部１から読み出されたデータは、誤
り検出回路２で、誤りの有無や、誤りが何ビットあるか
について検査される。
り検出回路２で、誤りの有無や、誤りが何ビットあるか
について検査される。
そして誤りが２ビツト以上であるときは、信号線９によ
ってプロセッサに割り込み等で通知する。若し誤りが１
ビツトである場合には、その旨を信号線８によりプロセ
ッサに通知すると共に、データ訂正回路３にも通知し、
同時に誤り検出回路２で作成したシンドロームコード（
訂正すべきビットの位置を示すコード）をバス７でデー
タ訂正回路３に送り込む。
ってプロセッサに割り込み等で通知する。若し誤りが１
ビツトである場合には、その旨を信号線８によりプロセ
ッサに通知すると共に、データ訂正回路３にも通知し、
同時に誤り検出回路２で作成したシンドロームコード（
訂正すべきビットの位置を示すコード）をバス７でデー
タ訂正回路３に送り込む。
データ訂正回路５では、すでにバス５を通じて到達して
いる所の記憶部１から読み出されたデータについて、前
記シンドロームコードに基づいて、訂正すべきビット全
反転する。
いる所の記憶部１から読み出されたデータについて、前
記シンドロームコードに基づいて、訂正すべきビット全
反転する。
パリティビット作成回路４は、前記誤υビットが反転さ
れて訂正されたデータに基づいてパリティビットを作成
し、これを該訂正されたデータに付加して、バス６によ
りプロセッサなどのデータ要求元に送出する。
れて訂正されたデータに基づいてパリティビットを作成
し、これを該訂正されたデータに付加して、バス６によ
りプロセッサなどのデータ要求元に送出する。
この従来の方式では、データ訂正回路３で、データが訂
正されてから、改めてこの正しいデータに基づいてパリ
ティピラトラ作成しているので、記憶部からデータを読
み出してから、プロセッサ等の要求元へデータを送出す
る迄の時間的損失が大であると云う欠点があった。
正されてから、改めてこの正しいデータに基づいてパリ
ティピラトラ作成しているので、記憶部からデータを読
み出してから、プロセッサ等の要求元へデータを送出す
る迄の時間的損失が大であると云う欠点があった。
（４）発明の目的
本発明は前記従来の欠点に鑑み、記憶部から読み出した
データをプロセッサなどの要求元に送出する際に付加す
るパリティビットの作成方式を効率的なものとして、記
憶装置のアクセスタイムの高速化を図ることを目的とし
ている。
データをプロセッサなどの要求元に送出する際に付加す
るパリティビットの作成方式を効率的なものとして、記
憶装置のアクセスタイムの高速化を図ることを目的とし
ている。
（５）発明の構成
そしてこの目的は、特許請求の範囲に記載のとおり、読
み出したデータを検査してピッド誤りがあればこれを訂
正し、パリティビットを付加してデータを送出する記憶
装置において、前記検査前のデータに基づいて予め・（
リテイビットヲ作成して置き、検査の結果奇数個のビッ
トについての誤りが発見された時に、該パリティピット
の２値の値を反転して訂正されたデータに付加すること
を特徴とするパリティビット作成制御方式により達成さ
れる。
み出したデータを検査してピッド誤りがあればこれを訂
正し、パリティビットを付加してデータを送出する記憶
装置において、前記検査前のデータに基づいて予め・（
リテイビットヲ作成して置き、検査の結果奇数個のビッ
トについての誤りが発見された時に、該パリティピット
の２値の値を反転して訂正されたデータに付加すること
を特徴とするパリティビット作成制御方式により達成さ
れる。
（６）発明の実施例
第２図は本発明の１実施例を示す図であって、１〜３お
よび６〜９は第１図と同様であり、４′はパリティピッ
ト作成回路、５′はバスである。
よび６〜９は第１図と同様であり、４′はパリティピッ
ト作成回路、５′はバスである。
第２図において記憶部１から読み出された・データは、
バス５′に乗せられ、誤り検出回路２、データ訂正回路
３、およびパリティ作成回路４′に送られる。
バス５′に乗せられ、誤り検出回路２、データ訂正回路
３、およびパリティ作成回路４′に送られる。
誤り検出回路２は、該データを検査して２ビツト以上の
誤りがあれば、信号線９でプロセッサに割り込み等で通
知するが、誤りが１ビツトの場合には信号線８でプロセ
ッサに通知すると共に、データ訂正回路３に通知し、同
時にバス７にデータ検査時に判明した訂正すべきビット
の位置を示すシンドロームコードを送り込む。この時パ
リティビット作成回路４′にも１ビツトエラーが通知さ
れる。
誤りがあれば、信号線９でプロセッサに割り込み等で通
知するが、誤りが１ビツトの場合には信号線８でプロセ
ッサに通知すると共に、データ訂正回路３に通知し、同
時にバス７にデータ検査時に判明した訂正すべきビット
の位置を示すシンドロームコードを送り込む。この時パ
リティビット作成回路４′にも１ビツトエラーが通知さ
れる。
データ訂正回路３はバス５′で送り込まれたデータにつ
いて、前記シンドロームコードで示された位置のビット
を反転することにより訂正する。
いて、前記シンドロームコードで示された位置のビット
を反転することにより訂正する。
一方バリテイビット作成回路４′は記憶部１からデータ
が読み出されて、バス５′に乗せられた時、これを受け
て該データに基づいたパリティビットを予め作成してし
まう。そして誤り検出回路２で１ビット誤りが検出され
て信号線８で知らされた時、すでに作成したパリティビ
ットを反転することにより正しいものにして、データ訂
正回路５で訂正されたデータに付方１゛する。該パリテ
ィビットの付加されたデータはバス６によりプロセッサ
などの要求元へ送出される。
が読み出されて、バス５′に乗せられた時、これを受け
て該データに基づいたパリティビットを予め作成してし
まう。そして誤り検出回路２で１ビット誤りが検出され
て信号線８で知らされた時、すでに作成したパリティビ
ットを反転することにより正しいものにして、データ訂
正回路５で訂正されたデータに付方１゛する。該パリテ
ィビットの付加されたデータはバス６によりプロセッサ
などの要求元へ送出される。
本実施例は、１ビット誤りの時だけデータを訂正する例
を示したが、２ビット以上の誤！ｌｌｋ修正する機能を
持つ回路の場合は、誤りが奇数ビットの時のみ、すでに
作成したバリティピラトラ反転すれば良く、偶数ビット
の誤りの場合は、すでに作成したパリティビットがその
ま＼使える。
を示したが、２ビット以上の誤！ｌｌｋ修正する機能を
持つ回路の場合は、誤りが奇数ビットの時のみ、すでに
作成したバリティピラトラ反転すれば良く、偶数ビット
の誤りの場合は、すでに作成したパリティビットがその
ま＼使える。
第５図は本発明の実施例の動作についての時間的関係を
説明する図であって、１０は記憶部１から読み出したデ
ータ、１１は誤り検出回路２の動作時間、１２はデータ
訂正回路３の動作時間、１３は従来のパリティ作成回路
４の動作時間、１４は従来のデータ送出時間、１３′は
本発明のパリティ作成回路４′の動作時間、１４′は本
発明の場合のデータ送出時間、Ｔ１〜Ｔ４は時刻を示し
ている。
説明する図であって、１０は記憶部１から読み出したデ
ータ、１１は誤り検出回路２の動作時間、１２はデータ
訂正回路３の動作時間、１３は従来のパリティ作成回路
４の動作時間、１４は従来のデータ送出時間、１３′は
本発明のパリティ作成回路４′の動作時間、１４′は本
発明の場合のデータ送出時間、Ｔ１〜Ｔ４は時刻を示し
ている。
同図において明らかなように、従来はパリティビットの
作成が終了して、データに付加される時刻Ｔ４にならな
いと要求元へのデータの送出が出来なかったが、本発明
の方式では、パリティビットは第３図の１３′の点線で
示すように時刻’ｈ ％ Ｔｈで作成され、誤り検出の
結果を受けて、時刻Ｔ２〜Ｔ８で補正されるの、で時刻
Ｔ３にはデータにパリティピラトラ付加しての送出が可
能になり、結果としてアクセスタイムが１４〜１３時間
短縮される。
作成が終了して、データに付加される時刻Ｔ４にならな
いと要求元へのデータの送出が出来なかったが、本発明
の方式では、パリティビットは第３図の１３′の点線で
示すように時刻’ｈ ％ Ｔｈで作成され、誤り検出の
結果を受けて、時刻Ｔ２〜Ｔ８で補正されるの、で時刻
Ｔ３にはデータにパリティピラトラ付加しての送出が可
能になり、結果としてアクセスタイムが１４〜１３時間
短縮される。
（７）発明の詳細
な説明したように本発明は、記憶部から読み出したデー
タに基づいて予めパリティピラトラ作成して置き、これ
を該データの検査結果により、補正する方式であるので
、データの訂正が終了した時には、すでに正しいパリテ
ィビットが出来上っていて直ちに要求元にデータを送出
出来る利点を有し、容易に実現出来る簡単な回路で、ア
クセスタイムを短縮することが出来るので効果は犬であ
る。
タに基づいて予めパリティピラトラ作成して置き、これ
を該データの検査結果により、補正する方式であるので
、データの訂正が終了した時には、すでに正しいパリテ
ィビットが出来上っていて直ちに要求元にデータを送出
出来る利点を有し、容易に実現出来る簡単な回路で、ア
クセスタイムを短縮することが出来るので効果は犬であ
る。
第１図は従来の記憶装置のパリティ作成方式を説明する
だめの図、第２図は本発明の１実施例を示す図、第３図
は本発明の実施例の動作についての時間的関係全説明す
る図である。 １・・・記憶部、２・・・誤ジ検出回路、３・・・デー
タ訂正回路、４．４′・・・パリティビット作成回路、
５．５′、６．７・・・データバス、８．９・・・信号
線、１０・・・記憶部１から読み出したデータ、１１・
・・誤シ検出回路２の動作時間、１２・・・データ訂正
回路３の動作時間、１３・・・従来のパリティ作成回路
４の動作時間、１５′・・・本発明のパリティ作成回路
４′の動作時間、１４・・・従来のデータ送出時間、１
４′・・・本発明の場合のデータ送出時間、ＴＩ、 Ｔ
２、Ｔ３、Ｔ４・・・時刻 代理人弁理士 松 岡 宏四部 第７図 ４ 第 ２ 図 第３図 Ｔ／Ｔ２ 乃 Ｔ４
だめの図、第２図は本発明の１実施例を示す図、第３図
は本発明の実施例の動作についての時間的関係全説明す
る図である。 １・・・記憶部、２・・・誤ジ検出回路、３・・・デー
タ訂正回路、４．４′・・・パリティビット作成回路、
５．５′、６．７・・・データバス、８．９・・・信号
線、１０・・・記憶部１から読み出したデータ、１１・
・・誤シ検出回路２の動作時間、１２・・・データ訂正
回路３の動作時間、１３・・・従来のパリティ作成回路
４の動作時間、１５′・・・本発明のパリティ作成回路
４′の動作時間、１４・・・従来のデータ送出時間、１
４′・・・本発明の場合のデータ送出時間、ＴＩ、 Ｔ
２、Ｔ３、Ｔ４・・・時刻 代理人弁理士 松 岡 宏四部 第７図 ４ 第 ２ 図 第３図 Ｔ／Ｔ２ 乃 Ｔ４
Claims (1)
- 読み出したデータを検査して、ピット誤りがあれば、こ
れ全訂正し、バリティピラトラ作成付加してデータを送
出する記憶装置において、前記検査前のデータに基づい
て予めパリティピットを作成して置き、検査の結果奇数
個のピットについての誤ジが発見された時に、該パリテ
ィビットの２値の値を反転して、訂正されたデータに付
加することを特徴とするパリティピット作成制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174774A JPS5965357A (ja) | 1982-10-05 | 1982-10-05 | パリテイビツト作成制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57174774A JPS5965357A (ja) | 1982-10-05 | 1982-10-05 | パリテイビツト作成制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965357A true JPS5965357A (ja) | 1984-04-13 |
Family
ID=15984428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57174774A Pending JPS5965357A (ja) | 1982-10-05 | 1982-10-05 | パリテイビツト作成制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145732A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | パリティビット生成方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119545A (ja) * | 1974-03-04 | 1975-09-19 | ||
| JPS5146030A (ja) * | 1974-10-18 | 1976-04-20 | Fujitsu Ltd |
-
1982
- 1982-10-05 JP JP57174774A patent/JPS5965357A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119545A (ja) * | 1974-03-04 | 1975-09-19 | ||
| JPS5146030A (ja) * | 1974-10-18 | 1976-04-20 | Fujitsu Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145732A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | パリティビット生成方式 |
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