JPS60239851A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS60239851A JPS60239851A JP59097162A JP9716284A JPS60239851A JP S60239851 A JPS60239851 A JP S60239851A JP 59097162 A JP59097162 A JP 59097162A JP 9716284 A JP9716284 A JP 9716284A JP S60239851 A JPS60239851 A JP S60239851A
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- JP
- Japan
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- signal line
- error
- bit
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- output
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は１ビット誤り訂正機能を有する記憶装置におけ
るエラー処理に関し、特に１ビット誤りが固定して発生
した場合のエラー情報の格納、表らびにエラー報告の実
行に関する。
るエラー処理に関し、特に１ビット誤りが固定して発生
した場合のエラー情報の格納、表らびにエラー報告の実
行に関する。
（従来技術）
従来、１ビツトエラー訂正機能を有する記憶装置の一部
分は第１図に示すように記憶部ｌと、誤り検出回路２と
、誤り訂正回路３と、レジスタ手段４と、エラー処理回
路５とから構成されている。第１図にお込て、記憶部１
から読出されたデータは信号線５１を介して誤り検出回
路２、および訂正回路３に入力される。
分は第１図に示すように記憶部ｌと、誤り検出回路２と
、誤り訂正回路３と、レジスタ手段４と、エラー処理回
路５とから構成されている。第１図にお込て、記憶部１
から読出されたデータは信号線５１を介して誤り検出回
路２、および訂正回路３に入力される。
信号線５１を介して読出されたデータにはノ・ミングコ
ード、もしくは１ビット誤り訂正２ビット誤り検出（８
ＢＯ−ＤＩ１３Ｄ’）コードと呼ばれる符号により付加
されたビットが付けられてｂる。
ード、もしくは１ビット誤り訂正２ビット誤り検出（８
ＢＯ−ＤＩ１３Ｄ’）コードと呼ばれる符号により付加
されたビットが付けられてｂる。
信号線５１を介して誤り検出回路２に入力された読出し
データは上記ハミングコードに従って解読され、誤シの
有無が判別される。誤り検出回路２の出力はシンドａ−
ムビットと呼ばれル解読結果であり、信号線５４を介し
てレジスタ手段４およびエラー処理回路５に入力される
。レジスタ手段４では信号線５４上のシンドロームビッ
トの情報を格納し、誤り内容を保持する。エラー処理回
路５は論理回路より成り、誤りの内容を解読してエラー
処理に必要な制御信号を信号ＩＩＪＳＳ上に出力する。
データは上記ハミングコードに従って解読され、誤シの
有無が判別される。誤り検出回路２の出力はシンドａ−
ムビットと呼ばれル解読結果であり、信号線５４を介し
てレジスタ手段４およびエラー処理回路５に入力される
。レジスタ手段４では信号線５４上のシンドロームビッ
トの情報を格納し、誤り内容を保持する。エラー処理回
路５は論理回路より成り、誤りの内容を解読してエラー
処理に必要な制御信号を信号ＩＩＪＳＳ上に出力する。
誤り検出回路２と訂正回路３とを接続する信号線５２は
誤シビット位置表示信号を送出するためのものである。
誤シビット位置表示信号を送出するためのものである。
誤り訂正回路３は記憶部１から読出されたデータを信号
線５２上におして指示する該当ビットのみ反転させて読
出しデータとして信号線５３上に送出する。
線５２上におして指示する該当ビットのみ反転させて読
出しデータとして信号線５３上に送出する。
記憶部１が故障によシ１ビット誤りを起すと、誤り検出
回路２ではこれを解読し、信号線５４上にシンドローム
ビットを送出すると共に信号線５２に誤りビット位置表
示信号を送出し、レジスタ手段４にシンドローム情報を
格納し、エラー処理回路５から制御信号を信号線５６へ
出力する。制御信号は診断プロセサ、あるｂはサービス
プロセサのようなエラー処理を実施するプロセサに接続
されてｂて、レジスタ手段４の内容の読取りやリセット
のような処理を実施するものである。とのような１ビッ
ト誤りが間欠的に発生する場合には問題なりが、固定的
に斯かる１ビット誤りが発生する場合にはエラー処理を
実施するプロセサによりレジスタ手段４の内容の読取シ
やリセットが連続的に行われるため他の処理ができなく
なってしまうと云う欠点があった。
回路２ではこれを解読し、信号線５４上にシンドローム
ビットを送出すると共に信号線５２に誤りビット位置表
示信号を送出し、レジスタ手段４にシンドローム情報を
格納し、エラー処理回路５から制御信号を信号線５６へ
出力する。制御信号は診断プロセサ、あるｂはサービス
プロセサのようなエラー処理を実施するプロセサに接続
されてｂて、レジスタ手段４の内容の読取りやリセット
のような処理を実施するものである。とのような１ビッ
ト誤りが間欠的に発生する場合には問題なりが、固定的
に斯かる１ビット誤りが発生する場合にはエラー処理を
実施するプロセサによりレジスタ手段４の内容の読取シ
やリセットが連続的に行われるため他の処理ができなく
なってしまうと云う欠点があった。
（発明の目的）
本発明の目的は、１ビット誤りの発生回数を記録し、読
出しデータが固定的に１ビット誤りを起してもエラー処
理プロセサの処理負荷を極端に増加させることがないよ
うに構成することにより上記欠点を除去し、エラー処理
期間にも他の処理の実行を可能にした記憶装置を提供す
ることにある。
出しデータが固定的に１ビット誤りを起してもエラー処
理プロセサの処理負荷を極端に増加させることがないよ
うに構成することにより上記欠点を除去し、エラー処理
期間にも他の処理の実行を可能にした記憶装置を提供す
ることにある。
（発明の構成）
本発明による記憶装置は誤り検出回路と、書込み信号発
生回路と、記憶部と、＋１加算器と、比較器とを具備し
、固定的な１ビツトの誤りが発生した場合に、その発生
回数を記録することができるように構成したものである
。
生回路と、記憶部と、＋１加算器と、比較器とを具備し
、固定的な１ビツトの誤りが発生した場合に、その発生
回数を記録することができるように構成したものである
。
誤り検出回路は読出しデータを入力することができるよ
うに接続され、データの誤シを検出するためのものであ
る。
うに接続され、データの誤シを検出するためのものであ
る。
書込み信号発生回路は誤り検出回路の出力を入力するこ
とができるように接続され、書込み信号を与えるための
ものである。
とができるように接続され、書込み信号を与えるための
ものである。
記憶部は書込み信号発生回路により発生したシンドロー
ムビットをアドレスとして入力することができるように
接続され、情報を記憶するためのものである。
ムビットをアドレスとして入力することができるように
接続され、情報を記憶するためのものである。
＋１加算器は記憶部からの読出しデータを入力できるよ
うに接続され、記憶部のアドレスを増分するためのもの
である。
うに接続され、記憶部のアドレスを増分するためのもの
である。
° 比較器は記憶部からの出力を入力するように接続さ
れ、固定データ′０”と比較するためのものである。
れ、固定データ′０”と比較するためのものである。
（実 雄側）
次に、本発明につして図面を参照して詳細に説明する。
第２図は、本発明による記憶装置の一部分の一実施例を
示すブロック図である。第２図におりて、２は誤シ検出
回路、４はレジスタ、６はカウンタ、７はレジスタ、８
はセレクタ、９け記憶部、ｌＯは＋１加算器、１１は比
較器、１２は書込み信号発生器、１３〜１５Ｉｒ！それ
ぞれゲートである。
示すブロック図である。第２図におりて、２は誤シ検出
回路、４はレジスタ、６はカウンタ、７はレジスタ、８
はセレクタ、９け記憶部、ｌＯは＋１加算器、１１は比
較器、１２は書込み信号発生器、１３〜１５Ｉｒ！それ
ぞれゲートである。
第２図において、まずクリア信号線６０に論理″ｌ＃が
入力されると、セレクタ８の出力信号線６３はカウンタ
６の出力情報信号線５８を選択し、アドレス情報として
記憶部９に入力する。
入力されると、セレクタ８の出力信号線６３はカウンタ
６の出力情報信号線５８を選択し、アドレス情報として
記憶部９に入力する。
ｂつぼり、クリア信号線６０に論理″′ｌ＃が入力され
ると記憶部９の書込みデータ（信号線６７）は論理″′
０＃となシ、書込み信号発生器１２よシ出力（信号線６
４）が記憶部９に入力され、該当するアドレスに論理ｌ
ｌ０３１が書込まれる。カウンタ６にカウントアツプ信
号（信号線５７）が入力されると、カウンタ６の出力（
信号線５８）にけ１が加算されるため、記憶部９のアド
レス信号（信号線６３）にもｌが加算され、該当するア
ドレスにも論理″Ｏ＃が書込まれる。このようにして逐
次、アドレスを１づつ加算することにより記憶部９のす
べての内容を論理“ｏ″にした後、クリア信号（信号線
ｃｉｏ）を論理″０＃にする。その後、読出しデータ（
信号線５１）に誤シがない場合には誤り検出回路２の出
方（信号線７０）は誤りなしの状態（例えば論理″’
ｏ ’）になり、比較器１１が動作し々層ため、他の回
路も動作しない。
ると記憶部９の書込みデータ（信号線６７）は論理″′
０＃となシ、書込み信号発生器１２よシ出力（信号線６
４）が記憶部９に入力され、該当するアドレスに論理ｌ
ｌ０３１が書込まれる。カウンタ６にカウントアツプ信
号（信号線５７）が入力されると、カウンタ６の出力（
信号線５８）にけ１が加算されるため、記憶部９のアド
レス信号（信号線６３）にもｌが加算され、該当するア
ドレスにも論理″Ｏ＃が書込まれる。このようにして逐
次、アドレスを１づつ加算することにより記憶部９のす
べての内容を論理“ｏ″にした後、クリア信号（信号線
ｃｉｏ）を論理″０＃にする。その後、読出しデータ（
信号線５１）に誤シがない場合には誤り検出回路２の出
方（信号線７０）は誤りなしの状態（例えば論理″’
ｏ ’）になり、比較器１１が動作し々層ため、他の回
路も動作しない。
ここで、読出しデータ（信号線５１）に１ビット誤りが
発生した場合には、誤シ検出回路２の出力（信号線７０
）が誤りを検出したことを示す状態（例えば論理“ｌ”
）Ｋなシ、シンドロームビット（信号線５４）にも該当
する１ピツト誤りに対応した値が出力される。シンドロ
ームビット（信号線５４）の値はレジスタ７に一時的に
保持され、セレクタ８を経由して記憶部９のアドレスと
して信号線６３より入力される。その結果、記憶部９の
読出しデータ信号線６５に該当アドレスの内容が読出さ
れる。読出しデータ（信号線６５）は＋１加算器１０と
比較器１１とに入力され、＋１加算器１０の出力は信号
線６６を介して読出しデータ信号線６５の値に“ｌ”だ
け加算された値となる。その埴が記憶部９の書込みデー
タとして信号線６７を介して記憶部９に入力される。い
っぽう、シンドロームビット（信号線５４）は書込み信
号発生器１２に入力され、信号線６４を介して書込み信
号を記憶部９に与える。従って、記憶ｓｃ＋のシンドロ
ームビット（信号線５４）の値をアドレスとする場合に
は、該当するシンドロームの発生した回数が書込まれる
。
発生した場合には、誤シ検出回路２の出力（信号線７０
）が誤りを検出したことを示す状態（例えば論理“ｌ”
）Ｋなシ、シンドロームビット（信号線５４）にも該当
する１ピツト誤りに対応した値が出力される。シンドロ
ームビット（信号線５４）の値はレジスタ７に一時的に
保持され、セレクタ８を経由して記憶部９のアドレスと
して信号線６３より入力される。その結果、記憶部９の
読出しデータ信号線６５に該当アドレスの内容が読出さ
れる。読出しデータ（信号線６５）は＋１加算器１０と
比較器１１とに入力され、＋１加算器１０の出力は信号
線６６を介して読出しデータ信号線６５の値に“ｌ”だ
け加算された値となる。その埴が記憶部９の書込みデー
タとして信号線６７を介して記憶部９に入力される。い
っぽう、シンドロームビット（信号線５４）は書込み信
号発生器１２に入力され、信号線６４を介して書込み信
号を記憶部９に与える。従って、記憶ｓｃ＋のシンドロ
ームビット（信号線５４）の値をアドレスとする場合に
は、該当するシンドロームの発生した回数が書込まれる
。
記憶部９の読出しデータは信号線６５を介して比較器１
１に入力され、論理値″′０”と比較される。もし、読
出しデータ（信号線６５）の値が“０”であるならば、
比較器１１の出力（信号線６８）は論理″′ｌｎとなり
、出力信号線６９を介して上位装置のエラー処理プロセ
サに報告される。
１に入力され、論理値″′０”と比較される。もし、読
出しデータ（信号線６５）の値が“０”であるならば、
比較器１１の出力（信号線６８）は論理″′ｌｎとなり
、出力信号線６９を介して上位装置のエラー処理プロセ
サに報告される。
また、比較器１１の出力は信号線６Ｂを介してレジスタ
４に接続きれ、その時のシンドａ−ムビット（信号線５
４）の値を取込む。
４に接続きれ、その時のシンドａ−ムビット（信号線５
４）の値を取込む。
論っぽう、記憶部９の読出しデータ（信号線６５）の値
が′０＃ではなかった場合には、比較器１１の出力信号
線６８上の状態は論理゛０＃であるため、出力信号線６
９上の状態も論理″０″となり、上位装置のエラー処理
プロセサには報告されない。また、レジスタ４にもシン
ドロームビット（信号ｆｆＪ５４）の値は格納されない
。従って、読出しデータ（信号線５１）に固定的に１ビ
ット誤りが発生した場合には、エラー処理の動作は記憶
部９の読出しデータ（信号線６５）が“０＃を示した時
に限って実施される。また、記憶部９の内容、すなわち
１ビツトエラーの発生回数が知りたいならば、入力信号
線６１上の状態を論理＠１″にすればより０この時、カ
ウンタ６に発生回数を知ヤたいシンドロームを与えれば
、読出しデータ信号線６５上に出力される。
が′０＃ではなかった場合には、比較器１１の出力信号
線６８上の状態は論理゛０＃であるため、出力信号線６
９上の状態も論理″０″となり、上位装置のエラー処理
プロセサには報告されない。また、レジスタ４にもシン
ドロームビット（信号ｆｆＪ５４）の値は格納されない
。従って、読出しデータ（信号線５１）に固定的に１ビ
ット誤りが発生した場合には、エラー処理の動作は記憶
部９の読出しデータ（信号線６５）が“０＃を示した時
に限って実施される。また、記憶部９の内容、すなわち
１ビツトエラーの発生回数が知りたいならば、入力信号
線６１上の状態を論理＠１″にすればより０この時、カ
ウンタ６に発生回数を知ヤたいシンドロームを与えれば
、読出しデータ信号線６５上に出力される。
（発明の効果）
本発明には以上説明したように、１ビット誤り時のシン
ドａ−ムをアドレスとして記憶し、＋１づつ加算しなが
ら比較することによって記憶部の書込み信号を発生させ
ることにより、固定的な１ビット誤りに対してエラー処
理回数を大幅に減少でき、オーバーヘッドロスを少なく
することができると云う効果がある。
ドａ−ムをアドレスとして記憶し、＋１づつ加算しなが
ら比較することによって記憶部の書込み信号を発生させ
ることにより、固定的な１ビット誤りに対してエラー処
理回数を大幅に減少でき、オーバーヘッドロスを少なく
することができると云う効果がある。
第１図は、従来技術による記憶装置を部分的に示すブロ
ック図である。 第２図は、本発明による記憶装置を部分的に示す一実施
例のブロック図である。
ック図である。 第２図は、本発明による記憶装置を部分的に示す一実施
例のブロック図である。
Claims (1)
- 読出しデータを入力することができるように接続され、
前記データの誤りを検出するための誤シ検出回路と、前
記誤シ検出回路の出力を入力することができるように接
続され、書込み信号を与えるための書込み信号発生回路
と、前記書込み信号発生回路によシ発生したシンドロー
ムビットをアドレスとして入力することができるように
接続され、情報を記憶するための記憶部と、前記記憶部
からの読出しデータを入力できるように接続され、前記
記憶部のアドレス゛を増分するための＋１加算器と；前
記記憶部からの出力を入力するように接続され、固定デ
ータ＠０″と比較するため−め比較器とを具備し、固定
的な１ビツトの誤＃ｊ嘉発生した場合に、その発生回数
を記憶するζどができるように構成したことを特徴とす
る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097162A JPS60239851A (ja) | 1984-05-15 | 1984-05-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097162A JPS60239851A (ja) | 1984-05-15 | 1984-05-15 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60239851A true JPS60239851A (ja) | 1985-11-28 |
Family
ID=14184870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097162A Pending JPS60239851A (ja) | 1984-05-15 | 1984-05-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239851A (ja) |
-
1984
- 1984-05-15 JP JP59097162A patent/JPS60239851A/ja active Pending
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