JPS62163152A - ウオツチドツグタイマ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、中央処理装置（以下、ＣＰＵという）やマイ
クロコンピュータ（以ド、マイコンという）等に内蔵さ
れるウォッチドッグタイマに関するものである。

［従来の技術］ 一般に、ＣＰＵやマイコンは、プログラムが正しければ
常に正常な動作をする前提で作られるが、外来ノイズや
素子の特性の経時変化等で誤動作をする場合があり、こ
れに対処するためにウォッチドッグタイマが設けられる
。

従来、このような分野の技術としては、■１１本電気−
電子デバイスグループ編「新マイコン用語事典Ｊ　　（
１９８４−３−３０）　１３版Ｐ、３１、■インテル社
発行ｒマンクロコントローラ　ハントフック（ＮＩＣＲ
ＯＣＯＮＴＲＯＬＬＥＲＨＡＮＤＢＯＯＫ）　Ｊ　　（
＋！３８５）　Ｐ、２−２１〜２−２２に記載されるも
のがあった。以下、その構成を説明する。

前記文献■に記載されているように、ウォッチドッグタ
イマは、例えばプリセット可能なオーバーフロー伺きカ
ウンタで構成され、ＣＰＵ内に設けられている。ＣｐＵ
では前記カウンタに対してプログラム作成時に必ず一定
時間の処理をし、該カウンタをプリセットすることで、
正常にプログラムが実行されている限り、該カウンタが
オーバーフローしないようにしておく。万一・、ＣＰＵ
に異常が発生した場合、カウンタは一定時間以１−経過
してもプリセットされないために、オーバーフローを生
じる。このオーバーフローを検知することにより、例え
ばノンマスカブル割り込み（常時、割り込み要求可）を
発生させ、ＣＰｕの異常状態を外部に示すと共に、異常
時の処理をさせる割り込みルーチンを予めプログラムし
ておき、適切な処理をしてＣＰＵの信頼度を向−１−さ
せる。

また、１−記文紙■では、ウォッチドッグタイマを１６
ビツトの加算カウンタで構成し、ＣＰＵの暴走を防Ｉト
している。

すなわち、ウォッチドッグタイマに最初、ＩＥＨデータ
を書込み、次いでＩＥＨデータの１の補数である０ＥＩ
Ｈデータを書込むと、該ウォッチドッグタイマはカウン
ト（計数）動作Ｏｆ能となり、フリーランのカウントを
開始する。カウント開始後は、１８ｎｒｓ　（１２Ｎ）
Ｉｚ　）以内にＩＥＨデータ及び０ＥＩＨデータをウォ
ッチドッグタイマに書込むと、該ウォッチドッグタイマ
がリセット（解除）され、再び０がらカウントを開始す
る。このように、常に一定時間（１６ｍ５）以内に、あ
る定まったデータをウォッチドッグタイマに書込むと、
該ウォッチドッグタイマがリセットされるようになって
いる。

一定時間内にウォッチドッグタイマにリセッｉ・を行う
ためのデータが書込めなかった場合は、該ウォッチドッ
グタイマからキャリ信号（桁１−げ信号）が発生する。

このキャリ信号はｃＰＵのリセット信号となり、該ＣＰ
Ｕをリセッｌ−１，て０番地から再びプログラムを実行
させる。これにより、ｃＰＵの暴走が防止できる。

［発明が解決しようとする問題点］ しかしながら、−１−記構酸のウォッチドッグタイマで
は、そのタイマをリセットするデータが−・定であるた
め、プログラムの暴走が発生した場合、暴走したプログ
ラムにより該ウォッチドッグタイマがリセットされる蓋
然性が高くなり、プログラムの暴走検出とそれによるプ
ログラムの暴走を防止するための精度が低いという問題
点があった。

本発明は、前記従来技術が持っていた問題点としてプロ
グラムの暴走検出精度が低い点について解決したウォッ
チドッグタイマを提供するものである。

［問題点を解決するための手段］ 本発明は前記問題点を解決するために、入力されるリセ
ットデータを検出してリセット信号を出力するリセット
信号検出回路と、前記リセット信号によりリセットされ
、カウントオーバー前に前記リセット信号を入力しない
とキャリ信号を出力するカウンタ回路とを備えたウォッ
チドッグタイマにおいて、前記リセット信号検出回路を
、前記リセットデータを記憶するラッチ回路と、前記リ
セット信号の発生回路をカウントするカウンタと、前記
ラッチ回路及びカウンタの両出力データを比較してその
両出力データが一致した時に前記リセット信号を出力し
て前記カウンタ回路をリセットする比較回路とで、構成
したものである。

［作用］ 本発明によれば、以−にのようにウォッチドッグタイマ
を構成したので、リセット信号の発生回数をカウントす
るカウンタにより、ラッチ回路に保持Ｓれたカウンタ回
路リセット用データが更新されていくため、比較回路の
出力であるリセット信号の内容が変化していく。これに
より、暴走したプログラムでカウンタ回路がリセットさ
れる蓋然性が低くなり、プログラムの暴走検出精度の向
１−が計れる。従って前記問題点を除去できるのである
。

［実施例］ 第１図は本発明の実施例を示すウォッチドッグタイマの
構成ブロック図、第２図はそのウォッチドッグタイマを
内蔵したＣＰＵ全体の構成ブロック図である。

第２図におけるＣＰＵは、クロック信号発生回路ｌ、タ
イミング・制御回路２、ＣＰＵ本体３、ウォッチドッグ
タイマ４、リセット信号取込み回路５、及び複数個の入
出カポ−）　（Ｉｌｏ）　８−１〜Ｂ−ｎ＠備え、タイ
ミング・制御回路２がその出力信号線７によってＣＰＵ
本体３、ウォッチドッグタイマ４及びリセット信号取込
み回路５と接続されると共に、ＣＰＵ本体３、ウォッチ
ドッグタイマ４及び入出カポ−）　８−１〜Ｂ−ｎの相
互間がデータバス８により相Ｗに接続されている。

クロック信号発生回路ｌは、端子ＸＴＡＬＩ　。

ＸＴＡＬ２とタイミング・制御回路２との間に接続され
ており、抵抗１０及びインバータ１１で構成され、該イ
ンへ−タ１１からクロック信号ＣＰＵ、ＣＬＯＣＫを出
力してタイミング・制御回路２に供給する回路である。

タイミング・制御回路２は、タイミング信号及び制御信
号を発生する回路で、プログラマブル・ロジック・アレ
イ（ＰＬＡ）等で構成され、プログラマブル・ロジック
・アレイ入力信号ＰＬＡ−ＩＮ、クロック信号ＣＰ■・
ＣＬＯＣＫ　、及びリセット信号ＣＰＵ・ＲＥＳＥＴを
それぞれ入力する入力端子と、出力（、″ｉ号ＯＵＴ　
、信号ＴＩＭＥＲ＋１、クロック信号ＧＬＯＣＫ　、及
び信号に１・Ｓｌをそれぞれ出力する出力端子とを有し
、それらの各出力端子から出力されるタイミング信号及
び制御信号が出力信号線７を介してＣＰＵ本体３、ウォ
ッチドッグタイマ４及びリセッｌ−４Ｆ’。

号取込み回路５にケえられる。

ＣＰＵ本体３は、命令レジスタ、算術論理ユニット、ア
キュムレータ、レジスタ類、データメモリ（ＲＡＭ）等
で構成され、出力信号線７に接続された人力信号ＩＮ用
端子と、プログラマブル・ロジック・アレイ出力信号Ｐ
ＬＡ−ＯＵＴ　、読出し信号ＲＥＡ口、出力信号ＯＵＴ
　、　タイマリセット信号Ｔ　ＩＭＥＲ−ＲＥＳＥＴ、
停止ト信号５ＴＯＰ、及び開始信号５ＴＡＲＴをそれぞ
れ出力する出力端子と、データバス８に接続されたデー
タ信号ＢＵＳ用入出力端子とを有している。それらの出
力端子において、信号ＰＬＡ・００丁はタイミング・制
御回路２に、信号ＲＥＡＤ、　ＯＵＴは人出力ボート８
−１〜Ｂ−ｎに、信号ＴＴＭＥＲ−ＲＥＳＥＴ、　５Ｔ
ＯＰ。

５ＴＡＲＴはウォッチドッグタイマ４にそれぞれ！ｊえ
られる。

ウォッチドッグタイマ４は、タイミング・制御回路２の
信号ＣＬＯＣＫ、　ＴＩＭＥＲ÷ｌ　、　ＣＰＵ本体３
の信号５ＴＡＲＴ、　５ＴＯＰ、　ＴＩＭＥＲ−ＲＥＳ
ＥＴ、及びデータバス８のデータ信号Ｂｕｓ　Ｏ〜３を
それぞれ入力する入力端子と、キャリ信号ＣＡＲＲＹを
出力する出力端子とを有し、ＣＰＵの暴走時にキャリ信
号ＣＡＲＲＹを出力してリセット信号取込み回路５にグ
ーえる回路である。

リセット信号取込み回路５は、リセット端子ＲＥＳＥＴ
に接続された増幅回路１２、その増幅回路１２の出力と
キャリ信号ＣＡＲＲＹの論理和をとるオア（ＯＲ）ゲー
ト１３、及びそのＯＲゲートの出力に接続されたフリッ
プフロップ１４．１５とで構成されている。フリップフ
ロップ１４．１５はＯＲゲート１３の出力でリセットさ
れ、タイミング・制御回路２からの信号旧・Ｓｌにより
電源電圧Ｖｃｃを入力し、所定のタイミングでフリップ
フロップ１５からＣＰＵのリセット信号ＣＰＵ−ＲＥＳ
ＥＴを出力し、それをタイミング・制御回路２に与える
。

入出力ボート（Ｔ１０）８−１〜Ｂ−ｎは、ＣＰＵ本体
３により制御され、外部の入出力端−Ｔ−１１０ＰＯＲ
Ｔ　１−　ｎとデータバス８との間でデータの入出力を
行う回路である。

以１−の構成において、ＣＰＵ本体３はタイミング・制
御回路２からの制御信号に基づき所定のプログラムに従
って種々の演算を行い、その演算結果により該プログラ
ムを実行していく。この際、ＣＰＵが暴走すると、ウォ
ッチドッグタイマ４がそれを検出してキャリ信号ＣＡＲ
ＲＹを出力するので、該キャリ信号ＣＡＲＲＹがリセッ
ト信号取込み回路５によりリセット信号ＣＰＵ−ＲＥＳ
ＥＴに変換され、そのリセット信号ＣＰＵ−ＲＥＳＥＴ
でタイミング・制御回路２の動作が停止し、ＣＰＨの暴
走が防１１−される。

ウォッチドッグタイマ４は、第１図に示されるように、
制御回路２０、リセット信号検出回路３ｏ、この回路３
０から出力されるリセット信号を波形整形する微分回路
４０、及びカウンタ回路５０を備えている。

制御回路２０は、フリップフロップで構成され、Ｏ ＣＰＵ本体３から出力される書込み制御用のタイマ制御
信号ＴＩＭＥＲ−ＣＯＮＴＲＯＬにより、第２図におけ
るデータバス８にの信号Ｂｕｓ　Ｏをデータ入力信号り
として取込み、ウォッチドッグタイマの開始と停止１−
を制御する出力信号Ｑを信号Ａとして出力し、リセット
信号検出回路３０及びカウンタ回路５０を制御する。信
号Ａが１′”レベルの時は動作を停■にさせ、”　ｏ　
”レベルの時は動作を行わせる。

リセット信号検出回路３０は、ウォッチドッグタイマの
リセットデータを記憶するラッチ回路３１と、ウォッチ
ドッグタイマのリセット回数をカウントするカウンタ３
２と、ラッチ回路３１及びカウンタ３２の出力データを
比較する比較回路３３とで構成されている。

ラッチ回路３１は、制御回路２０の信号Ａをセット信ｐ
、　Ｓとして、第２図のデータバス８」―のデータ信号
ＢＵＳ　Ｏ〜３を入力信号■０〜Ｉ３として、さらにＣ
ＰＵ本体３からの書込み信号ＴＩＭＥＲ−ＷＲＩＴＥを
入力信号りとしてそれぞれ取込む入力端子と、ラッチ出
力信号ＱＯ〜Ｑ３を送出して比較回路３３に笑える出力
端ｆ−とを有している。このランチ回路３１では、タイ
マ書込み信号ＴＩＭＥＲ−ＷＲＩＴＥ　　（”　ｌ　”
レベル）が入力されると、データバス８１−のデータ信
号Ｂ　０５０〜３を入力し、それを信号ＴＩＭＥＲ・Ｗ
ＲＩＴＥ（”　ｏ　”レベル）で記憶し、制御回路２０
からのタイマ停止信号Ａ　（”　１”ルベル）を人力す
ると、初期化されて“ｌ　”レベルの出力信号０１〜Ｑ
３を出力して比較回路３３へ榮える。

カウンタ３２は、微分回路４０から送出されるリセット
信号Ｃをクロック信号とする回路で、リセット信号Ｃを
クロック信号として入力する入力端子、制御回路２０の
信号Ａをリセット信号Ｒとして人力する入力端子、及び
カウンタ出力信号ＱＯ〜Ｑ３を送出して比較回路３３に
グーえる出力端ｒ−を有し、リセット信号Ｃが入力され
る毎に＋ｌカウントを行なう。タイマ停止１−信号Ａ　
（”　１　”レベル）がリセット信号として入力される
と、初期化されて°“０パデータの出力信号ＱＯ〜Ｑ３
を１．１１力し、それを比較回路３３へかえる。

比較回路３３は、ラッチ回路出力信号０１〜Ｑ３を入力
信号ＡＯ〜Ａ３として、さらにカウンタ出力信号ＱＯ〜
Ｑ３を入力信号ＢＯ〜Ｂ３としてそれぞれ入力する入力
端子と、比較信号ＯＵＴ　　（すなわちＢ）を出力して
微分回路４０にゲえる出力端子とを有し、ラッチ回路３
１とカウンタ３２から送出されるデータを比較し、等し
い時（Ａ＝Ｂ）には比較信号Ｂ（”　１　”レベル）を
出力してそれを微分回路４０へ与える回路である。

微分回路４０は、エツジフリップフロップ４］、　４２
と２人力アンド（ＡＮＤ）ゲート４３とで構成され、第
２図のタイミング・制御回路２からケえられるクロック
信号ＣＬＯＣＫで動作し、比較回路３３から出力される
比較信号Ｂをディジタル微分し、ＡＮＩＩゲート４３か
らリセット信号Ｃを出力し、それをカウンタ３２及びカ
ウンタ回路５０へ与える。

カウンタ回路５０は、カウント入力制御用の２人力ノア
（ＮＯＲ）ゲート５１、リセット入力制御用の２人力Ｏ
Ｒゲート５２、及びカウンタ５３を備えている。

２人力ＮＯＲゲート５１は、第２図のタイミング・制御
回路２から出力される信号ＴＩＭＥＲ＋１と制御回路２
０の信号Ａとの反転論理積をとり、その出力信号りをク
ロック信号としてカウンタ５３にグーえる。出力信号り
は信号Ａが“０″レベルの時に出力される。２人力ＯＲ
ゲート５２は信号Ａとリセット信号Ｃの論理和をとり、
その出力信号Ｅをリセット信号Ｒとしてカウンタ５３に
ケえる。カウンタ５３は、タイマモード時（動作時）、
信号りが入力される毎に＋１カウントし、信号Ｅが入力
されるまでカウント数を増加するが、リセット信号Ｃが
ＯＲゲート５２を介して入力されると、そのＯＲゲート
５２の出力信号Ｅによりリセットされ、０からカウント
を開始する。カウンタ５３は、それがカウントオーバー
するまでに出力信号Ｅが入力されない場合、キャリ信号
ＣＡＲＲＹ　　（すなわち、Ｆ）を出力し、それを第２
図のリセット取込み回路５にグーえる。

次にウォッチドッグタイマ４の動作を第３図及び第４図
のタイミング図を参照しつつ説明する。

なお、第３図及び第４図において、ＭｌはＣＰＵの命令
実行マシンサイクルを表わし、Ｓｌ、　Ｓ２．　Ｓ３は
マシンサイクル内のステートで、それぞれ３個のクロッ
クパルスで構成されている。また、ＴＩＭＥＲＱＯ〜Ｑ
ｎは、カウンタ５３のカウント内容を示している。

（１）第３図におけるウォッチドッグタイマのスタート
命令実行サイクル区間ｘｉ 第１命令実行マシンサイクルＭ１のステー）Ｓｌ−Ｓ３
までは、ウォッチドッグタイマ停止１−モードであり、
制御回路２０の信号Ａは゛ｌ゛レベルとなっている。こ
の信号Ａは、リセット信号検出回路３ｏのラッチ回路３
１及びカウンタ３２と、カウンタ回路５゜のＯＲゲート
５２を通してカウンタ５３とに、それぞれ入力されてい
る。信号Ａは、ラッチ回路３１ではセット信号Ｓとして
、カウンタ３２ではリセット信号Ｒとして、ざらにカウ
ンタ５３ではりセット信号Ｒとしてそれぞれ機能する。

そのため、ラッチ回路出力信号ＱＯ−０３はｌ”′、カ
ウンタ出力信号ＱＯ−Ｑ３は０′”、およびカウンタ５
３のカウント内容ＴＩＭＥＲＱＯ−Ｑｎは′０′°とな
ッテいる。

第１命令実行マシンサンクル旧のステー）Ｓ３の後半で
、制御回路２０にケ、えられるタイマ制御信号ＴＩＭＥ
Ｒ−ＣＯＮＴＲＯＬは０”から”１”　となｌＪ、　さ
らにそれが”　ｌ　”から“０パに変化する時にデータ
信号Ｂｕｓ　Ｏの°１″が制御回路２ｏに入り、その出
力信号Ａが°“ｌ　”からＯ″になる。

（２）第３図におけるウォッチドッグタイマのカウント
・リセット命令実行サイクル区間！２信号Ａが１　”か
ら“０″になると、ウォッチドッグタイマが動作可能状
態になり、第２命令実行マシンサイクルＭｌのステート
Ｓ１から、カウンタ５３は各ステート５ｔ−Ｓ３毎に＋
１カウントを行ない、ウォッチドッグタイマモードに入
る。

第２命令実行マシンサイクル旧のステー１・８３時に、
ラッチ回路３１にケ〜えられる書込み信号ＴＩＭＥＲ・
ＷＲＩＴＥが’０”　から”　ｌ”　になると、第２図
のデータバス８に出力されているデータ信号ＢＵｓＯ〜
３の’ｏ、　ｏ、　ｏ、　ｏ”がラッチ回路３１に入り
、信号ＴＩＭＥＲ−ＷＲＩＴＥが”１”　かＩ”＋　”
Ｏ”　になるとそのラッチ回路３１に取込まれ、ラッチ
回路出力信号ＱＯ〜Ｑ３が”Ｉ、　Ｉ、　］、　Ｉ”か
ら“ｏ、　ｏ、　ｏ、　ｏ”になる。

ラッチ回路出力信号ＱＯ〜Ｑ３がすべて“０″になると
、これがカウンタ出力信号ＱＯ〜Ｑ３の“’ｏ、　ｏ。

ｏ、ｏ”と一致するため、比較回路３３の出力信号０Ｕ
Ｔ（Ｂ）が０″から°゛ｌ″となる。その信号Ｂは微分
回路４０により基本クロック信号ＣＬＯＣ：にの立」―
りで取込まれ、該微分回路４０がリセット信号Ｃ”　１
　”を基本クロック信号ＣＬＯＣＲの１パルス期間出力
する。

リセット信号Ｃはカウンタ回路５０のＯＲゲート５２に
入力され、カウンタ５３をリセットする。カウンタ５３
はリセット信号Ｃが１′′から゛Ｏパになると、再びＯ
からカウントを始める。一方、リセット信号Ｃはカウン
タ３２のクロック信号入力となっているので、リセット
信号Ｃが１″からＯ″に変化すると、カウンタ３２は＋
１カウントし、そのカウンタ出力信号ＱＯ〜Ｑ３が“ｏ
、　ｏ、　ｏ、　ｏ”′からｌ、　０．０．０”となる
。

カウンタ３２が＋１した後、比較回路３３の入力信号は
、ＡＯ〜Ａ３が“ｏ、　ｏ、　ｏ、　ｏ”で、ＢＯ〜Ｂ
３が１．０．０．　Ｏ”となり、再入力が不一致になる
ため、比較回路出力信号ＯＵＴはｌ゛から０″となる。

以１−の動作で、ウォッチドッグタイマのリセット動作
を終ｒする。

その後、カウンタ５３は次のリセット信号Ｃが１１１１
１となるまで、各ステー）Ｓｌ・・・・・・毎に＋１カ
ウントを行なう。もし、カウンタ５３がオーバーフロー
するまでの期間に、リセット信号Ｃが発生しなければ、
該カウンタ５３からキャリ信号ＣＡＲＲＹが発生してＣ
ＰＵがリセットされ、Ｏ番地から再び命令が実行される
。

（３）第４図における非リセット区間ｘ３カウンタ５３
をリセットする場合、カウンタ３２の内容と異なるデー
タをラッチ回路３１に占いた例を説明する。

第１命令実行マシンサイクルＭｌのステートＳ３時に、
書込み信号ＴＩＭＥＲ−ＷＲＩＴＥが°゛０″から°１
′′になると、ラッチ回路３１にはデータ信号ＢＵＳＯ
〜３　”１．１．　Ｉ、　Ｉ”が入り、書込み信号ＴＩ
ＭＥＲ・ＷＲＩＴＥが“１　”から“０″になった時に
該ラッチ回路３１に取込まれる。すると、比較回路３３
の一力の入力信号ＡＯ〜Ａ３は’ｏ、　ｏ、　ｏ、　ｏ
”から°’Ｉ、　１゜１．ビとなる。他方の入力信号Ｂ
Ｏ〜Ｂ３は変化なく、Ｉ、　０．０．０”のままである
。入力信号ＡＯ〜Ａ３の変化前と変化後も、比較回路３
３の再入力は不一致であるため、その出力信号０ＵＴ（
Ｂ）がＯ″のままである。従って比較回路４０からリセ
ット信号Ｃが出力されないので、カウンタ５３はカウン
ト動作を継続する。

以上のように、カウンタ３２の内容と不一致なデータを
ラッチ回路３１に書いた場合、カウンタ５３はリセット
されない。

（４）第４図におけるリセット区間ｘ４カウンタ３２の
内容と一致するデータをラッチ回路３１に書いた例を説
明する。

第２命令実行マシンサイクルＭｌのステー）３３時に、
書込み信号ＴＩＭＥＲ−ＷＲＩＴＥが０″から°゛ｌ″
になると、ラッチ回路３１にはデータ信号Ｂｕｓ　Ｏ〜
３の内容“１．　Ｏ，０，０”が入り、それが書込み信
号ＴＩＭＥＲ−ＷＲＩＴＥの１”から′０′′の変化に
より該ラッチ回路３１に取込まれる。比較回路３３の−
ブＪの入力信号ＡＯ〜Ａ３は”１．１．　ｌ、　Ｉ”が
ら”’ｌ、　０．０．　Ｏ”となり、これが他方の入力
信号ＢＯ〜Ｂ３の’！、　０．０．０”と一致し、該比
較回路３３の出力信号０ＵＴ（Ｂ）が゛０パから“°ｌ
パとなる。すると、微分回路４０からリセット信号Ｃ”
　！　”が出力され、カウンタ５３がリセットされて０
となる。リセット信号Ｃが°“１　”から０′′になる
と、カウンタ５３は再びＯからカウントを始める。

一方、リセット信号Ｃはカウンタ３２のクロック信号と
なっているので、リセット信号Ｃが“１パから゛０パに
なると、カウンタ３２は＋１され、そのカウンタ出力信
号ＱＯ〜Ｑ３が’Ｉ、　０．０．０′′から“０．　］
、　０．０”となる。カウンタ３２の内容が変化すると
、比較回路３３の入力信号ＡＯ〜＾３とＢＯ〜Ｂ３とが
不−・致となり、出力信号０１ｌＴ（Ｂ）が“１″から
“Ｏ１１になってカウンタ５３のリセットを終ｒする。

以−Ｌのように、ウォッチドッグタイマをリセットする
には、カウンタ３２の内容と一致するデータをラッチ回
路３１に書かないと、該ウォッチドッグタイマをリセッ
トできない。特に、従来方式と異なり、ウォッチドッグ
タイマのリセット信号Ｃの内容が更新されていくため、
プログラムの暴走が発生した場合、暴走したプログラム
により、ウォッチドッグタイマがリセットされる可能性
が少なくなり、プログラムの暴走検出の精度が高くなる
。

なお、」；記実施例では、ラッチ回路３１及びカウンタ
３２を４ビツトで構成したが、これらのビット数を増加
させることにより、検出精度がさらに良くなる。また、
カウンタ３２は＋１加算カウンタで構成したが、これ以
外の加算カウンタ、あるいは減算カウンタ等で構成する
と共に、それに応じて比較回路３３の回路構成を変形す
ることも可能である。さらに、制御回路２０、微分回路
４０及びカウンタ回路５０も図示の実施例に限定されず
、種々の変形が可能である。しかも、これらのウォッチ
ドッグタイマを搭載する装置は、第２図のＣＰＵに限ら
ず、マイコン等、種々の装置に内蔵できる。

［発明の効果１ 　Ｏ 以」−詳細に説明したように、本発明によれば、リセッ
ト信号検出回路を、ラッチ回路、カウンタ及び比較回路
で構成したので、ウォッチドッグタイマリセット用デー
タがカウンタで生成され、そのカウンタの段数により複
数のリセット用データが使用可能となる。しかも、リセ
ット用データがリセットの毎にカウンタで更新されてい
くため。

従来のようにリセット用データが−・定の場合と比較し
て、プログラム暴走時においてその暴走したプログラム
によりカウンタ回路がリセットされる可能性が低くなり
、これによってプログラムの暴走検出精度が向−卜する
。

【図面の簡単な説明】

第１図は本発明の実施例を示すウォッチドッグタイマの
構成ブロック図、第２図は第１図のウォッチドッグタイ
マを内蔵したＣＰＵの構成ブロック図、第３図及び第４
図は第１図における各信号のタイミング図である。 ４・・・ウォッチドッグタイマ、　２０・・・制御回路
、３０・・・リセット信号検出回路、　３１・・・ラッ
チ回路、３２・・・カウンタ、　３３・・・比較回路、
　４ｏ・・・微分回路、　５０・・・カウンタ回路。 出願人　代理人　　柿　　本　　恭　　成手続ネ甫ＩＥ
書く自発） 昭和６１年１２月　５日 昭和６１年　特許願　第４７１４号 ２　発明の名称 ウォッチドッグタイマ 名称　（０２９）沖電気工業株式会社 ５　補正の対象 明細書の「特許請求の範囲」と「発明の詳細な説明」の
各欄、及び図面。 （１）明細書の［特許請求の範囲１を別紙の通り補正す
る。 （２）明細書、２頁１６行目の「マンクロ」をＦマイク
ロ」と補正する。 （３）同、５頁１４行目の［オーバー−１を１オバーフ
ロー］と補正すると共に、５頁１９行目の１の発生回路
」を削除する。 （４）同、８頁８行目の「論理」を「論理演算１と補正
する。 （５）同、９頁１１行目の「増幅」の２箇所を［シュミ
ット］とそれぞれ補正する。 （６）同、１１頁３行目のｒＢｌｌｓＯＪをｒＢＩＩｓ
ＯＪと補正する。 （７）同、１２頁５行目のＭ’Ｑ’″」をｒ　”　１　
”−１と、１２頁２０行目の「Ｑｌ」をｒＱｏ、と、補
正する。 （８）同、１３頁６行目のｒ　Ａ　＝　Ｂ　、１をｒＡ
ｏ、へ１．八２゜Ａ３＝ＢＯ，Ｂｌ、　Ｒ２，３３，と
補正する。 （９）同、１４頁７行目の［モード時（動作時）［を［
動作時（信号Ｅがｒｒ　Ｏｕレベルの時）」と補正する
。 −つ　　− （１０）同、１５頁５行目の「ｚｌ」を「×１」と、１
６頁６行目の「Ｋ２」を「×２」と、１８頁１１行目の
「Ｘ３」を「×３」と、１９頁１２行目の「Ｘ４」を「
×４」と、それぞれ補正する。 （１１）図面中、第２図及び第４図を別紙の通り補正す
る。 ２、特許請求の範囲 入力されるリセットデータを検出してリセット信号を出
力するりセット信号検出回路と、前記リセット信号によ
りリセットされ、カランＩ・オバース旦二前に前記リセ
ット信号を入力しないとキャリ信号を出力するカウンタ
回路とを備えたウォッチドッグタイマにおいて、 前記リセット信号検出回路を、 前記リセットデータを記憶するラッチ回路と、前記リセ
ット信号音カウントするカウンタと、前記ラッチ回路及
びカウンタの両出力データを比較してその両出力データ
が一致した時に前記リセット信号を出力する比較回路と
で、 構成したことを特徴とするウォッチドッグタイマ。

Claims (1)

1. 【特許請求の範囲】 　入力されるリセットデータを検出してリセット信号を
   出力するリセット信号検出回路と、前記リセット信号に
   よりリセットされ、カウントオーバー前に前記リセット
   信号を入力しないとキャリ信号を出力するカウンタ回路
   とを備えたウォッチドッグタイマにおいて、 前記リセット信号検出回路を、 前記リセットデータを記憶するラッチ回路と、前記リセ
   ット信号の発生回路をカウントするカウンタと、 前記ラッチ回路及びカウンタの両出力データを比較して
   その両出力データが一致した時に前記リセット信号を出
   力する比較回路とで、 構成したことを特徴とするウォッチドッグタイマ。