JPH03232024A - ウオッチドッグタイマ回路 - Google Patents
ウオッチドッグタイマ回路Info
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- JPH03232024A JPH03232024A JP2028905A JP2890590A JPH03232024A JP H03232024 A JPH03232024 A JP H03232024A JP 2028905 A JP2028905 A JP 2028905A JP 2890590 A JP2890590 A JP 2890590A JP H03232024 A JPH03232024 A JP H03232024A
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- pulse
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- circuit
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- 230000001960 triggered effect Effects 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 abstract description 13
- 238000012986 modification Methods 0.000 abstract description 2
- 230000004048 modification Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract 2
- 239000003990 capacitor Substances 0.000 description 7
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロコンピュータ等の演算処理＠置が一
走した時にこれを正常状態に復帰させるためのリセット
パルスを出力するウォッチドッグタイマ回路に贋するも
のである。
走した時にこれを正常状態に復帰させるためのリセット
パルスを出力するウォッチドッグタイマ回路に贋するも
のである。
［従来の技術］
マイクロコンピュータ等の演算処理装置を用いて機器全
体あるいは主要部を制御している機器では、演算処３！
！装置が何等かの異常によって暴走すると、制御対象が
異常動作し、人身事故あるいは機器の損傷などの重大票
数を引き起こす。
体あるいは主要部を制御している機器では、演算処３！
！装置が何等かの異常によって暴走すると、制御対象が
異常動作し、人身事故あるいは機器の損傷などの重大票
数を引き起こす。
そこで、この種の演算処理装置を用いた機器では、演算
処理装置が所定ステップ数の処理を終了する毎に動作監
視用のパルスを発生させるようにしておき、このパルス
の周期が基準の周期の許容範囲内ならば演算処３！！！
装置は正常に動作しているものと判定し、基準周期の許
容範囲外ならば演算処理装置に何等かの興常が生じて一
走状態になっているものと判定し、１走状態であると判
定した場合には演算処理装置を正常状Ｗ（通常、初期状
態）に復帰させるためのリセットパルスを発生するウォ
ッチドッグタイマ回路が設けられる。
処理装置が所定ステップ数の処理を終了する毎に動作監
視用のパルスを発生させるようにしておき、このパルス
の周期が基準の周期の許容範囲内ならば演算処３！！！
装置は正常に動作しているものと判定し、基準周期の許
容範囲外ならば演算処理装置に何等かの興常が生じて一
走状態になっているものと判定し、１走状態であると判
定した場合には演算処理装置を正常状Ｗ（通常、初期状
態）に復帰させるためのリセットパルスを発生するウォ
ッチドッグタイマ回路が設けられる。
このウォッチドッグタイマ回路は、演算処理装置からの
パルスが基準周期の許容範囲内に入力されない時にタイ
ムアツプし、所定パルス幅のリセットパルスを出力する
タイマによって構成される。
パルスが基準周期の許容範囲内に入力されない時にタイ
ムアツプし、所定パルス幅のリセットパルスを出力する
タイマによって構成される。
［発明が解決しようとする課題］
しかしながら、従来のウォッチドッグタイマ回路では、
通常、演算処理装置からのパルスが基準周期の許容範囲
より延びたことを検出するように構成されるため、許容
範囲未満になった場合の暴走には効力を発揮しない。
通常、演算処理装置からのパルスが基準周期の許容範囲
より延びたことを検出するように構成されるため、許容
範囲未満になった場合の暴走には効力を発揮しない。
そこで、許容範囲未満になった場合を検出するために、
第２のタイマを新たに設け、許容範囲より延びたことを
検出する第１のタイマとの協同によって許容範囲を逸脱
したか否かを検出し、逸脱している場合には演算ｔＢ理
装置を正常動作に復帰させるためのリセットパルスを出
力する構成が考えられている。
第２のタイマを新たに設け、許容範囲より延びたことを
検出する第１のタイマとの協同によって許容範囲を逸脱
したか否かを検出し、逸脱している場合には演算ｔＢ理
装置を正常動作に復帰させるためのリセットパルスを出
力する構成が考えられている。
しかしながら、この様な構成によれば、タイマが冗長と
なり、構成が複雑になるという問題があった。
なり、構成が複雑になるという問題があった。
本発明は、このような問題点を解決するためになされた
もので、その目的は簡単な構成で基準周期の許容範囲外
に逸脱する演算処理装置の暴走を検出し、迅速に正常状
態にｖＩ！＃ｌさせることができるウォッチドッグタイ
マ回路を提供することにある。
もので、その目的は簡単な構成で基準周期の許容範囲外
に逸脱する演算処理装置の暴走を検出し、迅速に正常状
態にｖＩ！＃ｌさせることができるウォッチドッグタイ
マ回路を提供することにある。
［ｉＪ題を解決するための手段］
本発明のウォッチドッグタイマ回路は、外部装置から入
力される入力パルスによってトリガされ、該入力パルス
の基準周期に対応した基準パルスを発生する基準パルス
発生手段を有し、前記入力パルスが基準周期の許容範囲
内であればタイマリセットパルスを出力し、許容範囲外
であればタイマリセットパルスを出力しないパルス周期
識別手段と、前記基準周期の許容範囲に対応してタイム
アツプまでのタイマ時間が設定され、このタイマ時間内
にタイマリセットパルスが前記パルス周期識別手段から
入力されない時は外部装置を所定の状態に復帰させるリ
セットパルスを出力するタイマ手段とを備えることを特
徴とする。
力される入力パルスによってトリガされ、該入力パルス
の基準周期に対応した基準パルスを発生する基準パルス
発生手段を有し、前記入力パルスが基準周期の許容範囲
内であればタイマリセットパルスを出力し、許容範囲外
であればタイマリセットパルスを出力しないパルス周期
識別手段と、前記基準周期の許容範囲に対応してタイム
アツプまでのタイマ時間が設定され、このタイマ時間内
にタイマリセットパルスが前記パルス周期識別手段から
入力されない時は外部装置を所定の状態に復帰させるリ
セットパルスを出力するタイマ手段とを備えることを特
徴とする。
［作用コ
本発明の上記構成によれば、演算処理装置等の外部装置
から入力される入力パルスが基準周期の許容範囲外であ
れば、パルス周期識別手段からタイマリセットパルスが
出力されないため、タイマ手段はタイムアツプ時にリセ
ットパルスを出力し、外部装置を所定の状態に復帰させ
る。このため、２つのタイマ手段は不要となり、回路構
成を簡略化することができる。
から入力される入力パルスが基準周期の許容範囲外であ
れば、パルス周期識別手段からタイマリセットパルスが
出力されないため、タイマ手段はタイムアツプ時にリセ
ットパルスを出力し、外部装置を所定の状態に復帰させ
る。このため、２つのタイマ手段は不要となり、回路構
成を簡略化することができる。
［実施例］
第１図は本発明の一実施例を示す回路図であり、パルス
周期識別回路１とタイマ２とによって構成されている。
周期識別回路１とタイマ２とによって構成されている。
パルス周期識別手段１には、マイクロコンピュータ等の
演算処理装置（以下、ＣＰＬＩ）から出力される動作監
視用の入力パルスＣＰが入力されており、この入力パル
スＣＰの周期が基準周期の許容範囲外であるか否かが２
つのワンショット回路１０．１１によって識別される。
演算処理装置（以下、ＣＰＬＩ）から出力される動作監
視用の入力パルスＣＰが入力されており、この入力パル
スＣＰの周期が基準周期の許容範囲外であるか否かが２
つのワンショット回路１０．１１によって識別される。
すなわち、ＣＰＵが正常な時は第２図（ａ）に示すよう
に周期Ｔで繰返す入力パルスＣＰが入力されるが、この
入力パルスＣＰの立上がりによってトリガされ、該入力
パルスＣＰのＴ／２より若干短いパルス幅ｔ１のワンシ
ョットパルスＷＰ１ （第２図ｂＩ！照）を出力する
ワンショット回路１ｏと、ワンショットパルスＷＰ１が
“Ｈ″レベル時のみ入力パルスＣＰの立下がりによって
トリガされ、狭いパルス＠ｔ１のワンショットパルスＷ
Ｐ２を出力するワンシミツト回路１１とが設けられてい
る。
に周期Ｔで繰返す入力パルスＣＰが入力されるが、この
入力パルスＣＰの立上がりによってトリガされ、該入力
パルスＣＰのＴ／２より若干短いパルス幅ｔ１のワンシ
ョットパルスＷＰ１ （第２図ｂＩ！照）を出力する
ワンショット回路１ｏと、ワンショットパルスＷＰ１が
“Ｈ″レベル時のみ入力パルスＣＰの立下がりによって
トリガされ、狭いパルス＠ｔ１のワンショットパルスＷ
Ｐ２を出力するワンシミツト回路１１とが設けられてい
る。
この構成によれば、入力パルスＣＰの周期が正常周期Ｔ
であれば、ワンショットパルスＷＰ１が“Ｈ″レベル復
帰した後で入力パルスＣＰの立下ガリが現われるため、
もう１つのワンショット回路１１が必ずトリガされ、そ
の出力からｔ２＠のワンショットパルスＷＰ２が出力さ
れる。
であれば、ワンショットパルスＷＰ１が“Ｈ″レベル復
帰した後で入力パルスＣＰの立下ガリが現われるため、
もう１つのワンショット回路１１が必ずトリガされ、そ
の出力からｔ２＠のワンショットパルスＷＰ２が出力さ
れる。
このワンショットパルスＷＰ２はタイマ２に入力される
。タイマ２は時定数としての抵抗ＲとコンデンサＣを持
つ積分回路２０と、この積分回路２０の出力電圧ＶＴが
閾値Ｔｈを越えたか否かを判定し、閾値Ｔｈを越えたな
らばＣＰＵに対するリセットパルス（“Ｌ″レベル出力
を送出するコンパレータ２２と、積分回路２０のコンデ
ンサＣの両端を短絡することによって積分電圧をリセッ
トするトランジスタ２２と、前記リセットパルスＲＰを
トランジスタ２２のベースにフィールドバック入力する
ダイオード２３とから構成され、ワンショット回路１１
のワンショットパルスＷＰ２はトランジスタ２２のベー
スにタイマリセットパルスとして入力されている。
。タイマ２は時定数としての抵抗ＲとコンデンサＣを持
つ積分回路２０と、この積分回路２０の出力電圧ＶＴが
閾値Ｔｈを越えたか否かを判定し、閾値Ｔｈを越えたな
らばＣＰＵに対するリセットパルス（“Ｌ″レベル出力
を送出するコンパレータ２２と、積分回路２０のコンデ
ンサＣの両端を短絡することによって積分電圧をリセッ
トするトランジスタ２２と、前記リセットパルスＲＰを
トランジスタ２２のベースにフィールドバック入力する
ダイオード２３とから構成され、ワンショット回路１１
のワンショットパルスＷＰ２はトランジスタ２２のベー
スにタイマリセットパルスとして入力されている。
この構成のタイマ２によれば、積分回路２０の時定数Ｃ
，Ｒによるタイマ時間は、第２図（ｄ＞に示すように「
Ｔ＋α」に設定され、コンデンサＣの充電が開始されて
からＦＴ±αＪ［ｉ間経過してもワンショットパルスＷ
Ｐ２が入力されない時は、積分回路２０の出力電圧ＶＴ
が閾値Ｔｈに達する。従って、入力パルスＣＰが正常な
周期で入力されている時は、ワンショットパルスＷＰ２
が第２図（Ｃ）のようにＵＴ＋αｊより矧い周期でトラ
ンジスタ２２のベースに入力され、コンデンサＣの充電
電圧がリセットされる。このため、積分回路２０の出力
電圧ＶＴは第２図１＞に示すように閾値Ｔｈに達するこ
とはない。出力電圧Ｖ■が閾値Ｔｈに達しなければ、コ
ンパレータ２１の出力は反転せず、リセットパルスＲＰ
は出力されない。
，Ｒによるタイマ時間は、第２図（ｄ＞に示すように「
Ｔ＋α」に設定され、コンデンサＣの充電が開始されて
からＦＴ±αＪ［ｉ間経過してもワンショットパルスＷ
Ｐ２が入力されない時は、積分回路２０の出力電圧ＶＴ
が閾値Ｔｈに達する。従って、入力パルスＣＰが正常な
周期で入力されている時は、ワンショットパルスＷＰ２
が第２図（Ｃ）のようにＵＴ＋αｊより矧い周期でトラ
ンジスタ２２のベースに入力され、コンデンサＣの充電
電圧がリセットされる。このため、積分回路２０の出力
電圧ＶＴは第２図１＞に示すように閾値Ｔｈに達するこ
とはない。出力電圧Ｖ■が閾値Ｔｈに達しなければ、コ
ンパレータ２１の出力は反転せず、リセットパルスＲＰ
は出力されない。
しかし、入力パルスＣＰが第３図（ａ）に示すように正
常な周期Ｔより短い周期Ｔ２の場合、入力パルスＣＰは
ワンショットパルスＷＰ１が“Ｈ″レベル復帰する前に
立下がるため、ワンショット回路１１はトリガされない
。このため、第３図（Ｃ）に破線で示すようにワンショ
ットパルスＷＰ２が発生されず、積分回路２０のコンデ
ンサＣの充電電圧はリセットされなくなり、そのリセッ
トされない時間が「Ｔ＋α」だけ継続すると、積分回路
２０の出力電圧ＶＴが閾値Ｔｈに達する。
常な周期Ｔより短い周期Ｔ２の場合、入力パルスＣＰは
ワンショットパルスＷＰ１が“Ｈ″レベル復帰する前に
立下がるため、ワンショット回路１１はトリガされない
。このため、第３図（Ｃ）に破線で示すようにワンショ
ットパルスＷＰ２が発生されず、積分回路２０のコンデ
ンサＣの充電電圧はリセットされなくなり、そのリセッ
トされない時間が「Ｔ＋α」だけ継続すると、積分回路
２０の出力電圧ＶＴが閾値Ｔｈに達する。
すると、コンパレータ２１の出力が反転し、第３図（ｅ
）に示すようなリセットパルスＲＰが出力される。この
リセットパルスＲＰは図示しないＣＰＵに入力されるが
、ダイオード２３を介してトランジスタ２２のベースに
も印加される。これによって、トランジスタ２２がオン
し、コンデンサＣの充電電圧はリセットされ、積分回路
２ｏの出力電圧ＶＴも初期化される。
）に示すようなリセットパルスＲＰが出力される。この
リセットパルスＲＰは図示しないＣＰＵに入力されるが
、ダイオード２３を介してトランジスタ２２のベースに
も印加される。これによって、トランジスタ２２がオン
し、コンデンサＣの充電電圧はリセットされ、積分回路
２ｏの出力電圧ＶＴも初期化される。
一方、入力パルスＣＰが第４図（ａ）に示すように正常
な周期Ｔより長い周期Ｔ３ （＞Ｔ＋α）の場合、ワ
ンショットパルスＷＰ２は第４図（Ｃ）に示すように出
力されるが、次の周期のワンショットパルスＷＰ２が出
力されるまでの時間が「Ｔ＋α」より長くなるため、こ
の間に積分回路２０の出力電圧ＶＴが閾値Ｔｈに達して
しまう、このため、閾値Ｔｈに達した時点で第４図（ｅ
）に示すようにリセットパルスＲＰが出力される。そし
て、このリセットパルスＲＰによって積分回路２０の出
力電圧ＶＴも初期化される。
な周期Ｔより長い周期Ｔ３ （＞Ｔ＋α）の場合、ワ
ンショットパルスＷＰ２は第４図（Ｃ）に示すように出
力されるが、次の周期のワンショットパルスＷＰ２が出
力されるまでの時間が「Ｔ＋α」より長くなるため、こ
の間に積分回路２０の出力電圧ＶＴが閾値Ｔｈに達して
しまう、このため、閾値Ｔｈに達した時点で第４図（ｅ
）に示すようにリセットパルスＲＰが出力される。そし
て、このリセットパルスＲＰによって積分回路２０の出
力電圧ＶＴも初期化される。
以上のようにこの実施例によれば、パルス周期識別回路
１によって入力パルスＣＰが正常な周期Ｔの許容範囲外
に逸脱した場合は、積分回路２０をリセットさせないよ
うにし、この積分回路２０に設定したタイマＭ間経過後
にＣＰＵに対するリセットパルスＲＰを出力するように
構成しているため、タイマは１つのみ設けるだけでよく
なり、構成を簡略化できたうえ、タイマ２の前段にパル
ス周期識別回路１を付加するだけの改造で済ませること
ができる。
１によって入力パルスＣＰが正常な周期Ｔの許容範囲外
に逸脱した場合は、積分回路２０をリセットさせないよ
うにし、この積分回路２０に設定したタイマＭ間経過後
にＣＰＵに対するリセットパルスＲＰを出力するように
構成しているため、タイマは１つのみ設けるだけでよく
なり、構成を簡略化できたうえ、タイマ２の前段にパル
ス周期識別回路１を付加するだけの改造で済ませること
ができる。
なお、タイマ２にはコンデンサの積分動作を利用したも
ので構成したが、ディジタル的に時間を計時する構成に
することもできる。
ので構成したが、ディジタル的に時間を計時する構成に
することもできる。
【発明の効果］
以上のように本発明は、パルス周期識別手段を設け、外
部′＠置から入力される入力パルスの周期が基準の周期
の許容範囲外に逸脱した場合はタイマをリセットしない
ようにしたため、簡単な構成で演算処理装置等の外部装
置の１走にょる巽常動作を検出し、迅速に正常状態に復
帰させることができる。
部′＠置から入力される入力パルスの周期が基準の周期
の許容範囲外に逸脱した場合はタイマをリセットしない
ようにしたため、簡単な構成で演算処理装置等の外部装
置の１走にょる巽常動作を検出し、迅速に正常状態に復
帰させることができる。
第１図は本発明の一実施例を示す回路図、第２図は入力
パルスの周期が正常な場合の各部入出カ信号のタイムチ
ャート、第３図は入力パルスの周期が短い場合の各部入
出力信号のタイムチャート、第４図は入力パルスの周期
が長い場合の各部入出力信号のタイムチャートである。 １・・・パルス周期識別回路、２・・・タイマ、１０゜
１１・・・ワンショット回路、２０・・・積分回路、２
１・・・コンパレータ、２２・・・トランジスタ、Ｃ・
・・コンデンサ。
パルスの周期が正常な場合の各部入出カ信号のタイムチ
ャート、第３図は入力パルスの周期が短い場合の各部入
出力信号のタイムチャート、第４図は入力パルスの周期
が長い場合の各部入出力信号のタイムチャートである。 １・・・パルス周期識別回路、２・・・タイマ、１０゜
１１・・・ワンショット回路、２０・・・積分回路、２
１・・・コンパレータ、２２・・・トランジスタ、Ｃ・
・・コンデンサ。
Claims (1)
- 外部装置から入力される入力パルスによつてトリガされ
、該入力パルスの基準周期に対応した基準パルスを発生
する基準パルス発生手段を有し、前記入力パルスが基準
周期の許容範囲内であればタイマリセットパルスを出力
し、許容範囲外であればタイマリセットパルスを出力し
ないパルス周期識別手段と、前記基準周期の許容範囲に
対応してタイムアップまでのタイマ時間が設定され、こ
のタイマ時間内にタイマリセットパルスが前記パルス周
期識別手段から入力されない時は外部装置を所定の状態
に復帰させるリセットパルスを出力するタイマ手段とを
備えるウォッチドッグタイマ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028905A JPH03232024A (ja) | 1990-02-08 | 1990-02-08 | ウオッチドッグタイマ回路 |
| US07/648,910 US5199007A (en) | 1990-02-08 | 1991-02-01 | Compact watch dog timer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028905A JPH03232024A (ja) | 1990-02-08 | 1990-02-08 | ウオッチドッグタイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232024A true JPH03232024A (ja) | 1991-10-16 |
Family
ID=12261426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028905A Pending JPH03232024A (ja) | 1990-02-08 | 1990-02-08 | ウオッチドッグタイマ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5199007A (ja) |
| JP (1) | JPH03232024A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940000251B1 (ko) * | 1991-01-29 | 1994-01-12 | 삼성전자 주식회사 | 자동차량 추적 장치의 워치도그 회로 |
| NZ260962A (en) * | 1993-07-28 | 1996-11-26 | Alcatel Australia | Watchdog timer circuit and reset method for telephone subset microprocessor |
| US5627846A (en) * | 1995-04-19 | 1997-05-06 | Eastman Kodak Company | Drop-out location detection circuit |
| US5615223A (en) * | 1995-04-19 | 1997-03-25 | Eastman Kodak Company | PPM decoder utilizing drop-out location information |
| FI108898B (fi) * | 1996-07-09 | 2002-04-15 | Nokia Corp | Menetelmä prosessorin resetoimiseksi ja vahtikoira |
| US7155628B2 (en) * | 2003-04-10 | 2006-12-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Integrated circuit and method for detecting the state of an oscillating signal |
| US20070050685A1 (en) * | 2005-08-23 | 2007-03-01 | Tsai Chung-Hung | Method of resetting an unresponsive system and system capable of recovering from an unresponsive condition |
| EP2565653B1 (en) * | 2011-09-05 | 2019-05-08 | Fluke Corporation | Watchdog for voltage detector with display triggering visual warning |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538273A (en) * | 1982-11-12 | 1985-08-27 | Honeywell Inc. | Dual input watchdog timer |
| US4586179A (en) * | 1983-12-09 | 1986-04-29 | Zenith Electronics Corporation | Microprocessor reset with power level detection and watchdog timer |
| JPS60263235A (ja) * | 1984-06-12 | 1985-12-26 | Omron Tateisi Electronics Co | マイクロコンピユ−タシステム |
| GB2177241B (en) * | 1985-07-05 | 1989-07-19 | Motorola Inc | Watchdog timer |
| JPH0795291B2 (ja) * | 1986-01-13 | 1995-10-11 | 沖電気工業株式会社 | ウオツチドツグタイマ |
| US5081625A (en) * | 1988-10-05 | 1992-01-14 | Ford Motor Company | Watchdog circuit for use with a microprocessor |
-
1990
- 1990-02-08 JP JP2028905A patent/JPH03232024A/ja active Pending
-
1991
- 1991-02-01 US US07/648,910 patent/US5199007A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5199007A (en) | 1993-03-30 |
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