DE3700426C2 - Überwachungszeitgeber - Google Patents
ÜberwachungszeitgeberInfo
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Description
Die vorliegende Erfindung bezieht sich auf einen Überwachungs
zeitgeber, der in einer Datenverarbeitungseinheit, wie bei
spielsweise einer zentralen Verarbeitungseinheit (CPU) oder
einer Mikroprozessoreinheit (MPU) vorgesehen ist.
Eine CPU oder eine MPU ist im Allgemeinen derart ausgebil
det, daß sie richtig abläuft, wenn sie genau programmiert ist,
aber derartige Einrichtungen weisen gelegentlich infolge von
externen Störungen, Alterungen der Schaltkreiselemente und
aus anderen Gründen Fehlfunktionen auf. Aus diesem Grund
sind sie mit Überwachungszeitgebern versehen.
Beispiele des Standes der Technik auf diesem Gebiet werden
(1) auf Seite 31 des SHIN MAIKON YOGO JITEN (Neues Mikro
komputerwörterbuch), veröffentlicht von der Electronic De
vice Group of Nippon Electric Co., Ltd. (1984-3-30) und (2)
auf Seite 2-21 bis Seite 2-22 des MICROCONTROLLER HANDBOOK,
veröffentlicht von der Intel Corp. (1985) gegeben. Weiterhin ist
ein Überwachungszeitgeber mit den Merkmalen des Oberbegriffs des
Anspruchs 1 aus DE 33 45 863 A1 bekannt. Dieser Stand der Technik
wird im Folgenden diskutiert.
Das Beispiel eines Überwachungszeitgebers nach dem Stand der
Technik, das in der Druckschrift (1) beschrieben ist, ent
hält einen einstellbaren Zähler mit einer Überlauffunktion
und der Zähler ist in die CPU eingebaut. Die CPU wird der
art programmiert, daß sie eine Verarbeitung während einer
vorgegebenen Zeitdauer durchführt, dann den Zähler setzt, so
daß der Zähler nicht überläuft, wenn das Programm normal
verarbeitet wird. Wenn eine Fehlfunktion der CPU auftritt,
wird der Zähler nicht gesetzt, bevor die vorgegebene Zeit
abläuft, so daß ein Überlauf auftritt. Die Erkennung des
Überlaufs kann derart erfolgen, daß eine nicht maskierbare
Unterbrechung (eine Interruption, die immer möglich ist) aus
gelöst wird, um der äußeren Umwelt (der Umgebung der CPU)
einen Fehler in der CPU mitzuteilen und eine geeignete Unter
brechungsroutine kann programmiert werden, um diesen Fehler
zu behandeln, wodurch die Zuverlässigkeit der CPU verbessert
wird.
Der Überwachungszeitgeber, der in der Druckschrift (2) be
schrieben ist, enthält einen 16-Bit-Aufwärtszähler, der ver
hindert, daß die CPU außer Kontrolle gerät. Der Überwachs
zeitgeber wird dadurch initialisiert, daß die Daten 1EH (H = Hexadezimal)
in eingeschrieben werden. Danach wird das 1-er-Komplement von
1EH, das 0E1H (H = Hexadezimal) beträgt, eingeschrieben, um den Zähler
freizugeben, der mit einem freilaufenden Zählen beginnt. Wenn wäh
rend der Verarbeitung die 1EH- und 0E1H-Daten aufeinander
folgend in den Überwachungszeitgeber innerhalb von 16 ms
(bei 12 MHz) eingeschrieben werden, wird der Überwachungs
zeitgeber zurückgesetzt und er startet erneut mit dem Zählen
von Null an. Um den Überwachungszeitgeber zurückzusetzen,
muß, mit anderen Worten, eine Kombination von festgelegten
Daten aufeinanderfolgend in den Überwachungszeitgeber während
einer vorgegebenen Zeit eingeschrieben werden.
Wenn die Kombination der Daten zum Zurücksetzen des Überwa
chungszeitgebers nicht innerhalb der festgelegten Zeit ein
geschrieben wird, erzeugt der Überwachungszeitgeber ein
Übertragssignal. Das Übertragssignal setzt die CPU zurück
und bewirkt, daß sie die Ausführung des Programms erneut von
der Adresse Null startet. Dies verhindert ein "Davonlaufen"
der CPU, d. h., dies hindert die CPU daran, die Ausführung
eines Programms fortzusetzen, das außer Kontrolle geraten
ist.
Die obenerwähnten Überwachungszeitgeber sind problematisch,
was ihre Unfähigkeit betrifft, ein Davonlaufen eines Pro
gramms zuverlässig zu verhindern. Dies liegt darin, daß
eine gewisse Wahrscheinlichkeit vorhanden ist, daß ein außer
Kontrolle geratenes Programm den Überwachungszeitgeber durch
Schreiben von Daten, die (zufällig) identisch sind mit denen,
die für das Zurücksetzen festgelegt sind, zurücksetzt, so
daß das Außer-Kontrolle-Geraten nicht erkannt wird.
Der Erfindung liegt daher die Aufgabe zugrunde, einen Über
wachungszeitgeber für einen Rechner zu schaffen, mit dem
zuverlässig erkannt wird, ab das Programm des Rechners
außer Kontrolle geraten ist.
Erfindungsgemäß ist ein Überwachungszeitgeber vorgesehen,
der mit einem Rücksetzdatendetektor zum Erkennen von zuge
führten Rücksetzdaten und zum Ausgeben eines Rücksetzsignals
und mit einem ersten Zähler versehen ist, der ein Übertrags
signal abgibt, wenn er nicht, bevor sein Zählwerk überläuft,
ein Rücksetzsignal von dem Rücksetzdatendetektor empfängt,
wobei der Rücksetzdatendetektor einen Übernahmekreis zum
Übernehmen und Speichern der Rücksetzdaten, einen zweiten
Zähler zum Zählen der Häufigkeit, mit der das Rücksetzsignal
erzeugt wird, und einem Komparator enthält zum Vergleichen
der Ausgangsdaten des Übernahmekreises und des zweiten Zäh
lers und zum Ausgeben des Rücksetzsignals, wenn die Aus
gangsdaten des Übernahmekreises und die Ausgangsdaten des
zweiten Zählers übereinstimmen.
Gemäß dem oben beschriebenen Aufbau des Überwachungszeitge
bers werden die Daten, die in den Übernahmekreis eingegeben
werden müssen, um das Zählerrücksetzsignal zu erzeugen, das
den ersten Zähler zurücksetzt, durch den zweiten Zähler, der
die Häufigkeit, mit der das Zählerrücksetzsignal erzeugt wird,
zählt, auf einen neuen Stand gebracht. Die Wahrscheinlich
keit, daß ein außer Kontrolle geratenes Programm die Daten,
die für das Zurücksetzen des ersten Zählers erforderlich
sind, einschreibt oder deren Einschreiben wiederholt, ist
geringer. Als Ergebnis kann ein außer Kontrolle geratenes
Programm mit erhöhter Genauigkeit erkannt werden, so daß das
oben beschriebene Problem beseitigt wird.
Ein bevorzugtes Ausführungsbeispiel des Überwachungszeit
gebers gemäß der vorliegenden Erfindung wird im Folgenden
im Zusammenhang mit den Zeichnungen näher erläutert. Es
zeigen:
Fig. 1 ein Blockschaltbild,das einen Überwachungszeitgeber
gemäß einer Ausführungsform der Erfindung zeigt;
Fig. 2 ein Blockschaltbild, das ein Beispiel einer CPU
zeigt, die mit einem Überwachungszeitgeber nach Fig. 1
versehen ist;
Fig. 3 und Fig. 4 Zeitdiagramme, die die Signale zeigen, welche in
verschiedenen Zuständen des Überwachungszeitgebers
nach der Fig. 1 auftreten; und
Fig. 5 eine schematische Darstellung, die ein Programm zeigt,
das eine CPU in Zusammenarbeit mit dem Überwachungs
zeitgeber nach der Fig. 1 abarbeiten können muß.
Die in Fig. 2 gezeigte CPU ist mit einem Taktgenerator 1,
einem Zeitgeber- und Steuerkreis 2, einer CPU-Haupteinheit 3,
einem Überwachungszeitgeber 4, einem Rücksetzsignalempfänger
5 und einer Anzahl von Eingangs/Ausgangs(I/O)-Portbausteinen
6-1 bis 6-n versehen. Der Zeitgeber- und Steuerkreis 2 ist
mit der CPU-Haupteinheit 3 über seine Ausgangssignalleitungen
7, mit dem Überwachungszeitgeber 4 und dem Rücksetzsignal
empfänger 5 verbunden. Die CPU-Haupteinheit 3, der Überwa
chungszeitgeber 4 und die I/O-Portbausteine 6-1 bis 6-n sind
mit einem Datenbus 8 verbunden, über den sie miteinander Da
ten austauschen.
Der Taktgenerator 1, der mit zwei Anschlüssen XTAL1 und XTAL
2 und mit dem Zeitgeber- und Steuerkreis 2 verbunden ist,
enthält einen Widerstand 10 und einen Inverter 11. Das Takt
signal CPU.TAKT wird von dem Inverter 11 an den Zeitgeber-
und Steuerkreis 2 abgegeben.
Der Zeitgeber- und Steuerkreis 2 erzeugt Zeitgeber- und
Steuersignale. Er hat Eingangsanschlüsse für ein Zustands
eingangssignal ST.EIN, ein Taktsignal CPU.TAKT und ein Rück
setzsignal CPU.RÜCKSETZEN und Ausgangsanschlüsse für ein
Ausgangssignal AUS, ein -Signal, ein Taktsignal
TAKT und ein M1.S1-Signal. Die Zeitgeber- und Steuersignale,
die von diesen Anschlüssen ausgegeben werden, werden der
CPU-Haupteinheit 3 über die Ausgangssignalleitungen 7 zuge
führt und dem Überwachungszeitgeber 4 und dem Rücksetzsig
nalempfänger 5 zugeführt.
Die CPU-Haupteinheit 3 enthält ein Befehlsregister, einen
Akkumulator, andere Register, eine arithmetische und logische
Einheit (ALU), einen Datenspeicher (RAM) und andere Bauteile.
Sie hat Eingangsanschlüsse, die mit EIN gekennzeichnet sind
und die mit den Ausgangssignalleitungen 7 verbunden sind,
und Ausgangsanschlüsse zum Ausgeben eines Ausgangssignals
PLA.AUS für einen programmierbaren logischen Baustein (Be
fehlsdekodierer), ein Lesesignal LESEN, ein Ausgangssignal
AUS, ein Zeitgebereinschreibensignal ZEITGEBER.EINSCHREIBEN
und ein Zeitgebersteuersignal ZEITGEBER.STEUERN und
Datensignal-ST.EIN-Eingangs/Ausgangsanschlüsse für eine Da
tensignal BUS, die mit dem Datenbus 8 verbunden sind. Das
PLA.AUS-Signal wird dem Zeitgeber- und Steuerkreis 2 als
das Zustandssignal ST.EIN zugeführt, um den Zeitgeber- und
Steuerkreis 2 zu steuern. Die LESEN- und AUS-Signale werden
zu den Eingängen/Ausgängen-Bausteinen 6-1 bis 6-n zugeführt
und die ZEITGEBER.EINSCHREIBEN- und ZEITGEBER.STEUERN-Signale
werden dem Überwachungszeitgeber 4 zugeführt.
Der Überwachungszeitgeber 4 hat Eingangsanschlüsse zum
Empfangen der TAKT- und -Signale von dem Zeitge
ber- und Steuerkreis 2, der ZEITGEBER.STEUERN- und ZEITGEBER.
EINSCHREIBEN-Signale von der CPU-Haupteinheit 3 und der
Datensignale BUS0 bis BUS3 von dem Datenbus 8 und einen Aus
gangsanschluß zum Ausgeben des Übertragssignals ZEITGEBER.ÜBERTRAG.
Wenn die CPU außer Kontrolle gerät, gibt der Überwachungs
zeitgeber 4 das Signal ZEITGEBER.ÜBERTRAG an den Rücksetzsignalemp
fänger 5 ab.
Der Rücksetzsignalempfänger 5 enthält einen Verstärker 12,
der mit einem Rücksetzanschluß RÜCKSETZEN verbunden ist, ein
ODER-Glied 13, das die logische Summe des Übertragssignals
ZEITGEBER.ÜBERTRAG und des Ausgangs des Verstärkers 12 bildet und
Flip-Flops 14 und 15, die mit dem Ausgang des ODER-Glieds 13 ver
bunden sind. Die Flip-Flops 14 und 15 werden durch den Aus
gang des ODER-Glieds 13 zurückgesetzt und auf die Versor
gungsspannung Vcc eingestellt, wenn sie durch das M1.S1-Sig
nal von dem Zeitgeber- und Steuerkreis 2 getaktet werden.
Das CPU-Rücksetzsignal CPU.RÜCKSETZEN wird somit durch einen
gesteuerten Zeitablauf von dem Flip-Flop 15 an den Zeitgeber-
und Steuerkreis 2 abgegeben.
Die Eingangs/Ausgangs(I/O)-Portbausteine 6-1 bis 6-n werden
durch die CPU-Haupteinheit 3 gesteuert und sind ein Binde
glied für die Übertragung der Daten zwischen dem Datenbus 8
und den externen Eingangs/Ausgangsanschlüssen I/O PORT1 bis
I/O PORTn.
Bei dem oben gezeigten Aufbau führt die CPU-Haupteinheit 3,
angesteuert durch die Zeitgeber- und Steuersignale von dem
Zeitgeber- und Steuerkreis 2, verschiedene Vorgänge in Ab
hängigkeit von dem Programm und den Ergebnissen der Vor
gänge durch. Wenn die CPU außer Kontrolle gerät, erkennt
dies der Überwachungszeitgeber 4 und erzeugt ein Übertrags
signal ÜBERTRAG, das durch den Rücksetzsignalempfänger 5 in
ein Rücksetzsignal CPU.RÜCKSETZEN umgesetzt wird. Das Rück
setzsignal CPU.RÜCKSETZEN hält den Betrieb des Zeitgeber-
und Steuerkreises 2 an, wodurch verhindert wird, daß die CPU
außer Kontrolle gerät.
Wie es in Fig. 1 gezeigt ist, enthält der Überwachungszeit
geber 1 einen Steuerkreis 20, einen Rücksetzdatendetektor 30,
einen Differenzierkreis 40, der das von dem Detektor 30 aus
gegebene Signal einer Wellenformung unterzieht, und einen
Zählerkreis 50.
Der Steuerkreis 20 enthält ein Flip-Flop, dessen D-Eingang
das Signal BUS0 auf dem Datenbus 8 in Fig. 2 ist, wobei
dieses Eingangssignal beim Erzeugen des von der CPU-Haupt
einheit 3 aus gegebenen Zeitgebersteuersignals ZEITGEBER.
STEUERN als ein Einschreibabtastimpuls übernommen und gespei
chert wird. Der -Ausgang dieses Flip-Flops wird über eine
Signalleitung A dem Rücksetzdatendetektor 30 und dem Zähler
kreis 50 zugeführt und er steuert das Starten und Anhalten
des Überwachungszeitgebers. Der Überwachungszeitgeber ist in
Betrieb, wenn das Signal A den 0-Pegel aufweist, und er wird
angehalten, wenn das Signal A den 1-Pegel aufweist.
Der Rücksetzdatendetektor 30 enthält einen Übernahmekreis 31,
der die Rücksetzdaten des Überwachungszeitgebers speichert,
einen zweiten Zähler 32, der zählt, wie oft der Überwachungs
zeitgeber zurückgesetzt wird, und einen Komparator 33, der
die Ausgangsdaten von dem Übernahmekreis 31 und die Ausgangs
daten des zweiten Zählers 32 vergleicht und ein Zählerrück
setzsignal beim Ermitteln der Koinzidenz (Übereinstimmung)
zwischen den beiden Eingängen erzeugt.
Das Setzsignal S des Übernahmekreises 31 ist das Signal A
vom Steuerkreis 20 und seine Eingänge 10 bis 13 sind die
Signale BUS0 bis BUS3 auf dem Datenbus 8 in Fig. 2. Er hat
Eingangsanschlüsse zum Übernehmen dieser Eingangssignale,
wenn sie durch ein am Anschluß L durch ein von der CPU-Haupt
einheit 3 abgegebenes Einschreibsignal ZEITGEBER.EINSCHREIBEN
abgetastet werden, und Ausgangsanschlüsse zum Zuführen der
Ausgangssignale Q0 bis Q3 des Übernahmekreises an den Kompa
rator 33. Wenn der Übernahmekreis 31 nun das Zeitgeberein
schreibsignal ZEITGEBER.EINSCHREIBEN (mit dem 1-Pegel) emp
fängt, übernimmt es die Datensignale BUS0 bin BUS3 von dem
Datenbus 8 und speichert diese Signale, wenn das ZEITGEBER.
SCHREIBEN-Signal auf den 0-Pegel geht. Wenn der Übernahme
kreis 31 das Zeitgeberstopsignal A (mit dem 1-Pegel) von
dem Steuerkreis 20 übernimmt, wird er in eine Anfangsstellung
gebracht und gibt Signale mit dem 1-Pegel an allen seinen
Ausgängen Q0 bis Q3 an den Komparator 33 ab.
Der zweite Zähler 32 wird durch das Rücksetzsignal C, das
vom Differenzierkreis 40 abgegeben wird, getaktet. Er hat
einen Eingangsanschluß zum Empfangen des Rücksetzsignals C
als sein Taktsignal, einen Eingangsanschluß zum Empfangen
des Signals A von dem Steuerkreis 20 als sein Rücksetzsig
nal R und Ausgangsanschlüsse zum Abgeben der Zählerausgangs
signale Q0 bis Q3 an den Komparator 33. Immer wenn das Rück
setzsignal C empfangen wird, erhöht sich der zweite Zähler 32
um 1. Wenn das Zeitgeberstopsignal A anliegt (mit dem 1-Pegel),
wird der zweite Zähler in einen Ausgangszustand gebracht und
die dem Komparator 33 zugeführten Ausgangssignale Q0 bis Q3
werden alle Null.
Der Komparator 33 hat Eingangsanschlüsse zum Empfangen der
Ausgangssignale Q0 bis Q3 von dem Übernahmekreis 31 als Ein
gangssignale A0 bis A3 und zum Empfangen der Ausgangssignale
Q0 bis Q3 von dem zweiten Zähler 32 als Eingangssignale
B0 bis B3. Er hat auch einen Ausgangsanschluß AUS, um ein
Koinzidenzsignal auf der Signalleitung B an den Differenzier
kreis 40 abzugeben. Der Komparator 33 vergleicht die von
dem Übernahmekreis 31 und dem zweiten Zähler 32 abgegebenen
Daten und gibt, wenn diese Daten gleich sind (A=B), das
Koinzidenzsignal B (mit dem 1-Pegel) an den Differenzier
kreis 40 ab.
Der Differenzierkreis 40 enthält flankengesteuerte
Flip-Flops 41 und 42 und ein UND-Glied 43 mit zwei Eingängen.
Getaktet durch das von dem Zeitgeber- und Steuerkreis 2
in Fig. 2 zugeführte Taktsignal TAKT führt dieser Schaltkreis
eine digitale Differentiation des Koinzidenzsignals B durch,
das von dem Komparator 33 abgegeben wird, und gibt an dem
UND-Glied 43 das Zählerrücksetzsignal C ab, das dem zweiten
Zähler 32 und dem Zählerkreis 50 zugeführt wird. Der zwei
te Zähler 32 zählt auf diese Weise, wie oft das Signal B
erzeugt wird.
Der Zählerkreis 50 enthält ein NOR-Glied 51 mit zwei Ein
gängen zum Steuern des Zähleingangs, ein ODER-Glied 52 zum
Steuern des Rücksetzeingangs und den ersten Zähler 53. Das
NOR-Glied 51 mit zwei Eingängen bildet das logische Produkt
des Inversen des -Signals, das von dem Zeitgeber-
und Steuerkreis 2 in Fig. 2 abgegeben wird, und des Signals
A von dem Steuerkreis 20 und führt das sich ergebende Aus
gangssignal D als das Taktsignal dem ersten Zähler 53 zu.
Das Ausgangssignal D wird ausgegeben, wenn das Signal A den
0-Pegel aufweist. Das ODER-Glied 52 mit zwei Eingängen bil
det die logische Summe des Signals A und des Rücksetzsignals
C und führt das sich ergebende Ausgangssignal E dem ersten
Zähler 53 als ein Rücksetzsignal dem Rücksetzanschluß R zu.
Der erste Zähler 53 wird jeweils um 1 erhöht, wenn das Sig
nal D in dem Zeitgebermodus (während der Überwachungszeit
geber läuft) zugeführt wird, und der Zählwert wird solange
erhöht, bis das Signal E anliegt. Das Signal E, das von dem
ODER-Glied 52 abgegeben wird, wenn das Rücksetzsignal C an
dem ODER-Glied 52 anliegt, setzt den Zähler zurück, der wie
der von Null beginnt. Wenn das Ausgangssignal E nicht emp
fangen wird, bis der erste Zähler 53 überläuft, wird das
Übertragssignal ÜBERTRAG über die Leitung F an den Rücksetz
signalempfänger 5 in Fig. 2 abgegeben.
Nachfolgend wird die Funktion des Überwachungszeitgebers 4
unter Bezugnahme auf die Zeitdiagramme der Fig. 3 und 4 be
schrieben. In diesen Fig. stellt M1 den Maschinenzyklus des
CPU dar und S1, S2 und S3 sind Zustände innerhalb dieses
Zyklus, wobei jeder Zustand drei Taktimpulse dauert. Zeit
geber Q0 bis Zeitgeber Qn geben den Zeitwert des ersten Zäh
lers 53 an.
Kurz gesagt dient der erste M1-Maschinenzyklus (x1) in Fig. 3
zum Initialisieren und Starten des Überwachungszeitgebers
und findet dann statt, wenn das System gestartet wird.
Nach der Initialisierung und dem Anlaufen beginnt der Über
wachungszeitgeber zu arbeiten. Wenn der Überwachungszeitge
ber arbeitet, zählt der Zähler 53 die Zeit durch Erhöhung
um 1 in jedem Zustand, d. h., einmal während jedes Zustands
S1 bis S3 in jedem Maschinenzyklus.
Wenn die CPU weiterhin richtig arbeitet (unter richtiger,
erwarteter Steuerung), wird der Zähler 53 zurückgesetzt, be
vor er überläuft,und er beginnt erneut mit dem Aufwärtszählen
von Null und ein derartiges Zählen und Rücksetzen (bevor er
überläuft) werden wiederholt. Wenn die CPU außer Kontrolle
ist, wird der Zähler 53 nicht zurückgesetzt (oder, um es
genauer zu sagen, ein derartiges Rücksetzen kann zufällig
auftreten, aber wird nicht wiederholt), bevor er überläuft,
so daß das Übertragssignal ÜBERTRAG erzeugt wird und die CPU
wird zurückgesetzt und beginnt die Ausführung des Programms
von der Adresse 0. Der Maschinenzyklus (x2) in Fig. 3 und
der Maschinenzyklus (x4) in Fig. 4 zeigen beispielhaft, wie
der erste Zähler 53 erfolgreich zurückgesetzt wird, während
der Maschinenzyklus (x3) in Fig. 4 ein Beispiel dafür ist,
bei dem ein Rücksetzen nicht erfolgt.
Obwohl der Maschinenzyklus (x2) benachbart zu dem Maschinen
befehlsausführungszyklus (x1) dargestellt ist, sind tatsäch
lich andere Maschinenzyklen zwischen diesen, die der Aus
führung der Befehle des Programms dienen.
In ähnlicher Weise findet tatsächlich, obwohl der Maschinen
zyklus (x4) benachbart zu dem Maschinenzyklus (x3) darge
stellt ist, in Wirklichkeit einer der Zyklen (x3) und (x4)
statt. Der Zyklus (x3) oder (x4) findet nach einem erfolg
reichen Rücksetzen mit den Daten in dem Zähler 32, die 0000
sind, wie bei (x2) in Fig. 3 statt. Während (x3) oder (x4)
wird die Rücksetzdatenerkennung durch die Daten in dem Zähler
32 durchgeführt, die 1000 sind Q0 bis Q3. Wenn das Rück
setzen wie bei (x4) erfolgreich ist, wird der Zähler 32 er
höht und er ist bereit für die nächste Erkennung der Rück
setzdaten, deren Wert 0100 für die Q0- bis Q3-Ausgänge des
Übernahmekreises 31 ist.
Der Überwachungszeitgeber kann in Verbindung mit einer CPU
verwendet werden, die ein Programm enthält, wie es schema
tisch in Fig. 5 dargestellt ist. Wie gezeigt, enthält das
Programm Schritte SW0, SW1, SW2, . . . zum Einschreiben
von Rücksetzdaten in den Übernahmekreis 31. Der Schritt SW0
dient zum Einschreiben von 00H. Der Schritt SW1 dient zum
Einschreiben von 01H. Der Schritt SW2 dient zum Einschrei
ben von 02H. Auf diese Weise wird der Wert der durch die
aufeinanderfolgenden Einschreibschritte eingeschriebenen
Daten aufeinanderfolgend erhöht. Dies erfolgt in Überein
stimmung mit dem Aufwärtszählen des Zählers 32, der immer
dann um 1 erhöht wird, wenn die Rücksetzdaten in den Über
nahmekreis 31 eingeschrieben werden und festgestellt wurde,
daß sie mit den Inhalten des Zählers 32 übereinstimmen, und
der Zähler 53 wird erfolgreich zurückgesetzt.
In den Zuständen S1 bis S3 des ersten M1-Maschinenzyklus
(x1) in Fig. 3 ist der Überwachungszeitgeber in dem Stop
modus und das Signal A von dem Steuerkreis 20 ist auf dem
1-Pegel. Dieses Signal A wird dem Übernahmekreis 31 und
dem Zähler 32 des Rücksetzdatendetektors 30 und über das
ODER-Glied 52 des Zählerkreises 50 dem ersten Zähler 53 zu
geführt. Das Signal A dient als das Setzsignal S des Über
nahmekreises 31, als das Rücksetzsignal R des zweiten Zäh
lers 32 und das Rücksetzsignal R des ersten Zählers 35,
das bewirkt, daß die Ausgangssignale Q0 bis Q3 des Übernah
mekreises den 1-Pegel annehmen, die Q0- bis Q3-Ausgänge des
Zählers 32 den 0-Pegel annehmen und die Zählwerte ZEITGEBER.
Q0 bis Qn des ersten Zählers 53 alle Null sind.
In der letzten Hälfte des S3-Zustands des ersten M1-Maschi
nenzyklus ändert sich das ZEITGEBER.STEUERN-Signal, das dem
Steuerkreis 20 zugeführt wird, von Null nach Eins und dann
von Eins nach Null, wobei zu dieser Zeit der 1-Pegel des
Datensignals BUS0 dem Steuerkreis 20 zugeführt wird, das
bewirkt, daß sein Ausgangssignal A sich von 1 nach 0 ändert.
Wenn das Signal A sich von 1 nach 0 ändert, wird der Über
wachungszeitgeber freigegeben und tritt in den Überwachungs
zeitgebermodus ein, wobei er vom Zustand S1 des zweiten
M1-Maschinenzyklus (x2) in Fig. 3 aus beginnt. In diesem
Modus wird der erste Zähler 53 bei jedem Zustand um 1 erhöht.
Im Zustand S3 des zweiten M1-Maschinenzyklus werden, wenn
das Schreibsignal ZEITGEBER.EINSCHREIBEN, das dem Übernahme
kreis 31 zugeführt wird, sich von 0 nach 1 ändert, die
0000-Werte der Datensignale BUS0 bis BUS3, die vom Datenbus 8
in Fig. 2 abgegeben werden, dem Übernahmekreis 31 zugeführt,
der diese übernimmt und speichert, wenn das
ZEITGEBER.EIN-SCHREIBEN-Signal sich von 1 nach 0 ändert, was bewirkt,
daß die Ausgangssignale Q0 bis Q3 des Übernahmekreises sich von
1111 in 0000 ändern.
Wenn die Ausgangssignale Q0 bis Q3 des Übernahmekreises
alle 0 sind, stimmen sie mit den 0000-Werten der Ausgänge
Q0 bis Q3 des zweiten Zählers überein, so daß das am Ausgang
AUS ausgegebene Signal B des Komparators 33 sich von 0 nach
1 ändert. Das Signal B wird von dem Differenzierkreis 40
während der ansteigenden Flanke des Haupttaktsignals TAKT
übernommen und gespeichert. Der Differenzierkreis 40 gibt
das Rücksetzsignal C mit dem 1-Pegel während einer Impuls
dauer eines Haupttaktsignals TAKT ab.
Das Rücksetzsignal C wird im ODER-Glied 52 des Zählerkrei
ses 50 zugeführt und es setzt den ersten Zähler 53 zurück.
Wenn das Rücksetzsignal sich von 1 nach 0 ändert, beginnt
der erste Zähler 53 erneut das Zählen von 0. Da das Rück
setzsignal C der Takteingang des zweiten Zählers 32 ist, er
höht auch der 1-nach-0-Übergang des Rücksetzsignals C den
zweiten Zähler 32 um 1, wodurch sich die Ausgangssignale Q1
bis Q3 des zweiten Zählers von 0000 nach 1000 ändern.
Nachdem der zweite Zähler 32 erhöht wurde, sind die Eingänge
A0 bis A3 des Komparators 33 0000, während die B0- bis
B3-Eingänge 1000 sind. Da diese beiden Eingänge nicht mehr über
einstimmen, ändert sich das Ausgangssignal B des Komparators
von 1 nach 0. Dies vervollständigt das Rücksetzen des Über
wachungszeitgebers.
Danach wird der erste Zähler 53 bei jedem Zustand S1, S2, . . . um
1 erhöht, bis das Rücksetzsignal C 1 wird. Das Rück
setzsignal C wird erzeugt, wenn die Daten 1000, die iden
tisch sind mit denjenigen in dem Zähler 32, in den Übernah
mekreis 31 eingeschrieben werden. Wenn das Rücksetzsignal C
nicht erzeugt wird, bevor der Zähler 53 überläuft, erzeugt
der Zähler 53 das Übertragssignal ÜBERTRAG, das die CPU
zurücksetzt, und die CPU beginnt erneut eine Durchführung
von der Adresse 0 aus.
Wenn die CPU versucht, den ersten Zähler 53 zurückzusetzen,
und wenn sie Daten, die verschieden sind von dem Inhalt des
zweiten Zählers 32 in den Übernahmekreis 31 einschreibt, er
gibt sich die folgende Arbeitsweise.
Wenn das Schreibsignal ZEITGEBER.EINSCHREIBEN sich von 0
nach 1 in dem Zustand S3 des ersten M1-Maschinenzyklus (x3)
in Fig. 1 ändert, werden die Datensignale BUS0 bis BUS3,
beispielsweise 1111, die verschieden sind von den Daten in
dem Zähler 32, dem Übernahmekreis 31 zugeführt. Der Über
nahmekreis 31 übernimmt und speichert diese Daten, wenn das
Schreibsignal ZEITGEBER.EINSCHREIBEN sich von 1 nach 0 än
dert. Die Eingangssignale A0 bis A3 des Komparators 33 än
dern sich dann von 0000 in 1111, während die anderen Ein
gangssignale B0 bis B3 auf 1000 bleiben. Sowohl vor als
auch nach der Änderung der Eingangssignale A0 bis A3 sind
die beiden Gruppen von Eingangssignalen an dem Komparator
33 ungleich, so daß das Ausgangssignal B auf 0 bleibt. Da
der Differenzierkreis 40 ein Rücksetzsignal C abgibt, setzt
der erste Zähler 53 seinen Zählvorgang fort.
Hieraus folgt, daß, wenn Daten, die verschieden sind von
dem Wert des zweiten Zählers 32, in den Übernahmekreis 31
eingeschrieben werden, der erste Zähler 53 nicht zurückge
setzt wird.
Wenn Daten 1000, die mit dem Wert des zweiten Zählers 32
übereinstimmen, in den Übernahmekreis 31 eingeschrieben
werden, läuft der nachfolgende Vorgang ab.
Wenn das Schreibsignal ZEITGEBER.EINSCHREIBEN sich von 0
nach 1 in dem Zustand 53 des zweiten M1-Maschinenzyklus (x4)
in Fig. 4 ändert, werden die Datensignale BUS0 bis BUS3 1000
dem Übernahmekreis 31 zugeführt. Wenn das Schreibsignal
ZEITGEBER.EINSCHREIBEN sich von 1 nach 0 ändert, werden die
se Daten in den Übernahmekreis 31 übernommen und gespeichert.
Die Signale an den Eingängen A0 bis A3 des Komparators 33
ändern sich dann von 1111 in 1000 und stimmen mit dem
1000-Wert der Eingangssignale B0 bis B3 überein. Das Ausgangs
signal B des Komparators 33 ändert sich daher von 0 nach 1.
Dies bewirkt, daß der Differenzierkreis 40 das Rücksetz
signal C mit dem 1-Pegel abgibt und der erste Zähler 53 auf
den Wert 0 zurückgesetzt wird. Wenn das Rücksetzsignal C
sich von 1 nach 0 ändert, beginnt der erste Zähler 53 wie
der mit dem Zählen von 0 an.
Das Rücksetzsignal C ist auch das Taktsignal des zweiten
Zählers 32, so daß, wenn das Rücksetzsignal sich von 1 nach
0 ändert, der zweite Zähler 32 sich um 1 erhöht und seine
Ausgangssignale Q0 bis Q3 ändern sich von 1000 in 0100. Die
Änderung in dem Wert des zweiten Zählers 32 bewirkt, daß
die beiden Gruppen von Eingängen A0 bis A3 und B0 bis B3 des
Komparators 33 wieder ungleich sind, was bewirkt, daß sein
Ausgangssignal B sich von 1 nach 0 ändert und damit das
Rücksetzen des ersten Zählers 53 beendet ist.
Um den Überwachungszeitgeber zurückzusetzen, ist es damit not
wendig, in den Übernahmekreis 31 Daten einzuschreiben, die
mit dem Wert des zweiten Zählers 32 übereinstimmen. Da die
ser Wert sich ständig ändert, ist die Wahrscheinlichkeit,
daß einem außer Kontrolle geratenen Programm ständig gelingt,
das Rücksetzsignal C des Überwachungszeitgebers auszulösen,
vermindert im Vergleich mit dem Stand der Technik, bei dem
keine derartige Änderung stattfindet. Somit wird die Genauig
keit, mit der ein Davonlaufen eines Programms erkannt werden
kann, verbessert.
Bei der oben beschriebenen Ausführungsform haben der Über
nahmekreis 31 und der zweite Zähler 32 eine 4-Bit-Daten
breite, aber eine größere Anzahl von Bits kann verwendet
werden, um die Erkennungsgenauigkeit noch weiter zu verbes
sern. Der zweite Zähler 32 wurde derart beschrieben, daß er
um 1 erhöht wird, jedoch kann eine andere Art von Aufwärts
zähler, Abwärtszähler oder ähnlichem verwendet werden, und
entsprechende Schaltkreisänderungen können bei dem Kompara
tor 33 erfolgen. Es soll auch betont werden, daß der Steuer
kreis 20, der Differenzierkreis 40 und der erste Zählerkreis
50 nicht auf die in der Fig. dargestellten Schaltkreise be
schränkt sind, sondern auf unterschiedliche Weise abgeändert
werden können. Zusätzlich muß die Vorrichtung, die den
Überwachungszeitgeber benutzt, nicht die in Fig. 2 gezeigte
CPU sein, sondern kann ein Mikroprozessor oder eine andere
Datenverarbeitungsvorrichtung sein.
Wie oben beschrieben wurde, enthält der Rücksetzdatendetek
tor bei dieser Erfindung einen Übernahmekreis, einen Zähler
und einen Komparator, und die Daten, die erforderlich sind,
um den Überwachungszeitgeber zurückzusetzen, sind abhängig
von dem Wert des Zählers. Somit kann eine Anzahl von ver
schiedenen Rücksetzdaten erforderlich sein für ein aufein
anderfolgendes Rücksetzen, wobei die Anzahl von der Bit-Brei
te des Zählers abhängt. Da die Rücksetzdaten durch den Zäh
ler bei jedem Rücksetzen auf einen neuen Wert eingestellt
werden, ist die Wahrscheinlichkeit, daß der Überwachungs
zeitgeber aufeinanderfolgend (wiederholt) durch ein außer
Kontrolle geratenes Programm zurückgesetzt wird, kleiner als
bei dem Stand der Technik, bei dem die Rücksetzdaten fest
bleiben. Die Fähigkeit des Überwachungszeitgebers, ein
außer Kontrolle geratenes Programm genau zu erkennen, ist
damit größer als bei dem Stand der Technik.
Claims (6)
1. Überwachungszeitgeber für eine CPU (3), der mit einem
Rücksetzdatendetektor (30) zum Erkennen von der CPU zuge
führten Rücksetzdaten und zum Ausgeben eines Rücksetz
signals an die CPU und mit einem ersten Zählerkreis (50)
versehen ist, der ein Übertragssignal abgibt, wenn er
nicht, bevor sein Zählwert überläuft, ein Rücksetzsignal
von dem Rücksetzdatendetektor empfängt, dadurch gekenn
zeichnet, daß der Rücksetzdatendetektor (30) einen Über
nahmekreis (31) zum Übernehmen und Speichern der Rück
setzdaten, einen zweiten Zähler (32) zum Zählen der Häu
figkeit, mit der das Rücksetzsignal erzeugt wird, und
einen Komparator (33) enthält zum Vergleichen der Aus
gangsdaten des Übernahmekreises (31) und des zweiten Zäh
lers (32) und zum Ausgeben des Rücksetzsignals, wenn die
Ausgangsdaten des Übernahmekreises (31) und die Ausgangs
daten des zweiten Zählers (32) übereinstimmen und daß die
CPU (3) derart programmiert ist, daß sie jeweils Befehle
zum Einschreiben der Rücksetzdaten in den Übernahmekreis
(31) ausführt, wobei die in den Übernahmekreis (31) ge
schriebenen Daten immer dann um Eins erhöht werden, wenn
einer der Befehle zum Einschreiben der Rücksetzdaten aus
geführt wurde.
2. Überwachungszeitgeber nach Anspruch 1, dadurch gekenn
zeichnet, daß der Übernahmekreis (31) derart angeschlos
sen ist, daß er Daten von einem Datenbus (8) empfängt,
und die Daten beim Empfang eines Zeitgebereinschalt
signals übernimmt und speichert, das die CPU (3) erzeugt,
wenn sie einen der Befehle zum Einschreiben der Rücksetz
daten in den Übernahmekreis (31) ausführt.
3. Überwachungszeitgeber nach Anspruch 1 oder Anspruch 2,
dadurch gekennzeichnet, daß der erste Zählerkreis (50)
Takte empfängt und zählt, die periodisch erzeugt werden.
4. Überwachungszeitgeber nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß der erste Zählerkreis (50)
das Zählen von Null beginnt, wenn er zurückgesetzt wurde.
5. Überwachungszeitgeber nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß er weiterhin einen Differen
zierkreis (40) enthält, dem das Ausgangssignal des Kompa
rators (33) zugeführt wird und der einen Impuls synchron
mit einem Takt erzeugt, wobei das Ausgangssignal des Dif
ferenzierkreises (40) an dem ersten Zählerkreis (50) an
liegt, um diesen zurückzusetzen, und an dem zweiten Zäh
ler (32) anliegt, um diesen zu erhöhen.
6. Überwachungszeitgeber nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß das Übertragssignal des er
sten Zählerkreises (50) verwendet wird, um die CPU (3)
zurückzusetzen, wobei die CPU die Ausführung ihres Pro
gramms wieder bei der Adresse Null startet.
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