JPH03248236A - ウエイトコントロール装置 - Google Patents
ウエイトコントロール装置Info
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- JPH03248236A JPH03248236A JP2046265A JP4626590A JPH03248236A JP H03248236 A JPH03248236 A JP H03248236A JP 2046265 A JP2046265 A JP 2046265A JP 4626590 A JP4626590 A JP 4626590A JP H03248236 A JPH03248236 A JP H03248236A
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- 238000004260 weight control Methods 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000005856 abnormality Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- UIQWBVPFHHQZHH-UHFFFAOYSA-N OOOOOOOOOOOOOO Chemical compound OOOOOOOOOOOOOO UIQWBVPFHHQZHH-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、外部周辺機器からの処理完了信号を受ける
まで中央演算処理装置を処理待ち状態とするウェイトコ
ントロール装置に関するものであ［従来の技術］ 従来のウェイトコントロール装置は、メモリのアドレス
空間及び入出力装置（以下、Ｉｌｏという）空間を分割
し、それぞれにウェイト数を割り当て、バススレーブか
ら送られてくる信号を用いて、バスマスタにデータの揃
ったタイミングを示す信号を送るように構成されている
。上記ウェイトコントロール装置１は、第５図に示すよ
うに、ワンチップのマイクロコンピュータ２内に設けら
れており、内部バス２ａを介して中央演算処理装置（以
下、ＣＰＵという）３やタイマ４等と接続されている。
まで中央演算処理装置を処理待ち状態とするウェイトコ
ントロール装置に関するものであ［従来の技術］ 従来のウェイトコントロール装置は、メモリのアドレス
空間及び入出力装置（以下、Ｉｌｏという）空間を分割
し、それぞれにウェイト数を割り当て、バススレーブか
ら送られてくる信号を用いて、バスマスタにデータの揃
ったタイミングを示す信号を送るように構成されている
。上記ウェイトコントロール装置１は、第５図に示すよ
うに、ワンチップのマイクロコンピュータ２内に設けら
れており、内部バス２ａを介して中央演算処理装置（以
下、ＣＰＵという）３やタイマ４等と接続されている。
従来のウェイトコントロール装置を第６図及び第７図を
用いて説明する６図において、１はウェイトコントロー
ル装置としてのウェイトコントロールレジスタである。
用いて説明する６図において、１はウェイトコントロー
ル装置としてのウェイトコントロールレジスタである。
このウェイトコントロールレジスタ１は、ワイヤドロシ
ックからなり、あらかじめハードウェアでアドレス及び
Ｉ１０空間が指定された空間指定レジスタ５と、上記各
空間のウェイト数を設定するウェイト数レジスタ６とか
ら構成されている。上記空間指定レジスタ５のＢＬＯＣ
ＫＯにはメモリのアドレス空間の“ｏｏｏｏ、”から“
ＩＦＦＦ□″番地が割り当てられ、ＢＬＯＣＫｌには上
記メモリのアドレス空間の” ２０００ ｌｌ”から“
３ＦＦＦＮ’″番地が割り当てられ、ＢＬＯＣＫ２には
上記メモリのアドレス空間の”４０００ Ｈ”から“Ｆ
ＦＦＦ）Ｉ’″番地が割り当てられており、ＢＬＯＣＫ
３にはＩ１０１００“ｏｏＨ”から”ＦＦ、″′番地が
割り当てられている。上記ウェイト数レジスタ６は、８
ビツトのレジスタからなり、このレジスタに値を設定す
ることで、各ＢＬＯＣＫＯ〜３のウェイト数の指定を行
う０例えば、第７図の表Ｘに示すように、２ビツトから
なる各ＢＬＯＣＫごとのウェイト数の指定を示す。例え
ば、ＢＬＯＣＫＯのウェイト数を“２′″に指定するに
は、ウェイト数レジスタ３のＷＲＢＯとＷＲＢｌをそれ
ぞれＲＯ１１と１′″に設定すればよく、またＢＬＯＣ
ＫＩのウェイト数をＩＩ Ｉ ＩＩに設定するには、上
記ウェイト数レジスタ６のＷＲＢ２とＷＲＢ３をそれぞ
れ１１１”と“ＯＩＩに設定すればよい。ウェイト数は
個々の機器が持つ処理速度に対して十分な時間で設定さ
れ、記憶装置であるＲＯＭ、ＳＲＡＭ、ＤＲＡＭのアク
セス時間においてもそれぞれが異なるために、ＣＰＵが
アクセスする場合は、その応答時間に応じて必要な数の
ウェイト数を設定する必要がある。
ックからなり、あらかじめハードウェアでアドレス及び
Ｉ１０空間が指定された空間指定レジスタ５と、上記各
空間のウェイト数を設定するウェイト数レジスタ６とか
ら構成されている。上記空間指定レジスタ５のＢＬＯＣ
ＫＯにはメモリのアドレス空間の“ｏｏｏｏ、”から“
ＩＦＦＦ□″番地が割り当てられ、ＢＬＯＣＫｌには上
記メモリのアドレス空間の” ２０００ ｌｌ”から“
３ＦＦＦＮ’″番地が割り当てられ、ＢＬＯＣＫ２には
上記メモリのアドレス空間の”４０００ Ｈ”から“Ｆ
ＦＦＦ）Ｉ’″番地が割り当てられており、ＢＬＯＣＫ
３にはＩ１０１００“ｏｏＨ”から”ＦＦ、″′番地が
割り当てられている。上記ウェイト数レジスタ６は、８
ビツトのレジスタからなり、このレジスタに値を設定す
ることで、各ＢＬＯＣＫＯ〜３のウェイト数の指定を行
う０例えば、第７図の表Ｘに示すように、２ビツトから
なる各ＢＬＯＣＫごとのウェイト数の指定を示す。例え
ば、ＢＬＯＣＫＯのウェイト数を“２′″に指定するに
は、ウェイト数レジスタ３のＷＲＢＯとＷＲＢｌをそれ
ぞれＲＯ１１と１′″に設定すればよく、またＢＬＯＣ
ＫＩのウェイト数をＩＩ Ｉ ＩＩに設定するには、上
記ウェイト数レジスタ６のＷＲＢ２とＷＲＢ３をそれぞ
れ１１１”と“ＯＩＩに設定すればよい。ウェイト数は
個々の機器が持つ処理速度に対して十分な時間で設定さ
れ、記憶装置であるＲＯＭ、ＳＲＡＭ、ＤＲＡＭのアク
セス時間においてもそれぞれが異なるために、ＣＰＵが
アクセスする場合は、その応答時間に応じて必要な数の
ウェイト数を設定する必要がある。
［発明が解決しようとする課題］
従来のウェイトコントロール装置は以上のように構成さ
れており、アドレス空間やＩ１０１００分割し、それぞ
れにウェイト数を割り当て、パススレーブから送られて
くる信号を用いて、パスマスタにデータの揃ったタイミ
ングを示す信号を送っていた。このため、特に低速のＩ
ｌｏを使う場合、パススレーブから送られてくる信号を
用いていたが、信号が送られてくるまでパスマスタ及び
ＣＰＵは処理待ち状態を保っており、この低速のＩｌｏ
に障害があった場合においても、パスマスタ及びＣＰＵ
は処理待ち状態を保持し続けるなどの問題点があった。
れており、アドレス空間やＩ１０１００分割し、それぞ
れにウェイト数を割り当て、パススレーブから送られて
くる信号を用いて、パスマスタにデータの揃ったタイミ
ングを示す信号を送っていた。このため、特に低速のＩ
ｌｏを使う場合、パススレーブから送られてくる信号を
用いていたが、信号が送られてくるまでパスマスタ及び
ＣＰＵは処理待ち状態を保っており、この低速のＩｌｏ
に障害があった場合においても、パスマスタ及びＣＰＵ
は処理待ち状態を保持し続けるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、中央演算処理装置が処理待ち状態であるとき
、記憶装置又は入出力装置からの処理完了信号が所定時
間内にない場合はタイムアウトエラーを出力することが
できるとともに、上記時間を任意に設定でき、かつ上記
タイムアウトエラーを出力するかしないかを選択するこ
とができるウェイトコントロール装置を得ることを目的
とする。
たもので、中央演算処理装置が処理待ち状態であるとき
、記憶装置又は入出力装置からの処理完了信号が所定時
間内にない場合はタイムアウトエラーを出力することが
できるとともに、上記時間を任意に設定でき、かつ上記
タイムアウトエラーを出力するかしないかを選択するこ
とができるウェイトコントロール装置を得ることを目的
とする。
［課題を解決するための手段］
この発明に係るウェイトコントロール装置は、記憶装置
又は入出力装置からの処理完了信号−を受けるまで中央
演算処理装置を処理待ち状態とするとともに、上記中央
演算処理装置がアクセスした記憶装置又は入出力装置に
おける中央演算処理装置の処理待ち状態の時間をそれぞ
れ設定する設定手段と、上記時間内に処理完了信号がな
い場合にタイムアウトエラーと判定する判定手段と、こ
の判定手段のタイムアウトエラーを出力するか上記処理
完了信号を待ち続けるかを選択する選択手段とを備えた
ものである。
又は入出力装置からの処理完了信号−を受けるまで中央
演算処理装置を処理待ち状態とするとともに、上記中央
演算処理装置がアクセスした記憶装置又は入出力装置に
おける中央演算処理装置の処理待ち状態の時間をそれぞ
れ設定する設定手段と、上記時間内に処理完了信号がな
い場合にタイムアウトエラーと判定する判定手段と、こ
の判定手段のタイムアウトエラーを出力するか上記処理
完了信号を待ち続けるかを選択する選択手段とを備えた
ものである。
［作用］
この発明におけるウェイトコントロール装置は、記憶装
置又は入出力装置からの処理完了信号を受けるまで中央
演算処理装置を処理待ち状態とするとともに、設定手段
により中央演算処理装置がアクセスした記憶装置又は入
出力装置における上記処理待ち状態の時間をそれぞれ設
定し、この設定された時間内に処理完了信号がない場合
に判定手段がタイムアウトエラーと判定し、この判定手
段のタイムアウトエラーを出力するか上記処理完了信号
を待ち続けるかを選択する。
置又は入出力装置からの処理完了信号を受けるまで中央
演算処理装置を処理待ち状態とするとともに、設定手段
により中央演算処理装置がアクセスした記憶装置又は入
出力装置における上記処理待ち状態の時間をそれぞれ設
定し、この設定された時間内に処理完了信号がない場合
に判定手段がタイムアウトエラーと判定し、この判定手
段のタイムアウトエラーを出力するか上記処理完了信号
を待ち続けるかを選択する。
［実施例］
以下、この発明の一実施例であるウェイトコントロール
装置を第１図乃至第４図を用いて説明する。
装置を第１図乃至第４図を用いて説明する。
第１図において、１０はウェイトコントローラ、１１は
タイミングジェネレータであり、このタイミングジェネ
レータ１１は、バスクロック（ＢＣＬＫ）信号を計数す
るカウンタ回路１１ａと、計数値を設定するとともにタ
イムアウトエラー（ＢＥＲＲ）信号を出力するか否かを
指定する選択ビット（選択手段）１１０を含む判定手段
としてのカウンタレジスタｌｌｂとを備えており、例え
ば第２図のように構成される。上記タイミングジェネレ
ータ１１には、図示しないバスマスタからＢＣＬＫ信号
、バススタート（ＢＳ）信号及び処理完了信号が入力さ
れ、ウェイト信号及びＣＰＵを処理待ち状態とするデー
タコンプリート（ＤＣ）信号のタイミングを出力する。
タイミングジェネレータであり、このタイミングジェネ
レータ１１は、バスクロック（ＢＣＬＫ）信号を計数す
るカウンタ回路１１ａと、計数値を設定するとともにタ
イムアウトエラー（ＢＥＲＲ）信号を出力するか否かを
指定する選択ビット（選択手段）１１０を含む判定手段
としてのカウンタレジスタｌｌｂとを備えており、例え
ば第２図のように構成される。上記タイミングジェネレ
ータ１１には、図示しないバスマスタからＢＣＬＫ信号
、バススタート（ＢＳ）信号及び処理完了信号が入力さ
れ、ウェイト信号及びＣＰＵを処理待ち状態とするデー
タコンプリート（ＤＣ）信号のタイミングを出力する。
また、上記ＢＥＲＲ信号をバスマスタに出力する。１２
はページレジスタ、１３はドントケアレジスタである。
はページレジスタ、１３はドントケアレジスタである。
この２つのレジスタ１２，１３は、１２ビツトからなり
、１Ｍバイトのページを基本単位としてアドレス空間を
任意に分割することができる。例えば、ページレジスタ
１２が“ｏｏｏｏｏｏｏｏｏｏｏｏ 、 ”でドントケ
アレジスタ１３が”０００００１１１１１１１ ｎ ”
である場合ニ、 ｍ定すレルヘーシハ”０ＯＯＯＯＸＸ
ＸＸＸＸＸＢ ”となり、指定されるアドレスは” ｏ
ｏｏｏｏｏｏｏ 、 ”〜” ０７ＦＦＦＦＦＦ Ｈ”
であり、第４図に示す領域Ａとなる。また、ページレジ
スタ１２が” ０１００００００００００Ｂ′で、ドン
トケアレジスタ１３が“１０１１１１１１ｔｌｌｌｎ”
である場合に、指定されるページは“ｘＩＸＸＸＸＸＸ
ＸＸＸＸ ｓ ”となり、指定されるアドレスは” ４
０００００００ Ｎ’″〜“７ＦＦＦＦＦＦＦ Ｈ”と
” Ｃ００ＯＯＯＯＯｏ ”〜” ＦＦＦＦＦＦＦＦ
Ｈ”であり、第４図に示す領域Ｂｌ、Ｂ２となる（但し
、８は２進表記、Ｈは１６進表記である）。１４はアド
レスコンパレータであり、上記ページレジスタ１２とド
ントケアレジスタ１３により分割されたアドレス空間と
、ＣＰＵからのアドレスＡＯ〜Ａ１２とを比較し。
、１Ｍバイトのページを基本単位としてアドレス空間を
任意に分割することができる。例えば、ページレジスタ
１２が“ｏｏｏｏｏｏｏｏｏｏｏｏ 、 ”でドントケ
アレジスタ１３が”０００００１１１１１１１ ｎ ”
である場合ニ、 ｍ定すレルヘーシハ”０ＯＯＯＯＸＸ
ＸＸＸＸＸＢ ”となり、指定されるアドレスは” ｏ
ｏｏｏｏｏｏｏ 、 ”〜” ０７ＦＦＦＦＦＦ Ｈ”
であり、第４図に示す領域Ａとなる。また、ページレジ
スタ１２が” ０１００００００００００Ｂ′で、ドン
トケアレジスタ１３が“１０１１１１１１ｔｌｌｌｎ”
である場合に、指定されるページは“ｘＩＸＸＸＸＸＸ
ＸＸＸＸ ｓ ”となり、指定されるアドレスは” ４
０００００００ Ｎ’″〜“７ＦＦＦＦＦＦＦ Ｈ”と
” Ｃ００ＯＯＯＯＯｏ ”〜” ＦＦＦＦＦＦＦＦ
Ｈ”であり、第４図に示す領域Ｂｌ、Ｂ２となる（但し
、８は２進表記、Ｈは１６進表記である）。１４はアド
レスコンパレータであり、上記ページレジスタ１２とド
ントケアレジスタ１３により分割されたアドレス空間と
、ＣＰＵからのアドレスＡＯ〜Ａ１２とを比較し。
アクセスされたアドレスが分割されたアドレス空間であ
ればアドレス信号を出力する。１５は設定手段としての
ウェイト数レジスタであり、このウェイト数レジスタ１
５はページレジスタ１２とドントケアレジスタ１３で分
割されたアドレス空間のウェイト数を設定する。１６は
タイミングセレクタであり、第３図のように構成され、
上記タイミングジェネレータ１１のウェイト信号の中か
らウェイト数レジスタ１５で指定された信号を出力する
。１７はＡＮＤ回路であり、アドレス空間が選択された
とき指定されたタイミングでタイミングセレクタ１６か
らのＤＣ信号を出力する。上記レジスタ１２．１３とア
ドレスコンパレータ１４とウェイト数レジスタ１５とタ
イミングセレクタ１６及びＡＮＤ回路１７によりそれぞ
れの領域で独立にウェイト数を設定できる第１〜第４領
域指定回路２０ａ〜２０ｄを構成する。１８はＯＲ回路
である。このＯＲ回路１８は、第１〜第４領域指定回路
２０ａ〜２０ｄにおけるそれぞれの領域からのＤＣ信号
の中でアクセスされたアドレス領域のＤＣ信号が、上記
ＣＰＵやダイレクトメモリアクセス制御装置（ＤＭＡＣ
）などのバスマスタに伝えられる。
ればアドレス信号を出力する。１５は設定手段としての
ウェイト数レジスタであり、このウェイト数レジスタ１
５はページレジスタ１２とドントケアレジスタ１３で分
割されたアドレス空間のウェイト数を設定する。１６は
タイミングセレクタであり、第３図のように構成され、
上記タイミングジェネレータ１１のウェイト信号の中か
らウェイト数レジスタ１５で指定された信号を出力する
。１７はＡＮＤ回路であり、アドレス空間が選択された
とき指定されたタイミングでタイミングセレクタ１６か
らのＤＣ信号を出力する。上記レジスタ１２．１３とア
ドレスコンパレータ１４とウェイト数レジスタ１５とタ
イミングセレクタ１６及びＡＮＤ回路１７によりそれぞ
れの領域で独立にウェイト数を設定できる第１〜第４領
域指定回路２０ａ〜２０ｄを構成する。１８はＯＲ回路
である。このＯＲ回路１８は、第１〜第４領域指定回路
２０ａ〜２０ｄにおけるそれぞれの領域からのＤＣ信号
の中でアクセスされたアドレス領域のＤＣ信号が、上記
ＣＰＵやダイレクトメモリアクセス制御装置（ＤＭＡＣ
）などのバスマスタに伝えられる。
次に動作について説明する。タイミングジェネレータ１
１は、カウンタ回路１１ａがＢＣＬＫ信号のカウントを
ＢＳ信号が有効となったときから開始し、このカウント
のタイミング及びカウント信号をタイミングセレクタ１
６に出力する。ＣＰＵのアクセスしたアドレスが、第１
〜第４領域指定回路２０ａ〜２０ｄのページレジスタ１
２とドントケアレジスタ１３に設定されたいずれかのア
ドレス空間であるとき、アドレスコンパレータ１４から
アドレス空間の選択を出力する。また、上記タイミング
ジェネレータ１１からのカウント信号によりウェイト数
レジスタ１５に設定されたウェイト数のＤＣ信号を出力
し、ＡＮＤ回路１７により上記アドレス空間の選択が出
力されていれば上記ＤＣ信号を有効として、ＯＲ回路１
８を介してバスマスタにＤＣ信号を出力する。このＤＣ
信号はバスマスタを介してＣＰＵに伝えられ、上記ＣＰ
Ｕを処理待ち状態とする。そして、当該ウェイトコント
ローラ１０に、カウンタレジスタ１１ｂに設定された値
以下でＩｌｏなどからの処理完了信号が入力されればタ
イムアウトエラーとはならずＢＥＲＲ信号は出力されな
い。また、選択ビット１１０がＢＥＲＲ信号を有効とし
ない場合、例えば選択ビット１１０が０”であるときも
ＢＥＲＲ信号は出力されず、上記処理完了信号を待ち続
ける。しかし、上記選択ビット１１０が有効であるとし
た場合、例えば選択ビット１１０が“１”であるときＢ
ＥＲＲ信号はバスマスタに出力され、ＣＰＵがタイムア
ウトエラーとして処理を行う。
１は、カウンタ回路１１ａがＢＣＬＫ信号のカウントを
ＢＳ信号が有効となったときから開始し、このカウント
のタイミング及びカウント信号をタイミングセレクタ１
６に出力する。ＣＰＵのアクセスしたアドレスが、第１
〜第４領域指定回路２０ａ〜２０ｄのページレジスタ１
２とドントケアレジスタ１３に設定されたいずれかのア
ドレス空間であるとき、アドレスコンパレータ１４から
アドレス空間の選択を出力する。また、上記タイミング
ジェネレータ１１からのカウント信号によりウェイト数
レジスタ１５に設定されたウェイト数のＤＣ信号を出力
し、ＡＮＤ回路１７により上記アドレス空間の選択が出
力されていれば上記ＤＣ信号を有効として、ＯＲ回路１
８を介してバスマスタにＤＣ信号を出力する。このＤＣ
信号はバスマスタを介してＣＰＵに伝えられ、上記ＣＰ
Ｕを処理待ち状態とする。そして、当該ウェイトコント
ローラ１０に、カウンタレジスタ１１ｂに設定された値
以下でＩｌｏなどからの処理完了信号が入力されればタ
イムアウトエラーとはならずＢＥＲＲ信号は出力されな
い。また、選択ビット１１０がＢＥＲＲ信号を有効とし
ない場合、例えば選択ビット１１０が０”であるときも
ＢＥＲＲ信号は出力されず、上記処理完了信号を待ち続
ける。しかし、上記選択ビット１１０が有効であるとし
た場合、例えば選択ビット１１０が“１”であるときＢ
ＥＲＲ信号はバスマスタに出力され、ＣＰＵがタイムア
ウトエラーとして処理を行う。
上記構成において、第１〜第４領域指定回路２０ａ〜２
０ｄにより任意のメモリのアドレス空間、Ｉｌｏの空間
及び任意のウェイト数を設定することができる。また、
ウェイト数レジスタ１５によりＣＰＵがアクセスしたメ
モリ又はＩｌｏにおける上記処理待ち状態の時間をそれ
ぞれ設定できるので、メモリやＩｌｏの応答時間に応じ
た処理待ち状態とすることができるとともに、この設定
された時間内に処理完了信号がない場合にカウンタレジ
スタｌｌａがタイムアウトエラーと判定できるので、Ｃ
ＰＵの処理待ち状態を保持し続けることはない、また、
カウンタレジスタｌｌａのタイムアウトエラーを出力す
るか上記処理完了信号を待ち続けるかを選択ビット１１
０により選択することができる。
０ｄにより任意のメモリのアドレス空間、Ｉｌｏの空間
及び任意のウェイト数を設定することができる。また、
ウェイト数レジスタ１５によりＣＰＵがアクセスしたメ
モリ又はＩｌｏにおける上記処理待ち状態の時間をそれ
ぞれ設定できるので、メモリやＩｌｏの応答時間に応じ
た処理待ち状態とすることができるとともに、この設定
された時間内に処理完了信号がない場合にカウンタレジ
スタｌｌａがタイムアウトエラーと判定できるので、Ｃ
ＰＵの処理待ち状態を保持し続けることはない、また、
カウンタレジスタｌｌａのタイムアウトエラーを出力す
るか上記処理完了信号を待ち続けるかを選択ビット１１
０により選択することができる。
また、上記ウェイトコントローラ１０をＣＰＵなどとと
もに、同一の半導体チップに集積することにより、シス
テムのタイミング設計を容易にし、またシステムを小型
化することができる。
もに、同一の半導体チップに集積することにより、シス
テムのタイミング設計を容易にし、またシステムを小型
化することができる。
［発明の効果］
以−ヒのように、この発明によればウェイトコントロー
ル装置を、設定手段により中央演算処理装置がアクセス
した外部周辺機器における上記処理待ち状態の時間をそ
れぞれ設定できるので、記憶装置や入出力装置の応答時
間に応じた処理待ち状態とすることが可能であるととも
に、この設定された時間内に処理完了信号がない場合に
判定手段がタイムアウトエラーと判定できるので、中央
演算処理装置の処理待ち状態を保持し続けることはなく
、外部周辺機器の異常を速やかに検出することが可能で
あり、また上記判定手段のタイムアウトエラーを出力す
るか上記処理完了信号を待ち続けるかを選択することが
できるので、幅広いシステムに対応することが可能であ
る。
ル装置を、設定手段により中央演算処理装置がアクセス
した外部周辺機器における上記処理待ち状態の時間をそ
れぞれ設定できるので、記憶装置や入出力装置の応答時
間に応じた処理待ち状態とすることが可能であるととも
に、この設定された時間内に処理完了信号がない場合に
判定手段がタイムアウトエラーと判定できるので、中央
演算処理装置の処理待ち状態を保持し続けることはなく
、外部周辺機器の異常を速やかに検出することが可能で
あり、また上記判定手段のタイムアウトエラーを出力す
るか上記処理完了信号を待ち続けるかを選択することが
できるので、幅広いシステムに対応することが可能であ
る。
第１図はこの発明の一実施例であるウェイトコントロー
ル装置のブロック図、第２図及び第３図は本実施例のウ
ェイトコントロール装置におけるタイミングジェネレー
タ及びタイミングセレクタの回路図、第４図は本実施例
のウェイトコントロール装置のアクセス空間を示す図、
第５図はウェイトコントロール装置を備えたマイクロコ
ンピュータのブロック図、第６図は従来のウェイトコン
トロール装置のブロック図、第７図は従来のウェイトコ
ントロール装置におけるウェイト数の設定状態を示す図
表である。 １０・・・ウェイトコントローラ（ウェイトコントロー
ル装置）、１１・・・タイミングジェネレータ、１１ａ
・・・カウンタ回路、ｌｌｂ・・・カウンタレジスタ（
判定手段）、１２・・・ページレジスタ、１３・・・ド
ントケアレジスタ、１４・・・アドレスコンパレータ、
１５・・・ウェイト数レジスタ（設定手段）、１６・・
・タイミングセレクタ、１７・・・ＡＮＤ回路、１８・
・・ＯＲ回路、２０ａ〜２０ｄ・・・第１〜第４領域指
定回路、１１０・・・選択ビット（選択手段）。
ル装置のブロック図、第２図及び第３図は本実施例のウ
ェイトコントロール装置におけるタイミングジェネレー
タ及びタイミングセレクタの回路図、第４図は本実施例
のウェイトコントロール装置のアクセス空間を示す図、
第５図はウェイトコントロール装置を備えたマイクロコ
ンピュータのブロック図、第６図は従来のウェイトコン
トロール装置のブロック図、第７図は従来のウェイトコ
ントロール装置におけるウェイト数の設定状態を示す図
表である。 １０・・・ウェイトコントローラ（ウェイトコントロー
ル装置）、１１・・・タイミングジェネレータ、１１ａ
・・・カウンタ回路、ｌｌｂ・・・カウンタレジスタ（
判定手段）、１２・・・ページレジスタ、１３・・・ド
ントケアレジスタ、１４・・・アドレスコンパレータ、
１５・・・ウェイト数レジスタ（設定手段）、１６・・
・タイミングセレクタ、１７・・・ＡＮＤ回路、１８・
・・ＯＲ回路、２０ａ〜２０ｄ・・・第１〜第４領域指
定回路、１１０・・・選択ビット（選択手段）。
Claims (1)
- 記憶装置又は入出力装置からの処理完了信号を受けるま
で中央演算処理装置を処理待ち状態とするウェイトコン
トロール装置において、上記中央演算処理装置がアクセ
スした記憶装置又は入出力装置における中央演算処理装
置の処理待ち状態の時間をそれぞれ設定する設定手段と
、上記時間内に処理完了信号がない場合にタイムアウト
エラーと判定する判定手段と、この判定手段のタイムア
ウトエラーを出力するか上記処理完了信号を待ち続ける
かを選択する選択手段とを備えたことを特徴とするウェ
イトコントロール装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046265A JPH03248236A (ja) | 1990-02-26 | 1990-02-26 | ウエイトコントロール装置 |
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