JP5509170B2 - マルチチップ積層体の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特にマルチチップ積層体の製造方法に関する。
新たな高密度実装技術であるマルチチップ積層実装法では、パッケージ内に多数の積層チップを実装する。このようにして製造されたマルチチップ積層体を検査するとき、チップを1つずつ基板上に積層したのち、チップ上の電極にプローブを当てて導通検査が実施される。このとき、マルチチップ積層体は、チップが積層される基板によってマルチチップ積層体の表面接合面積および厚さが増加するため、体格が大きくなる。特開2011−071441号公報には、マルチチップ積層体の体格を小さくするため、基板を使用しないウエハレベルチップ積層法によって無基板チップ積層体を製造する半導体装置の製造方法が記載されている。
特開2011−071441号公報
しかしながら、特許文献1に記載の半導体装置の製造方法では、ウエハ内に位置が固定されていない不良チップが発生する場合、ウエハ基準の照準方法で検査を行うため、無基板チップ積層体の不良率が高まる。また、マルチチップ積層体では、外部接続電極とテスト電極との間隔が従来の数百μm程度から百μm以下に小さくなるため、従来の検査装置のプローブでは導通検査を実施することができない。これに対して、無基板チップ積層体を基板に設置した後に導通検査を実施する方法が考えられるが、この方法では積層チップ同士の接点の良否を事前に判定することができない。また、無基板チップ積層体を基板に設置する前に無基板チップ積層体をファンアウト回路およびファンイン端子を備えるシリコンからなるトランスファー基板に接合し、導通検査を実施する方法があるが、このような製造方法は工程が複雑となり、かつ高コストになる。
本発明の目的は、無基板チップ積層体の導通検査を従来の検査装置で実施可能なTSV(Through Silicon Via)実装プロセスを用いて製造するマルチチップ積層体の製造方法を提供することにある。
本発明のもう1つの目的は、基板に搭載される前の無基板チップ積層体の良否を検査において判定することにより、低コストで規格外れの無基板チップ積層体の使用を防止可能なマルチチップ積層体の製造方法を提供することにある。
請求項1に記載のマルチチップ積層体の製造方法は、以下の第1ステップから第5ステップまでの5つのステップを含む。第1ステップでは、積層される複数のチップからなるチップ群の表面上に複数のテスト電極を有し、隣り合うチップの間にチップ積層間隙が形成される無基板チップ積層体を提供する。第2ステップでは、無基板チップ積層体のテスト電極が形成される表面とは反対側の表面に接着テープを固定する。第3ステップでは、接着テープの上にチップ積層間隙を充填するように充填封止体を形成する。第4ステップでは、接着テープを支持する開口を形成するテープキャリアをウエハテストトレーに固定する。第5ステップでは、無基板チップ積層体を前記接着テープに接着したまま、テープキャリアの開口に支持された接着テープをウエハ検査装置内に搭載する。テープキャリアおよびウエハテストトレーがウエハ検査装置内にある状態で、ウエハ検査装置の複数のプローブを用いて、接着テープに接着されたままウエハ検査装置内に導入され無基板チップ積層体上のテスト電極群を探り、無基板チップ積層体の導通検査を実施する。
請求項2に記載のマルチチップ積層体の製造方法では、さらにテープキャリアをウエハテストトレーから離脱させるステップを含む。
請求項3に記載のマルチチップ積層体の製造方法では、ウエハテストトレーはテープキャリアよりも大きく、また、両者の形状は異なっている。
請求項4に記載のマルチチップ積層体の製造方法では、ウエハテストトレーは銅、鉄またはこれらの合金からなるベースを備える。
請求項5に記載のマルチチップ積層体の製造方法では、ウエハテストトレーはベース上に設けられる複数の固定部を有し、固定部群はテープキャリアを所定位置に固定する。
請求項6に記載のマルチチップ積層体の製造方法では、固定部群はテープキャリアの複数の角部を固定する。
請求項7に記載のマルチチップ積層体の製造方法では、ウエハテストトレーのベースは固定表面と固定表面に形成される開口を有し、開口の形状はテープキャリアの周縁と同じ形状である。
請求項8に記載のマルチチップ積層体の製造方法では、充填封止体の形成ステップは、さらに無基板チップ積層体を超える樹脂溢れ部位の充填封止体を除去する溢れ樹脂除去ステップを含む。
請求項9に記載のマルチチップ積層体の製造方法では、溢れ樹脂除去ステップのあと、充填封止体はチップ群の複数の側面を被覆している。
請求項10に記載のマルチチップ積層体の製造方法では、チップ内に複数のシリコン貫通孔が設けられ、かつ無基板チップ積層体のチップ積層間隙群に複数の相互連結電極を設置する。このとき、相互連結電極群はシリコン貫通孔群と電気的に導通する。
本発明の一実施形態によるマルチチップ積層体の製造方法のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Aの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Bの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Cの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Dの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Eの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Fの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Gの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法の図1Hの次のステップを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法において使用するウエハテストトレーを示す正面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法において使用するウエハテストトレーを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法において使用するウエハテストトレーであって図2Aおよび図2Bとは異なるウエハテストトレーを示す正面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法において使用するウエハテストトレーであって図2Aおよび図2Bとは異なるウエハテストトレーを示す断面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法においてテープキャリアを搭載するウエハテストトレーを示す正面図である。 本発明の一実施形態によるマルチチップ積層体の製造方法において使用するウエハ検査装置を示す立体図である。
以下、添付された図面を参照して、本発明の実施形態について説明する。しかしながら、図面においては、本発明の基本構成や実施方法を示す概略図であり、本発明に係る要素と構成とだけを示し、実際に実施する部材の個数、外形、寸法を一定の比率で記載するものではなく、説明の便宜及び明確性のために簡略または誇張されている。一方、実際に使われる個数、外形、寸法は様々な設計に応じ、部材の配置により複雑になる可能性がある。
(一実施形態)
本発明の一実施形態によるマルチチップ積層体としての製造方法を図1A〜図5に基づいて説明する。
図1Aに示すように、「第1ステップ」としての無基板チップ積層体100を提供するステップでは、ウエハを分割して複数のチップ110を形成し、各チップ110の表面に複数のテスト電極130と複数の外部電極131とを形成する。ウエハの分割時および分割後には、チップ110群はウエハダイシングテープ210上に貼り付けられる。ウエハダイシングテープ210は、図示しないウエハ支持リングに貼り付けられ、ウエハ分割時、ウエハダイシングブレード220を用いてウエハのダイシングラインに沿って切り込みを入れることにより、チップ110群は形成される。
ウエハレベル検査の後、良好なチップ110は分類および収集され、図1Bに示すように、複数のチップ110をチップキャリア230上に積層し無基板チップ積層体100を形成する。このとき、隣り合うチップ110の間にチップ積層間隙120が形成される。最上層チップの表面には露出するパッド形状のテスト電極130が複数形成されるとともに銅からなる柱状の外部電極131が設けられる。テスト電極130群の間隔は外部電極131群の間隔よりも大きくなる。本実施例において、テスト電極130群は60μmから100μm程度までの間隔で設けられている。また、外部電極131群は30μmから60μm程度までの間隔で設けられている。
図1Bに示すように、各チップ110には複数のシリコン貫通孔111が設けられる。シリコン貫通孔111は、外部電極131と縦方向に連結して外部電極131群と電気的に接続する。また、シリコン貫通孔111は、図示しない再配線層を介してテスト電極130群と電気的に接続している。無基板チップ積層体100のチップ積層間隙120内には複数の相互連結電極140が設けられている。相互連結電極140群は、チップ110を積層する前に形成されているチップ表面の外部電極131により構成され、シリコン貫通孔111群と電気的に導通する。
次に図1Cに示すように、「第2ステップ」として無基板チップ積層体100を接着テープ252の上に固定する。このとき、テスト電極130群は接着テープ252の反対側になるように無基板チップ積層体100を固定する。接着テープ252は、粘着性によって無基板チップ積層体100を固定することができ、テープキャリア250の開口251内に設置される(図1F参照)。テープキャリア250は細長い金属筐体であり、接着テープ252をテープキャリア250に設置するステップは、充填封止体の形成前または形成過程中に実施される。本実施形態では、充填封止体の形成過程中のディスペンシング後と加熱硬化前との間に接着テープ252がテープキャリア250に設置される。これにより、無基板チップ積層体100を加熱炉へ搬送する搭載治具としてテープキャリア250が用いられる。
次に図1Cに示すように、「第3ステップ」として塗布針240を用いて充填封止体150を接着テープ252上に形成する。このとき、適当な温度および時間をかけることにより、毛管現象によって充填封止体150がチップ積層間隙120群に十分に充填される。充填封止体150は相互連結電極140群を図1Dに示すように密封する。充填された充填封止体150は、加熱によって硬化する。
さらに、図1Dおよび図1Eに示すように、充填封止体150を形成するステップは、溢れ樹脂除去ステップを含む。溢れ樹脂除去ステップでは、無基板チップ積層体100からはみ出る樹脂溢れ部位151の充填封止体150を除去する。これにより、無基板チップ積層体100を立方体形状に近づける。溢れ樹脂除去ステップは、充填封止体150の硬化成形前に実施され、図1Eに示すように溢れ樹脂除去ステップ後に充填封止体150がチップ110群の複数の側面112を被覆するように除去する。これにより、無基板チップ積層体100内のチップ110群を有効に保護する。
次に図1Gに示すように、「第4ステップ」としてウエハテストトレー260内にテープキャリア250を固定する。
次に図1Hに示すように、「第5ステップ」として無基板チップ積層体100を接着テープ252に接着したままウエハ検査装置270内に搭載する。ウエハテストトレー260は図4に示すようにテープキャリア250よりも大きく、またウエハテストトレー260とテープキャリア250との形状は異なっている。ここで、ウエハテストトレー260はテープキャリア250の載置用となっており、モジュール転換治具を構成する。ウエハテストトレー260の形状は円盤状であって、周知のウエハ支持リングの形状と同じである。しかしながら、ウエハテストトレー260には、周知のウエハ支持リングが有する中央の開口が形成されておらず、また、ウエハを接着するためのダイシングテープが設けられていない。また、テープキャリア250を細長い形状とすることにより、基板ストリップ方式のようにストリップ状輸送を行うことができる。
ウエハテストトレー260は、銅、鉄またはこれらの合金からなるベース261を備える。具体的に言えば、図2Aおよび図2Bに示すように、ウエハテストトレー260は複数の固定部262を有し、固定部262群はベース261上に設置されてテープキャリア250を所定位置に固定する。図4に示すように、固定部262群は接着テープ252に貼り付けられる無基板チップ積層体100を固定しているテープキャリア250の複数の角部を固定する。これにより、無基板チップ積層体100は接着テープ252に接着されたままウエハ検査装置270内に搭載される。
図3Aおよび3Bには、本実施形態の一変化例として、ウエハテストトレー260の異なる形状を示す。図3Aに示すウエハテストトレー260のベース261は、固定表面263および固定表面263に形成される開口264を有し、開口264の形状はテープキャリア250の周縁と同じ形状である。テープキャリア250が固定表面263上に装着される場合、テープキャリア250の底部は開口264内に一部嵌め込まれることで、ウエハテストトレー260内に固定される。
ウエハ検査装置270内では図1Hに示すように、ウエハ検査装置270の複数のプローブ271を用いてテスト電極130群を探り、無基板チップ積層体100の導通検査を実施する。ここで、プローブ271群はプローブカード275に装着されている。図5に示すように、ウエハ検査装置270はロードエリア272、搬送エリア273およびテストエリア274を有する。ロードエリア272内では周知のウエハ位置固定リングがロードまたはアンロードされ、搬送エリア273内での位置合わせ検査を通過した後にテストエリア274へ搬送される。テストエリア274内ではチップ表面の電極のウエハレベルを探るため、プローブ271群を装着したプローブカード275が設けられる。ウエハテストトレー260はウエハ支持リングとの寸法が同じになっており、ロードエリア272内に直接に搭載される。テストエリア274内ではプローブ271群で無基板チップ積層体100のテスト電極130群を探る。
検査が終了した後、図1Iに示すように、テープキャリア250をウエハテストトレー260から取り外す。これにより、ウエハテストトレー260は繰り返し使用される。なお、このあと、無基板チップ積層体100についてはマーキング、包装などの製造工程が行われる。
(効果)
(A)無基板チップ積層体100の検査において、接着テープ252の剥離による無基板チップ積層体100の再貼り付けおよびテープキャリア250の交換を不要とすることができる。また、無基板チップ積層体100は、従来使用されているファンアウト回路とファンイン端子とを備えるトランスファー基板に搭載しなくても、導通検査を実施することができ、チップ110群間の導通、すなわち相互連結電極140の接合の良否を判定することができる。これにより、接着テープの使用回数を少なくすることができる。したがって、無基板チップ積層体100の検査コストを低減でき、無基板チップ積層体100の検査効率を向上することができる。
(B)本実施形態の無基板チップ積層体100の製造方法では、ウエハ検査装置270内で無基板チップ積層体100の分類を直接行うことができる。これにより、基板に設置される前に無基板チップ積層体100の良否を判定することができ、規格外れの無基板チップ積層体100を除去することができる。したがって、規格外れの無基板チップ積層体100の使用を防止することができる。
(C)また、本実施形態の無基板チップ積層体100の製造方法では、従来のウエハ検査装置を用いて導通検査を実施することができ、ファインピッチ探りの要求を満たすことができる。
(その他の実施例)
(ア)上述の実施形態では、最上層チップの表面には複数の外部電極が設けられるとした。しかしながら、最上層チップの表面に設けられる電極はこれに限定されない。外部電極は省略してもよいし、テスト電極を外部電極としてもよい。
(イ)上述の実施形態では、テスト電極の形状はパッド形状であるとした。しかしながら、テスト電極の形状はこれに限定されない。バンプ形状であってもよい。
(ウ)上述の実施形態では、外部電極は銅からなる柱状形状とした。しかしながら、外部電極の形状及び材料はこれに限定されない。半田ボールまたは金属バンプであってもよい。
(エ)上述の実施形態では、相互連結電極は、積層前に形成するチップ表面の外部電極から構成されるとした。しかしながら、相互連結電極を構成する部品はこれに限定されない。導通可能な素子でもよいし、金属柱と半田材との組み合わせであってもよい。
(オ)上述の実施形態では、溢れ樹脂除去ステップは、充填封止体の硬化成形前に実施されるとした。しかしながら、溢れ樹脂除去ステップが実施されるタイミングはこれに限定されない。充填封止体の硬化成形後に実施してもよい。このとき、樹脂溢れ部位はレーザ分割工具を用いて除去してもよい。
以上、本発明をその好適な実施例に基づいて説明したが、本発明の保護範囲は特許請求の範囲により限定され、この保護範囲を基準として、本発明の精神と範囲内に触れるどんな変更や修正は本発明の保護範囲に属する。
100 無基板チップ積層体(マルチチップ積層体)、
110 チップ、
111 シリコン貫通孔、
112 側面、
120 チップ積層間隙、
130 テスト電極、
140 相互連結電極、
150 充填封止体、
151 樹脂溢れ部位、
210 ウエハダイシングテープ、
220 ウエハダイシングブレード、
230 チップキャリア、
240 塗布針、
250 テープキャリア、
251 開口、
252 接着テープ、
253 角部、
260 ウエハテストトレー、
261 ベース、
262 固定部、
263 固定表面、
264 開口、
270 ウエハ検査装置、
271 プローブ、
272 ロードエリア、
273 搬送エリア、
274 テストエリア、
275 プローブカード。

Claims (10)

  1. 積層される複数のチップからなるチップ群の表面に複数のテスト電極を有し、隣り合う前記チップの間にチップ積層間隙が形成される無基板チップ積層体を提供する第1ステップと、
    前記無基板チップ積層体の前記テスト電極が形成される表面とは反対側の表面に接着テープを固定する第2ステップと、
    前記接着テープの上に前記チップ積層間隙を充填するように充填封止体を形成する第3ステップと、
    前記接着テープを支持する開口を形成するテープキャリアをウエハテストトレーに固定する第4ステップと、
    前記無基板チップ積層体を前記接着テープに接着したまま、前記テープキャリアの前記開口に支持された前記接着テープをウエハ検査装置内に搭載し、前記テープキャリアおよび前記ウエハテストトレーが前記ウエハ検査装置内にある状態で、前記ウエハ検査装置の複数のプローブを用いて前記テスト電極群を探ることにより、前記無基板チップ積層体を検査する第5ステップと、
    を含むことを特徴とするマルチチップ積層体の製造方法。
  2. さらに前記テープキャリアを前記ウエハテストトレーから離脱させるステップを含むことを特徴とする請求項1に記載のマルチチップ積層体の製造方法。
  3. 前記ウエハテストトレーは前記テープキャリアよりも大きく、前記ウエハテストトレーと前記テープキャリアとの形状は異なっていることを特徴とする請求項1に記載のマルチチップ積層体の製造方法。
  4. 前記ウエハテストトレーは銅、鉄、またはこれらの合金からなるベースを備えることを特徴とする請求項1に記載のマルチチップ積層体の製造方法。
  5. 前記ウエハテストトレーは前記ベース上に設けられる複数の固定部を有し、前記固定部群は前記テープキャリアを所定位置に固定することを特徴とする請求項4に記載のマルチチップ積層体の製造方法。
  6. 前記固定部群は前記テープキャリアの複数の角部を固定することを特徴とする請求項5に記載のマルチチップ積層体の製造方法。
  7. 前記ウエハテストトレーの前記ベースは固定表面と前記固定表面に形成される開口とを有し、前記開口の形状は前記テープキャリアの周縁と同じ形状であることを特徴とする請求項6に記載のマルチチップ積層体の製造方法。
  8. 前記第3ステップは、前記無基板チップ積層体から樹脂が溢れている樹脂溢れ部位の充填封止体を除去する溢れ樹脂除去ステップを含むことを特徴とする請求項1に記載のマルチチップ積層体の製造方法。
  9. 前記溢れ樹脂除去ステップのあと、前記充填封止体は前記チップ群の複数の側面を被覆することを特徴とする請求項8に記載のマルチチップ積層体の製造方法。
  10. 前記チップ内に複数のシリコン貫通孔を設置し、かつ前記無基板チップ積層体の前記チップ積層間隙群に複数の相互連結電極を設置し、前記相互連結電極群は前記シリコン貫通孔群と電気的に導通していることを特徴とする請求項1に記載のマルチチップ積層体の製造方法。
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Publication number Priority date Publication date Assignee Title
JP3388462B2 (ja) * 1999-09-13 2003-03-24 日本電気株式会社 半導体チップ解析用プローバ及び半導体チップ解析装置
JP2003240820A (ja) * 2002-02-21 2003-08-27 Nec Electronics Corp プロービング装置および検査装置
JP2008070308A (ja) * 2006-09-15 2008-03-27 Tokyo Seimitsu Co Ltd マルチチッププローバ
JP5412667B2 (ja) * 2008-12-26 2014-02-12 独立行政法人産業技術総合研究所 積層lsiチップのシステム検査のための方法および検査システム
JP5570799B2 (ja) * 2009-12-17 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

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