KR20090009164A - 반도체 장치, 및 반도체 장치를 제조하는 방법 - Google Patents

반도체 장치, 및 반도체 장치를 제조하는 방법 Download PDF

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엘피다 메모리 가부시키가이샤
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Abstract

반도체 장치는 주면 상에 복수의 전극 패드들이 제공되고, 반도체 칩의 전극 패드들 상에 복수의 범프 전극들이 제공되는 반도체 칩을 포함한다. 또한, 반도체 장치는 반도체 칩의 주면의 측에 배치되고, 반도체 칩의 에지부로부터 적어도 50 ㎛ 이상 이격되도록 반도체 칩의 주면의 중앙 영역에 배치되는 배선 기판을 포함한다. 또한, 반도체 장치는 배선 기판상에 제공되고, 배선 기판의 배선을 통해 복수의 범프 전극들에 전기적으로 접속되는 복수의 외부 단자들과, 반도체 칩과 배선 기판 간에 제공되고, 범프 전극과 배선 간의 접속부를 피복하는 하부충전재료로 이루어지는 밀봉부를 포함한다.
범프 전극, 전극 패드, 밀봉부, 접속부, 하부충전재료, 반도체 칩

Description

반도체 장치, 및 반도체 장치를 제조하는 방법{SEMICONDUCTOR APPARATUS, AND METHOD OF MANUFACTURING SEMICONDUCTOR APPARATUS}
본 출원은 2007 년 7 월 18 일자로 출원된 일본 특허 출원 제 2007-186895 호를 기초로 하여 우선권의 이익을 주장하고, 그 개시물은 전체로 본 출원서에 참조로서 병합된다.
본 발명은 반도체 칩 상에 배선 기판이 실장되는 반도체 장치 및 그 반도체 장치를 제조하는 방법에 관한 것이다.
예를 들어, 일본 공개 특허 공보 평9-260536 호에 기술된 바와 같이, 본 발명에 따른 반도체 장치에서는, 엘라스토머를 통해 반도체 칩의 주면 상에 가요성 배선 기판이 배치된다. 반도체 장치는 반도체 칩의 전극 패드와 배선 기판의 개구부에 배치된 리드부를 전기적으로 접속시키고, 배선 기판의 다른 면에 외부 단자를 포함하며, 절연성 수지로 이루어진 밀봉 재료를 이용해 배선 기판의 개구부에 배치된 반도체 칩의 전극 패드 및 리드부를 피복하도록 구성된다.
본 발명에 따른 이러한 반도체 장치가 배선 기판에 제공된 개구부에서 반도체 칩의 전극 패드와 배선 기판의 리드부를 접속시키도록 구성되기 때문에, 반도체 칩의 전극 패드 바로 아래에 외부 단자를 제공하지 않을 수 있도록 반도체 장치를 구성한다.
해마다, 반도체 장치의 동작 속도가 증가해 왔기 때문에, 반도체 칩의 전극 패드로부터의 길이, 예를 들어, 배선 길이가 길어지면, 동작 속도는 낮아질 수도 있다. 따라서, 바람직한 전기적 특성을 획득하도록 반도체 장치의 배선 길이를 크게 단축시키는 요구가 있다.
반도체 칩의 전극 패드 바로 아래 외부 단자를 제공할 수 없기 때문에, 반도체 칩이 실장되는, 배선 기판의 영역에 배치되는 외부 단자들의 수는 감소되어야 할지도 모른다. 반도체 장치의 외부 단자들의 수는 증가하였고, 반도체 칩이 실장되는, 배선 기판의 영역 바깥에 외부 단자를 배치하는 것이 요구되어 배선 기판의 영역이 증가될 수도 있다. 배선 기판의 영역이 증가되면, 반도체 장치의 패키징 사이즈는 증가된다. 또한, 배선 기판의 영역이 증가되면, 배선 기판의 제조 시 매 샷 (shot) 마다 제조될 배선 기판의 수는 감소되고, 배선 기판의 비용은 증가된다.
본 발명에 따른 반도체 장치는 엘라스토머 (탄성 재료) 를 통해 배선 기판 상에 반도체 칩을 실장하여 반도체 장치의 2 차 설치 (secondary installation) 의 신뢰성을 향상시키도록 구성된다. 그러나, 열 팽창 계수들 간의 차이에 의한 스트레스를 감소시키고, 엘라스토머를 통해 배선 기판상에 반도체 칩을 실장함으로써 2 차 설치의 신뢰성 향상시키는 것이 가능하나, 엘라스토머는 비싼 재료여서 반도체 장치의 제조 비용을 상승시킬 수도 있다.
또한, 본 발명에 따른 반도체 장치에서는, TAB (테이프 자동 접착) 방법에 따라 가요성 배선 기판상에 반도체 칩을 실장하여, 시트 사이즈 공차 또는 롤의 영향 때문에 필요한 실장 정확성이 획득되지 않았을 수도 있고, 고가의 실장 설비가 요구될 수도 있다. 또한, 전극 패드의 피치와 반도체 장치의 배선이 좁아졌기 때문에, 실장 정확성의 향상이 요구된다.
본 발명의 목적은 매 샷마다 제조될 배선 기판의 수가 감소되는 것을 방지하고, 바람직한 전기적 특성을 획득하며, 반도체 칩에 인가되는 스트레스를 저감하여 신뢰성을 개선하는 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치에서는 주면 상에 복수의 전극 패드들을 제공하고, 반도체 칩의 전극들 상에 복수의 범프 전극들을 제공하고, 반도체 칩의 주면 측에 배선 기판을 배치하고 반도체 칩의 에지부로부터 적어도 50 ㎛ 이상 이격되도록 반도체 칩의 주면의 영역 내에 배선 기판을 위치시키고, 배선 기판상에 제공되는 복수의 외부 단자들을 배선 기판의 배선들을 통해 복수의 범프 전극들에 전기적으로 접속시키며, 반도체 칩과 배선 기판 간에 절연성 밀봉부를 제공하여 범프 전극과 배선 간의 접속부를 피복하는 반도체 칩이 제공된다.
본 발명에 따르면, 매 샷마다 제조될 배선 기판의 수가 감소되는 것을 방지하고, 바람직한 전기적 특성을 획득하며, 반도체 칩에 인가된 스트레스를 감소시켜 신뢰성을 개선할 수 있다.
본 발명의 상기 목적과 다른 목적, 특징 및 이점은 본 발명의 실시예들을 설명하는 첨부된 도면을 참조하여 다음의 설명으로부터 명확하게 될 것이다.
이하에서는, 도면을 참조하여 본 발명의 예시적 실시형태들을 상세히 기술한다.
[제 1 예시적 실시형태]
도 1 및 도 2 는 본 예시적 실시형태에 따른 BGA (볼 그리드 어레이) 의 반도체 장치 (1) 의 패키징 구조를 나타내는 도면들이다. 도 1 은 측 단면도이고, 도 2 는 평면도이다. 도 3 은 마더보드 (motherboard) 상에 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치 (1) 를 설치하는 이러한 예시적 실시형태를 나타내는 도면이다.
도 1 및 도 2 에 도시된 바와 같이, 본 발명의 예시적 실시형태에 따른 반도체 장치 (1) 의 형상은 대략 정방형 판이고, 반도체 장치 (1) 는 주면 (2a) 상에 미리 결정된 회로가 형성되는 반도체 칩 (2) 을 포함한다. 반도체 장치 (1) 는 반도체 칩 (2) 의 주면 (2a) 측의 중심선 (2d) 상에 라인으로 배열된 복수의 전극 패드들 (3) 을 포함한다. 절연성 보호막 (4, insulating passivation film) 은 전극 패드 (3) 를 제외한 반도체 칩 (2) 의 주면 (2a) 상에 형성되어 반도체 칩 (2) 의 회로가 형성되는 표면을 보호한다. 예를 들어, 반도체 칩 (2) 에서는, 마이크로프로세서와 같은 논리 회로나 SRAM (Static Random Access Memory) 및 DRAM (Dynamic Random Access Memory) 과 같은 저장 회로가 형성된다.
후술하는 배선 기판에 접속시키는 범프 전극 (5) 은 각각 반도체 칩 (2) 에 형성된 복수의 전극 패드들 (3) 상에 형성된다. 예를 들어, 용융된 팁 (melted tip) 에서 볼을 형성하는 배선을 초음파 열 압착하고 이를 단선함으로써 전극 패드 (3) 상에 범프 전극 (5) 을 형성한다.
반도체 칩 (2) 의 주면 (2a) 측에 반도체 칩 (2) 의 영역보다 작은 영역을 갖게 구성된 배선 기판 (6) 을 배치한다. 배선 기판 (6) 은 예를 들어, 그 형상이 테이프 형상이고, 후술하는 외부 단자를 접속시키는 복수의 랜드들 (8) 및 반도체 칩 (2) 의 전극 패드 (3) 상에 형성된 랜드 (8) 와 범프 전극 (5) 을 접속시키는 배선 (9) 을 폴리이미드 수지 등으로 이루어진 테이프 기재 (7) 상에 형성하는 배선 기판이다. 랜드 (8) 의 접속부 등을 제외하는 테이프 기재 (7) 의 표면 상에 절연성 보호막인 솔더 레지스트 (10, solder resist) 를 제공한다.
범프 전극 (5) 및 솔더와 같은 도전성 재료 (11) 를 통해 배선 (9) 에 전기적으로 접속되어 있는 반도체 칩 (2) 의 대략 중앙 영역에 배선 기판 (6) 을 실장한다. 본 예시적 실시형태에서는, 중심선 (2d) 에 라인으로 범프 전극 (5) 이 배열되기 때문에, 반도체 칩 (2) 의 길이 방향에 따라 장방형 형상으로 배선 기판 (6) 을 형성한다. 배선 기판 (6) 의 에지부들 (6b 및 6c) 과 반도체 칩 (2) 의 에지부들 (2b 및 2c) 간에 공간 영역들 (2b1 및 2c1) 을 형성한다. 공간 영역들 (2b1 및 2c1) 의 폭은 적어도 50 ㎛ 이상이다. 도 2 에 도시된 실시예에서는, 배선 기판 (6) 의 에지부 (6b) 에서 반도체 칩 (2) 의 에지부 (2b) 까지의 공간 영역 (2b1) 은 50 ㎛ 이다. 한편, 반도체 칩 (2) 의 주면 (2a) 상의 공간 영역 (2b1 및 2c1) 에 의해 포위된 영역은 중앙 영역으로 불린다. 상술한 바와 같이, 반도체 칩 (2) 의 에지부들 (2b 및 2c) 로부터 50 ㎛ 이상 이격되도록 배선 기판 (6) 을 실장함으로써, 본 발명은 다이싱 블레이드 (dicing blade) 등을 작동시킬 수 있고, 여기서 다이싱 블레이드는 반도체 웨이퍼를 다이싱하도록 회전-연마 (rotation-grind) 하고, 배선 기판 (6) 이 박리되는 것을 방지한다. 배선 기판 (6) 의 4 개의 코너에 모따기부 (12, chamfer parts) 를 형성하여 배선 기판 (6) 을 박리하기 어렵게 구성한다. 한편, 모따기부 (12) 는 도면에 도시된 바와 같이 R 모따기와 다른 임의의 절단 형상으로 형성되고, C 모따기 일 수도 있다.
반도체 칩 (2) 의 중앙 영역 이외의 영역에 배선 기판 (6) 을 배치할 수도 있다. 그러나, 열적 스트레스 등 때문에 반도체 칩 (2) 내에 랩 (wrap) 을 유 도하는 경우라도, 랩에 의해 중앙 영역에 영향을 미치기 어렵고, 신뢰성을 증가시킬 수 있어 반도체 칩 (2) 의 중앙 영역에 배선 기판 (6) 을 실장하는 것이 바람직하다.
반도체 칩 (2) 의 영역 내에 배선 기판 (6) 의 4 개의 측을 배치하고, 반도체 칩 (2) 의 영역보다 배선 기판 (6) 의 영역을 작게 하도록 배선 기판 (6) 을 형성하여 매 샷마다 제조될 배선 기판 (6) 수를 증가시킬 수 있고, 또한 반도체 장치 (1) 의 2 차 설치에 의해 야기되는 스트레스를 감소시킬 수 있다.
배선 기판 (6) 에 제공된 랜드 (8, land) 상에 레티큘라 패턴 (reticular pattern) 으로 마더보드 (13) 에 설치될 복수의 외부 단자들 (14) 등을 배치한다. 플럭스를 통해 랜드 (8) 상에 예를 들어, 솔더 등으로 이루어진 볼을 실장하고 리플로우함으로써 외부 단자 (14) 를 형성한다. 외부 단자 (14) 의 반경 측은 예를 들어, 0.35 mm 이고, 0.5 mm 피치로 외부 단자 (14) 를 배치하여 배선 기판 (6) 상에 외부 단자 (14) 를 효율적으로 배치할 수 있다. 작은 영역을 갖는 배선 기판 (6) 상에 외부 단자들 (14) 을 함께 배치함으로써 배선 기판 (6) 상의 배선 (9) 도 짧아질 수 있고, 반도체 장치 (1) 의 전기적 특성도 개선될 수 있다.
반도체 칩 (2) 과 배선 기판 (6) 간에 절연성 밀봉 재료로서 하부충전재료 (15, underfill material) 를 제공한다. 범프 전극 (5) 과 배선 (9) 간의 적어도 접속부 (16; 접속 패드) 에서 피복하도록 하부충전재료 (15) 를 구성할 수도 있으나, 본 예시적 실시형태에서는, 반도체 칩 (2) 상에 구부러짐 없이 테이프-형상의 배선 기판 (6) 을 실장하기 때문에, 반도체 칩 (2) 과 배선 기판 (6) 간을 피복 하도록 하부충전재료 (15) 를 제공한다.
상술한 바와 같이, 본 발명에서, 반도체 장치 (1) 는 주면 (2a) 상에 복수의 전극 패드들 (3) 을 제공하는 반도체 칩 (2) 을 구비하게 구성되고, 반도체 칩 (2) 의 전극 패드들 (3) 상에 제공된 복수의 범프 전극들 (5) 을 구비하게 구성되고, 반도체 칩 (2) 의 주면 (2a) 측에 배치되고 반도체 칩 (2) 의 에지부들 (2b 및 2c) 로부터 적어도 50 ㎛ 이상 이격되도록 반도체 칩 (2) 의 주면 (2a) 의 중앙 영역에 위치되는 배선 기판 (6) 을 구비하게 구성되고, 배선 기판 (6) 에 제공되고 배선 기판 (6) 의 배선들 (9) 을 통해 복수의 범프 전극들 (5) 에 전기적으로 접속되는 복수의 외부 단자들 (14) 을 구비하게 구성되며, 반도체 칩 (2) 과 배선 기판 (6) 간에 제공되고 범프 전극 (5) 과 배선 (9) 간의 적어도 접속부를 피복하는 하부충전재료 (15) 로 이루어지는 밀봉부를 구비하게 구성됨으로써, 실제 칩 사이즈를 갖는 반도체 장치를 실현할 수 있다.
본 발명에서, 배선 기판 (6) 의 영역이 반도체 칩 (2) 의 영역보다 작기 때문에, 매 샷마다 제조될 배선 기판 (6) 의 수는 증가될 수 있어 반도체 장치 (1) 의 비용은 감소될 수 있다. 본 발명에서, 배선 기판 (6) 의 영역을 반도체 칩 (2) 의 영역보다 작게 함으로써, 반도체 장치 (1) 의 2 차 설치의 스트레스가 인가되는 반도체 칩 (2) 의 에지부들 (2b 및 2c) 에 이웃함 (neighborhood) 을 회피하도록 배선 기판 (6) 을 실장할 수 있어, 반도체 장치 (1) 에 인가된 스트레스를 감소시킬 수 있다. 또한, 본 발명에서, 반도체 칩 (2) 보다 배선 기판 (6) 이 작기 때문에, 반도체 칩 (2) 과 배선 기판 (6) 간에 하부충전재료 (15) 를 주입하는 것이 더욱 쉬어졌다. 또한, 구성될 배선 기판 (6) 의 영역을 반도체 칩 (2) 의 그것보다 작게 함으로써, 마더보드 (13) 에 설치된 부분의 영역을 감소시킬 수 있다. 또한, 본 발명에서, 배선 기판 (6) 상의 배선 (9) 을 짧게 구성할 수 있기 때문에, 반도체 장치 (1) 의 전기적 특성을 개선할 수 있다.
본 발명에서, 반도체 칩 (2) 의 절단 영역 내에 수지 등이 제공되지 않기 때문에, 다이싱하는 절단 능력을 개선하고, 수지 등에 포함된 충전재 (filler) 에 의해 다이싱 블레이드가 마모되는 것을 방지하며, 다이싱 블레이드가 소비되는 것을 억제하는 것이 가능하다.
본 발명에서, 상술한 바와 같이, 배선 기판 (6) 의 영역을 반도체 칩 (2) 의 그것보다 작게 함으로써, 도 3 에 도시된 바와 같이, 마더보드 (13) 에 설치된 부분의 영역을 감소시킬 수 있다. 그 때문에, 마더보드 (13) 의 자유 영역에 칩 콘덴서 (chip condenser) 와 같은 작은 크기의 수동부들 (17) 을 실장할 수 있어, 본 발명은 마더보드 (13) 의 사이즈를 감소시키는데 기여할 수 있다.
도 4 는 반도체 칩 (2) 의 범프 전극 (5) 과 배선 기판 (6) 간의 접속 구조의 변형된 실시예를 나타내는 도면이고, 범프 전극 (5) 에 대응하는 배선 기판 (6) 의 위치에서 각각의 오목부들 (18) 이 제공된다. 오목부 (18) 는 범프 전극 (5) 이 오목부 (18) 내에 위치될 정도까지 허용하도록 충분히 크다. 오목부 (18) 에서는, 배선 기판 (6) 의 외부 단자 측의 표면층 배선이 노출됨으로써 구성되고, 도전성 재료 (11) 를 통해 배선 기판 (6) 의 외부 단자 측의 표면층 배선에 범프 전극 (5) 이 접속된다. 그 때문에, 반도체 장치 (1) 는 더욱 얇게 될 수 있다.
Cu/Ni/Au 의 도금 (19) 은 오목부 (18) 내의 표면층 배선 상에 제공되어, 반도체 칩 (2) 과 배선 기판 (6) 을 바람직하게 전기적으로 접속시킬 수 있다. 전기적으로 접속부 내에 오목부 (18) 가 제공되기 때문에, 반도체 칩 (2) 과 배선 기판 (6) 간의 본딩 영역을 키울 수 있다.
도 5 는 다층 배선 기판이 사용되는 경우 접속 구조의 변형된 실시예를 나타내는 도면이다. 도 4 에서와 같이, 범프 전극 (5) 에 대응하는 배선 기판 (6) 의 부분에서 오목부 (18) 를 제공하고, 오목부 (18) 내에 배선 (9) 을 노출하도록 다층 배선 기판을 사용함으로써, 반도체 장치 (1) 의 높이를 더욱 억제하고, 고밀도로 배선 (9) 을 실현할 수 있다.
이하에서는, 본 예시적 실시형태에 따른 반도체 장치 (1) 의 제조 방법을 기술한다.
도 6 내지 도 8 은 본 발명의 예시적 실시형태에 따른 반도체 장치 (1) 의 제조 흐름을 나타내는 도면들이다. 도 6 내지 도 8 을 참조하여 본 발명의 일 예시적 실시형태에 따른 반도체 장치 (1) 의 제조 방법을 기술한다.
우선, 예를 들어, 단결정 인상 방법 (pulling method) 등에 의해 형성된 실리콘 잉곳을 절단함으로써 획득되는 디스크 형상 기판의 주면 상에 확산 공정 등을 통해 원하는 회로 및 전극 패드들을 형성함으로써 획득되는 반도체 장치 (1) 를 제조하기 위해 반도체 웨이퍼 (20) 를 제공한다.
도 6 에 도시된 바와 같이, 프레임 형상 지그 (21, jig) 주위에 내열성 접착 테이프 (22) 를 놓고, 내열성 테이프 (22) 상에 반도체 웨이퍼 (20) 의 이면을 위치 및 고정시킨다. 반도체 웨이퍼 (20) 에 제공된 반도체 칩들 (2) 각각에 복수의 전극 패드들 (3) 을 형성하고, 도 7a 에 도시된 바와 같이, 전극 패드 (3) 상에 범프 전극 (5) 을 형성한다. 전극 패드 (3) 상에 용융된 팁에서 볼을 형성하는 배선을 초음파 열 압착하고 그 배선을 단선하여 범프 전극 (5) 을 형성한다. 한편, 도금 등으로 범프 전극 (5) 을 형성할 수도 있다.
도 7b 에 도시된 바와 같이, 범프 전극 (5) 을 형성한 후, 반도체 웨이퍼 (20) 에는 각 반도체 칩 (2) 의 범프 전극 (5) 을 피복하도록 하부충전재료 (15) 와 같은 밀봉 재료가 선택적으로 도포된다. 하부충전재료 (15) 는 예를 들어, 반도체 웨이퍼 (20) 의 범프 형성 영역 내의 개구를 포함하는 마스크 (23) 에 탑재하고, 스퀴지 (24, squeegee) 를 이용해 개구 내로 하부충전재료 (15) 를 부음으로써 선택적으로 형성될 수 있다. 한편, 반도체 웨이퍼 (20) 에 하부충전재료 (15) 를 스피너-도포 (spinner-applying) 함으로써 전체 표면 상에 형성되도록 하부충전재료 (15) 를 구성할 수도 있다. 스피너-도포 시, 반도체 웨이퍼 (20) 상에 균일한 두께를 갖는 하부충전재료 (15) 를 더욱 효율적으로 형성할 수 있다.
상술한 바와 같이, 반도체 칩 (2) 의 영역보다 작은 영역을 갖고, 복수의 랜드들 (8), 및 반도체 칩 (2) 의 전극 패드 (3) 상에 형성된 범프 전극 (5) 과 랜드 (8) 를 접속시키는 원하는 배선 (9) 을 형성하는 배선 기판 (6) 을 미리 제공한다. 배선 기판 (6) 의 범프 전극 (5) 에 대한 접속부에 솔더와 같은 도전성 재료 (11) 를 미리 제공한다.
도 7c 에 도시된 바와 같이, 흡수 콜릿 (25, absorbing collet) 등에 의해 흡수되면서 반도체 칩 (2) 의 전극 패드 (3) 와 배선 기판 (6) 의 접속부 (16, 접속 패드) 를 정렬시키고 도전성 재료 (11) 를 통해 배선 기판 (6) 의 접속부 (16, 접속 패드) 와 범프 전극 (5) 을 전기적으로 접속시킴으로써 반도체 칩 (2) 상에 배선 기판 (6) 을 탑재한다. 도 8 에 도시된 바와 같이, 이전의 번-인 테스트 (burn-in test) 등의 결과에 기초하여 반도체 웨이퍼 (20) 상에 비결함 제품으로서 판정되는 반도체 칩 (2) 상에만 배선 기판 (6) 을 탑재한다. 상술한 바와 같이, 결함 제품으로서 판정되는 반도체 칩 (2) 상에 배선 기판 (6) 을 탑재하지 않기 때문에, 배선 기판 (6) 을 탑재하는 프로세스 효율성을 개선할 수 있다. 또한, 배선 기판 (6) 을 효율적으로 이용할 수 있기 때문에, 비용을 절감할 수 있다.
가열 메커니즘을 이용하여 배선 기판 (6) 을 탑재하는 흡수 콜릿 (25) 을 제공하고, 배선 기판 (6) 을 전사하는 것뿐만 아니라 배선 기판 (6) 을 가열함으로써 배선 기판 (6) 을 효율적으로 실장할 수도 있다.
반도체 칩 (2) 상에 배선 기판 (6) 을 실장함으로써, 전극 패드 (3) 를 피복하도록 선택적으로 도포된 밀봉 재료인 하부충전재료 (15) 를 확장시켜 반도체 칩 (2) 과 배선 기판 (6) 간의 공간을 하부충전재료 (15) 로 피복한다. 상술한 바와 같이, 하부충전재료 (15) 를 이용해 범프 전극 (5) 과 배선 기판 (6) 간의 접속부, 및 반도체 칩 (2) 과 배선 기판 (6) 간의 공간을 피복함으로써, 접속부를 보호하고, 구부러짐 없이 배선 기판 (6) 을 접착 고정하는 것이 가능하다. 한편, 반도체 칩 (2) 상에 배선 기판 (6) 을 실장한 후, 반도체 칩 (2) 과 배선 기판 (6) 간의 공간에 도전성 하부충전재료 (15) 를 주입함으로써 하부충전재료 (15) 를 형성할 수도 있다.
배선 기판 (6) 이 실장되는 반도체 칩 (2) 에 볼 실장 프로세스를 행하여, 도 7d 에서와 같이, 배선 기판 (6) 의 랜드 (8) 상에 도전성 볼을 실장하고, 복수의 외부 단자들 (14) 을 형성한다. 볼 실장 프로세스 시, 배선 기판 (6) 의 랜드 (8) 상에 볼을 배치함으로써 복수의 흡수 홀들이 형성되어 있는 실장 툴 (26) 을 이용한다. 즉, 실장 툴 (26) 을 이용함으로써, 예를 들어, 솔더 등으로 이루어진 볼 (27) 이 흡수 홀에 유지되고, 유지된 볼 (27) 에 플럭스가 전사 형성되며, 배선 기판 (6) 의 랜드 (8) 상에 볼들 (27) 을 함께 실장함으로써 복수의 외부 단자들 (14) 을 형성한다. 볼 (27) 을 실장한 후, 리플로우 (reflow) 에 의해 볼 (27) 을 고정하여 랜드 (8) 상에 외부 단자 (14) 를 형성한다.
다음으로, 반도체 웨이퍼 (20) 에 다이싱 프로세스를 행해, 도 7e 에 도시된 바와 같이, 반도체 웨이퍼 (20) 를 절단하여 각각의 반도체 칩 (2) 으로 분리한다. 다이싱 프로세스 시, 예를 들어, 다이싱 테이블에 놓이고, 고속으로 회전하는 다이싱 블레이드 (28) 에 의해 반도체 칩들 (2) 간의 다이싱 라인 (29) 을 회전-연마함으로써 반도체 웨이퍼 (20) 를 절단한다.
예를 들어, 반도체 칩 (2) 의 에지부들 (2b 및 2c) 로부터 50 ㎛ 이상 배선 기판 (6) 의 에지부들 (6b 및 6c) 을 이격시키도록 배선 기판 (6) 을 실장한다. 상술한 바와 같이, 반도체 칩 (2) 의 에지부들 (2b 및 2c) 로부터 50 ㎛ 이상 이격되도록 배선 기판 (6) 을 실장함으로써, 반도체 웨이퍼 (20) 를 다이싱할 때 배 선 기판 (6) 의 에지부들 (6b 및 6b) 의 박리를 감소시키는 것이 가능하다.
다음으로, 도 7f 에 도시된 바와 같이, 픽업 장치의 푸쉬 업 수단 (30) 에 의해 내열성 테이프 (22) 의 하부측으로부터 반도체 칩 (2) 을 푸쉬 업 하고, 내열성 테이프 (22) 로부터 반도체 칩 (2) 을 제거하며, 배선 기판 (6) 이 실장되는 반도체 칩 (2) 을 픽업한다. 그 때문에, 도 1 에 도시된 바와 같이 실제 칩 사이즈의 반도체 장치 (1) 를 획득할 수 있다.
상술한 바와 같이, 본 발명에서, 반도체 칩 (2) 의 영역보다 작은 영역을 갖는 배선 기판 (6) 을 이용하여 웨이퍼로서 반도체 장치 (1) 를 제조하기 때문에, 반도체 장치 (1) 를 효율적으로 제조할 수 있다. 본 발명에서는, 반도체 칩 (2) 의 영역보다 작은 영역을 갖는 배선 기판 (6) 을 사용하기 때문에, 매 샷마다 제조될 배선 기판 (6) 의 수를 증가시킬 수 있고, 반도체 장치 (1) 의 비용을 감소시킬 수 있다. 본 발명에서는, 반도체 웨이퍼 (20) 의 비결함 칩 상에만 배선 기판 (6) 을 실장하기 때문에, 배선 기판 (6) 을 효율적으로 실장할 수 있다.
본 발명에서, 반도체 칩 (2) 의 에지부들 (2b 및 2c) 로부터 50 ㎛ 이상 이격되도록 배선 기판 (6) 을 실장하기 때문에, 다이싱될 때 다이싱 블레이드 (28) 에 접촉하지 않고 반도체 웨이퍼 (20) 를 바람직하게 절단할 수 있다. 반도체 칩 (2) 의 절단 영역 내에 수지 등이 제공되지 않도록 본 예시적 실시형태에 따른 반도체 장치 (1) 를 구성함으로써, 다이싱하는 절단 능력을 향상시키고, 수지 등 내에 포함된 충전재에 의해 다이싱 블레이드 (28) 가 마모되는 것을 방지하며, 다이싱 블레이드 (28) 가 소비되는 것을 방지하는 것이 가능하다.
[제 2 예시적 실시형태]
도 9 는 본 예시적 실시형태에 따른 반도체 장치 (1) 의 패키징 구조를 나타내는 측 단면도이다. 도 10 은 이면 기판 측으로부터 본 예시적 실시형태에 따른 반도체 장치 (1) 를 관찰함으로써 획득되는 사시도이다.
본 예시적 실시형태에 따른 반도체 장치 (1) 의 형상은 제 1 예시적 실시형태에서와 같이 대략 정방형 판이고, 반도체 장치 (1) 는 주면 (2a) 상에 미리 결정된 회로가 형성되는 반도체 칩 (2) 을 포함한다. 반도체 장치 (1) 는 대략 중앙 영역, 예를 들어, 반도체 칩 (2) 의 주면 (2a) 측의 중앙 영역 상에 배열된 복수의 전극 패드들 (3) 을 포함한다. 전극 패드들 (3) 을 제외한 반도체 칩 (2) 의 주면 (2a) 상에 도전성 보호막 (4) 을 형성하여 반도체 칩 (2) 의 회로가 형성되는 표면을 보호한다.
제 1 예시적 실시형태에서와 같이, 배선 기판 (6) 에 접속시키는 범프 전극들 (5) 을 각각 반도체 칩 (2) 상에 형성된 복수의 전극 패드들 (3) 상에 형성한다. 반도체 칩 (2) 의 영역보다 작은 영역을 갖는 배선 기판 (6) 을 반도체 칩 (2) 의 주면 (2a) 의 상측에 배치한다. 배선 기판 (6) 은 그의 형상이 예를 들어, 테이프 형상이고, 후술하는 외부 단자를 접속시키는 복수의 랜드들 (8), 및 랜드 (8) 와 반도체 칩 (2) 의 전극 패드 (3) 상에 형성된 범프 전극 (5) 을 접속시키는 배선 (9) 을 폴리이미드 수지 등으로 이루어지는 테이프 기재 (7) 상에 형성한다. 도전성 보호막, 예를 들어, 솔더 레지스트 (10) 는 랜드 (8) 와 같은 접속부를 제외한 테이프 기재 (7) 의 표면 상에 제공된다.
반도체 칩 (2) 의 대략 중앙 영역에 실장될 도전성 재료 (11) 를 통해 배선 (9) 에 배선 기판 (6) 을 전기적으로 접속시킨다. 본 예시적 실시형태에서, 중앙 영역 상에 라인으로 범프 전극들 (5) 을 제공하기 때문에, 반도체 칩 (2) 의 길이 방향에 따라 장방형 형상으로 배선 기판 (6) 을 형성한다. 배선 기판 (6) 의 4 개의 코너들에서 모따기부들 (12) 을 형성하여 배선 기판 (6) 을 박리하기 어렵게 구성한다.
본 예시적 실시형태의 특징은 제 1 예시적 실시형태의 특징들뿐만 아니라, 반도체 칩 (2) 의 주면 (2a) 의 반대측 표면 (다른 표면) 의 전체 표면 상에 도전성 보호 재료 (31, 제 1 보호 재료) 를 제공하는 것이다. 에폭시 수지 등은 예를 들어, 보호 재료 (31) 를 위해 사용된다. 반도체 웨이퍼 (20) 를 백-그라인드 (back-grind) 한 후, 액상 수지를 스피너-도포함으로써 균일한 두께로 반도체 웨이퍼 (20) 의 전체 이면상에 보호 재료 (31) 를 형성한다.
도 9 에 도시된 바와 같이, 반도체 칩 (2) 의 다른 표면 측에 절연성 수지로 이루어진 제 1 보호 재료 (31) 를 제공하기 때문에, 반도체 칩 (2) 내에 크랙 및 칩핑 (chipping) 의 발생을 감소시킬 수 있다. 제 1 보호 재료 (31) 를 유색 재료로 구성하는 경우, 도 10 에 도시된 바와 같이, 반도체 칩 (2) 의 다른 표면 측에 형성된 마크를 명확히 표시하는 것이 가능해 진다.
상술한 바와 같이, 본 발명에서, 반도체 장치 (1) 는 주면 (2a) 상에 복수의 전극 패드들 (3) 이 제공되는 반도체 칩 (2) 을 구비하게 구성되고, 반도체 칩 (2) 의 전극 패드들 (3) 상에 제공된 복수의 범프 전극들 (5) 을 구비하게 구성되고, 반도체 칩 (2) 의 주면 (2a) 측에 배치되고 반도체 칩 (2) 의 영역보다 작은 영역을 갖는 배선 기판 (6) 을 구비하게 구성되고, 배선 기판 (6) 에 제공되고 배선 기판 (6) 의 배선들 (9) 을 통해 복수의 범프 전극들 (5) 에 전기적으로 접속되는 복수의 외부 단자들 (14) 을 구비하게 구성되고, 반도체 칩 (2) 과 배선 기판 (6) 간에 제공되고 범프 전극 (5) 과 배선 (9) 간의 적어도 접속부를 피복하는 하부충전재료 (15) 로 이루어지는 밀봉부를 구비하게 구성되며, 반도체 칩 (2) 의 주면 (2a) 과 대향하는 표면 측에 반도체 칩 (2) 의 이면을 피복하도록 제공되는 제 1 보호 재료 (31) 를 구비하게 구성됨으로써, 실제 칩 사이즈를 갖는 반도체 장치를 실현할 수 있고, 칩 이면을 보호할 수 있다. 반도체 칩 (2) 의 전체 이면 상에 유색 보호 재료를 형성하기 때문에, 반도체 칩 (2) 의 이면 상에 형성된 마크를 명확히 표시할 수 있다.
본 발명에서는, 배선 기판 (6) 이 점점 작아지기 때문에, 매 샷마다 제조될 배선 기판 (6) 의 수를 증가시키고, 반도체 장치 (1) 의 비용을 감소시킬 수 있다. 본 발명에서는, 배선 기판 (6) 의 영역을 반도체 칩 (2) 의 영역보다 작게 함으로써, 반도체 칩 (2) 에 인가되는 스트레스를 감소시킬 수 있다. 또한, 본 발명에서는, 배선 기판 (6) 이 작기 때문에, 반도체 칩 (2) 과 배선 기판 (6) 간에 하부충전재료 (15) 를 붓는 것이 쉽게 된다. 또한, 본 발명에서는, 배선 기판 (6) 을 작게 하기 때문에, 마더보드 (13) 에 설치부의 영역을 감소시킬 수 있다. 또한, 본 발명에서는, 배선 기판 (6) 상의 배선 (9) 을 작게 구성할 수 있기 때문에, 반도체 장치 (1) 의 전기적 특성을 개선할 수 있다.
본 발명에서는, 반도체 칩 (2) 의 절단 영역 내에 수지 등을 제공하지 않기 때문에, 다이싱하는 절단 능력을 개선하고, 수지 등에 포함된 충전재에 의해 다이싱 블레이드 (28) 가 마모되는 것을 방지하며, 다이싱 블레이드 (28) 가 소비되는 것을 방지하는 것이 가능하다.
이하에서는, 도 11a 내지 11d 를 참조하여 본 예시적 실시형태에 따른 반도체 장치 (1) 를 제조하는 방법을 기술한다.
우선, 제 1 예시적 실시형태에서와 같이, 원하는 회로 및 전극 (3) 를 형성하는 반도체 웨이퍼 (20) 를 제공한다.
도 11a 에 도시된 바와 같이, 주면, 즉 반도체 웨이퍼 (20) 의 회로가 형성되는 표면을 BG 테이프 (32) 에 접착-고정한다. 다음으로, 백-그라인드 프로세스에 따라 반도체 웨이퍼 (20) 의 다른 표면 측을 연마하여, 도 11b 에 도시된 바와 같이, 약 750 ㎛ 두께로 반도체 웨이퍼 (20) 를 얇게 한다.
백-그라인드 후, 도 11c 에서와 같이, BG 테이프 (32) 에 접착-고정하면서, 반도체 웨이퍼 (20) 의 전체 다른 표면 상에 제 1 보호 재료 (31) 를 형성한다. 예를 들어, 포팅 (potting) 용 절연성 수지를 스피너-도포함으로써 전체 표면 상에 제 1 보호 재료 (31) 를 형성한다. 스피너-도포하여 형성함으로써 균일한 두께로 제 1 보호 재료 (31) 를 형성할 수 있다. 도 11d 에서 도시된 바와 같이, 반도체 웨이퍼 (20) 의 이면 상에 제 1 보호 재료 (31) 를 형성하기 때문에, 백-그라인드 프로세서에서 얇게 되는 반도체 웨이퍼 (20) 를 취급하고 이송하기 쉬워진다.
다음으로, 제 1 예시적 실시형태에서와 같이, 이면 상에 제 1 보호 재료 (31) 가 형성되는 반도체 웨이퍼 (20) 에서, 반도체 칩 (2) 의 전극 패드 (3) 에 범프 전극 (5) 을 형성하고, 반도체 칩 (2) 의 범프 전극 (5) 을 피복하도록 밀봉 재료, 예를 들어, 하부충전재료 (15) 를 선택적으로 도포한다.
상술한 바와 같이, 반도체 칩 (2) 의 영역보다 작은 영역을 갖고, 복수의 랜드들 (8), 및 반도체 칩 (2) 의 전극 패드 (3) 상에 형성된 범프 전극 (5) 과 랜드 (8) 를 접속시키는 원하는 배선 (9) 을 형성하는 배선 기판 (6) 을 미리 제공한다. 제 1 예시적 실시형태에서와 같이, 반도체 칩 (2) 상에 배선 기판 (6) 을 실장한다. 반도체 칩 (2) 상에 배선 기판 (6) 을 실장함으로써, 전극 패드 (3) 를 피복하도록 선택적으로 도포하고 반도체 칩 (2) 과 배선 기판 (6) 간의 공간을 피복하는 밀봉 재료를 확장한다. 배선 기판 (6) 이 실장되는 반도체 칩 (2) 에서, 배선 기판 (6) 의 랜드 (8) 상에 도전성 볼을 실장하고, 복수의 외부 단자들 (14) 를 형성한다.
다음으로, 반도체 웨이퍼 (20) 에 다이싱 프로세스를 행해, 반도체 웨이퍼 (20) 가 절단되고 각 반도체 칩 (2) 으로 분리된다. 여기서, 절단되고 분리되는 반도체 웨이퍼 (20) 뿐만 아니라, 반도체 웨이퍼 (20) 의 이면 상에 형성되는 제 1 보호 재료 (31) 도 절단되고 분리된다.
반도체 웨이퍼 (20) 가 절단되고 각 반도체 칩 (2) 으로 분리된 후, BG 테이프 (32) 를 UV-조사함으로써 접착력을 감소시킨다. 픽업 장치의 푸쉬 업 수단 (30) 에 의해 접착력을 감소시킨 BG 테이프 (32) 의 하측으로부터 반도체 칩 (2) 의 이면을 푸쉬 업하고, BG 테이프 (32) 를 제거하며, 배선 기판 (6) 이 실장되는 반도체 칩 (2) 을 픽업한다. 여기서, 본 예시적 실시형태에서, 반도체 칩 (2) 의 이면 상에 제 1 보호 재료 (31) 를 제공한다. 그 때문에, 반도체 칩 (2) 을 픽업할 때 반도체 칩 (2) 의 이면을 직접 푸쉬 업하지 않기 때문에, 반도체 칩 (2) 의 크랙 및 칩핑의 발생을 감소시킬 수 있다.
반도체 칩 (2) 의 영역보다 작은 영역을 갖는 배선 기판 (6) 을 이용하여 웨이퍼로서 반도체 장치 (1) 를 제조하기 때문에, 반도체 장치 (1) 를 효율적으로 제조할 수 있다. 반도체 칩 (2) 의 영역보다 작은 영역을 갖는 배선 기판 (6) 을 사용하기 때문에, 매 샷마다 제조될 배선 기판 (6) 의 수를 증가시킬 수 있고, 반도체 장치 (1) 의 비용을 감소시킬 수 있다.
본 예시적 실시형태에 따른 반도체 장치 (1) 를 반도체 칩 (2) 의 절단 영역에 수지 등을 포함하지 않도록 구성하여, 다이싱하는 절단 능력을 개선하고, 수지 등에 포함된 충전재에 의해 다이싱 블레이드 (28) 가 마모되는 것을 방지하며, 다이싱 블레이드 (28) 이 사용되는 것을 방지하는 것이 가능하다.
[제 3 예시적 실시형태]
도 12 는 본 예시적 실시형태에 다른 반도체 장치 (1) 의 패키징 구조를 나타내는 단면도이다.
제 1 예시적 실시형태나 제 2 예시적 실시형태에 따른 반도체 장치 (1) 의 구성뿐만 아니라, 본 예시적 실시형태에 따른 반도체 장치 (1) 는 반도체 칩 (2) 의 주면 (2a) 상에 배선 기판 (6) 이 실장되는 영역을 제외한 영역에 제 2 절연성 보호 재료 (33) 를 포함한다. 즉, 배선 기판 (6) 이 실장되는 영역을 포위함에 따라 제 2 보호 재료 (33) 를 형성하기 때문에, 반도체 장치 (1) 의 회로 표면을 보호할 수 있다. 그 때문에, 반도체 칩 (2) 의 크랙 및 칩핑의 발생을 방지할 수 있다.
도 13 은 본 예시적 실시형태에 따른 반도체 장치 (1) 의 변형된 실시예를 나타내는 단면도이다.
본 예시적 실시형태에서, 상기 밀봉 재료 및 제 2 보호 재료 (33) 는 동일한 재료를 스피너-도포함으로써 함께 형성되도록 구성된다. 도 14a 내지 도 14f 에 도시된 바와 같이, 반도체 웨이퍼 (20) 상에 범프 전극 (5) 을 형성한 후, 스피너-도포에 의해 반도체 웨이퍼 (20) 의 주면 (2a) 상에 하부충전재료 (15) 를 형성하고, 배선 기판 (6) 을 실장함으로써, 밀봉부와 또한 제 2 보호 재료 (33) 를 효율적으로 형성하는 것이 가능하다.
상술한 바와 같이, 본 발명에 의해 행한 발명은 예시적 실시형태들에 기초하여 기술되었으나, 본 발명은 상기 예시적 실시형태들에 제한되지 않고, 본 발명의 개념을 벗어남 없이 다양한 변경과 변형을 적용할 수 있다. 예를 들어, 본 예시적 실시형태들에서는, 중앙 영역에 전극 패드들의 하나의 라인을 배열하는 반도체 칩에 본 발명을 적용하는 그러한 경우를 기술하였으나, 본 발명은 도 15 에 도시된 바와 같이, 중앙 영역에 전극 패드들의 2 개의 라인들을 배열하는 반도체 칩에도 적용될 수 있고, 도 16 에 도시된 바와 같이, 중앙 영역에 전극 패드들을 십자 형상으로 배열하는 반도체 칩에도 적용될 수 있다.
또한, 본 발명은 도 17 에 도시된 바와 같이, 중앙 영역의 주변부에 전극 패드들을 배열하는 반도체 장치 (1) 에 적용될 수 있다.
또한, 도 18 에 도시된 바와 같이, 본 발명은 배선 기판 (6) 및 배선 기판 (6) 의 영역보다 작은 영역을 갖는 소 배선 기판 (6') 을 중앙 영역에 실장하는 반도체 장치 (1) 에도 적용될 수 있다. 한편, 본 발명은 복수의 소 배선 기판들 (6') 을 실장하는 반도체 장치 (1) 에도 명백히 적용될 수 있다.
도 19 에 도시된 바와 같이, 본 발명은 복수의 배선 기판들 (6) 을 중앙 영역에 실장하는 반도체 장치 (1) 에도 적용될 수 있다.
본 예시적 실시형태에서는, 테이프 형상 배선 기판이 사용되는 그러한 경우를 기술하였으나, 글라스 에폭시 기판과 같은 강성 기판을 사용할 수도 있다.
본 예시적 실시형태에서는, BGA 형 반도체 장치에 본 발명을 적용하는 그러한 경우를 기술하였으나, CSP (칩 사이즈 패키징), MCP (다중 칩 패키징) 및 SiP (패키징 내의 시스템) 와 같은 배선 기판을 사용하는 반도체 장치에 적용될 수 있다.
특정 용어를 이용하여 본 발명의 바람직한 실시형태들을 기술하였으나, 이러한 기술은 오직 서술적 목적이며, 다음의 청구항들의 사상 또는 범위로부터 벗어남 없이 변경과 변형을 행할 수도 있음이 이해된다.
도 1 은 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 측 단면도;
도 2 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 평면도;
도 3 은 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치가 마더보드 (motherboard) 상에 설치되는 이러한 예시적 실시형태를 나타내는 도면;
도 4 는 반도체 칩의 범프 전극과 배선 기판 간의 접속 구조의 변형된 실시예를 나타내는 도면;
도 5 는 다층 배선 기판을 사용하는 경우 접속 구조의 변형된 실시예를 나타내는 도면;
도 6 은 지그 (jig) 에 의해 유지되는 반도체 웨이퍼를 나타내는 패턴도;
도 7a 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 7b 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 7c 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 7d 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 7e 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 7f 는 본 발명의 제 1 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 8 은 비결함 제품으로 판정되는 반도체 칩 상에만 배선 기판을 실장하는 이러한 조건을 나타내는 패턴도;
도 9 는 본 발명의 제 2 예시적 실시형태에 따른 반도체 장치의 측 단면도;
도 10 은 이면 측으로부터 본 발명의 제 2 예시적 실시형태에 따른 반도체 장치를 관찰함으로써 획득되는 사시도;
도 11a 는 본 발명의 제 2 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 11b 는 본 발명의 제 2 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 11c 는 본 발명의 제 2 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 11d 는 본 발명의 제 2 예시적 실시형태에 따른 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 12 는 본 발명의 제 3 예시적 실시형태에 따른 반도체 장치의 측 단면도;
도 13 은 동일한 재료를 스피너-도포 (spinner-applying) 함으로써 밀봉 재료와 제 2 보호 재료를 함께 형성하는 이러한 실시예를 나타내는 측 단면도;
도 14a 는 도 13 에 도시된 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 14b 는 도 13 에 도시된 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 14c 는 도 13 에 도시된 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 14d 는 도 13 에 도시된 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 14e 는 도 13 에 도시된 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 14f 는 도 13 에 도시된 반도체 장치의 제조 프로세스를 나타내는 프로세스 도;
도 15 는 중앙 영역에 전극 패드의 2 개 라인들을 배열하는 반도체 칩을 실장하는, 본 발명의 반도체 장치의 평면도;
도 16 은 중앙 영역에 전극 패드들을 단면 형상으로 배열하는 반도체 칩을 실장하는, 본 발명의 반도체 장치의 평면도;
도 17 은 중앙 영역에 전극 패드들을 단면 형상으로 배열하는 반도체 칩을 실장하는, 본 발명의 반도체 장치의 평면도;
도 18 은 반도체 칩의 중앙 영역에 배선 기판과 작은 배선 기판을 실장하는 반도체 장치의 평면도; 및
도 19 는 반도체 칩의 중앙 영역에 복수의 배선 기판들을 실장하는 반도체 장치의 평면도.

Claims (17)

  1. 주면 상에 복수의 전극 패드들이 제공되는 반도체 칩;
    상기 반도체 칩의 상기 전극 패드들 상에 제공되는 복수의 범프 (bump) 전극들;
    상기 반도체 칩의 상기 주면의 일 측에 배치되고, 상기 반도체 칩의 에지부에서 적어도 50 ㎛ 이상 이격되도록 상기 반도체 칩의 상기 주면의 영역 내에 위치하는 배선 기판;
    상기 배선 기판상에 제공되고, 상기 배선 기판의 배선들을 통해 상기 복수의 범프 전극들에 전기적으로 접속되는 복수의 외부 단자들; 및
    상기 반도체 칩과 상기 배선 기판 간에 제공되고, 상기 범프 전극과 상기 배선 간의 접속부를 피복하는 절연성 밀봉부를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 전극 패드들은 상기 반도체 칩의 일 측의 중심선을 따라 배열되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 배선 기판은 정사각형으로 형성되고, 코너 부분이 모따기 되는 (chamfered), 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 칩에 복수의 배선 기판들이 배치되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 배선 기판은 가요성 배선 기판인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 배선 기판에서는, 상기 범프 전극에 대응하는 위치에 오목부 (concavity part) 가 제공되고, 상기 오목부는 상기 외부 단자의 일 측의 표면 배선층에 전기적으로 접속되는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 칩은 상기 주면의 반대편 측의 표면 상에 제 1 보호 재료를 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 칩은 상기 주면의 일 측에 제 2 보호 재료를 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 보호 재료는 상기 배선 기판이 제공되는 영역을 피복하도록 형성되는, 반도체 장치.
  10. 반도체 칩이 형성되는 반도체 웨이퍼를 제공하는 단계로서, 상기 반도체 칩은 주면 상에 소정 회로와 복수의 전극 패드들이 제공되는, 상기 반도체 웨이퍼를 제공하는 단계;
    상기 복수의 전극 패드들 상에 범프 전극들을 형성하는 단계;
    상기 반도체 칩의 영역보다 작은 영역을 갖고, 각각 상기 반도체 칩 상에 형성된 상기 복수의 전극 패드들에 대응하는 랜드부 (land part) 들 및 상기 전극 패드들과 상기 랜드부들을 전기적으로 접속시키는 배선을 포함하는 배선 기판을 제공하는 단계;
    상기 반도체 칩의 상기 범프 전극 패드와 상기 랜드부에 전기적으로 접속된 상기 배선을 전기적으로 접속시킴으로써 상기 반도체 웨이퍼 상에 형성된 상기 반도체 칩들 중 비결함 제품으로서 결정되는 상기 반도체 칩 상에 상기 배선 기판을 실장하는 단계; 및
    상기 배선 기판이 실장되는 상기 반도체 웨이퍼를 상기 반도체 칩들 각각으로 절단 및 분리하고, 상기 분리된 반도체 칩을 픽업하는 단계를 포함하는, 반도체 장치 제조 방법.
  11. 제 10 항에 있어서,
    상기 배선 기판을 실장하기 전에 상기 반도체 웨이퍼의 상기 복수의 전극 패드들에 밀봉 재료를 도포하는 단계; 및
    상기 배선 기판을 실장할 때 상기 반도체 칩과 상기 배선 기판 간의 접속부에 절연성 보호 재료를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 밀봉 재료를 도포할 때,
    상기 반도체 웨이퍼 상에 마스크를 실장하는 단계; 및
    상기 전극 패드 상에 상기 절연성 보호 재료를 선택적으로 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  13. 제 11 항에 있어서,
    상기 밀봉 재료를 도포할 때,
    상기 반도체 웨이퍼 상에 스피너-도포 (spinner-applying) 에 의해 상기 절연성 보호 재료를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  14. 제 10 항에 있어서,
    상기 배선 기판의 상기 복수의 랜드부들 상에 도전성 볼들을 실장함으로써 외부 단자들을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  15. 제 10 항에 있어서,
    상기 배선 기판은 상기 반도체 칩의 에지부로부터 적어도 50 ㎛ 이상 이격되도록 상기 반도체 칩의 상기 주면의 영역 내에 실장되는, 반도체 장치 제조 방법.
  16. 제 10 항에 있어서,
    상기 반도체 칩을 픽업할 때,
    상기 배선 기판이 실장되는 상기 반도체 칩만을 픽업하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  17. 제 10 항에 있어서,
    상기 범프 전극을 형성하기 전에,
    상기 반도체 칩의 상기 주면의 반대편 측의 표면 상에 제 1 보호 재료를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
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