JP2000150713A - 半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法 - Google Patents

半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法

Info

Publication number
JP2000150713A
JP2000150713A JP32634498A JP32634498A JP2000150713A JP 2000150713 A JP2000150713 A JP 2000150713A JP 32634498 A JP32634498 A JP 32634498A JP 32634498 A JP32634498 A JP 32634498A JP 2000150713 A JP2000150713 A JP 2000150713A
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor device
semiconductor
semiconductor element
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP32634498A
Other languages
English (en)
Inventor
Minehiro Itagaki
峰広 板垣
Sei Yuhaku
祐伯　　聖
Nobunori Hase
伸啓 長谷
Tsutomu Mitani
力 三谷
Yoshihiro Bessho
芳宏 別所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP32634498A priority Critical patent/JP2000150713A/ja
Publication of JP2000150713A publication Critical patent/JP2000150713A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Abstract

(57)【要約】 【課題】 現有の半導体装置の作製技術をそのまま利用
したかたちで、外形寸法精度の高い半導体装置、および
その製造方法を提供する。 【解決手段】 配線基板１３上に半導体素子１１がフリ
ップチップ接続された半導体装置１1であって、配線基
板１３の外周の少なくとも２辺の長さが半導体素子１１
の外周の各辺の長さよりも小さくなるように設定されて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、およ
びその製造方法、ならびにこの半導体装置を用いる電子
部品の製造方法に関する。
【０００２】
【従来の技術】半導体装置は、情報通信機器、事務用電
子機器、家庭用電子機器、測定装置、組み立てロボット
等の産業用電子機器、医療用電子機器、電子玩具などの
小型化に寄与し、かつ小型化を容易にする。
【０００３】半導体装置を作製するには、通常、半導体
ウェハから切り出した半導体素子を配線基板(インター
ポーザー)の上に搭載する。
【０００４】半導体素子と配線基板とを接続する技術
は、従来はワイヤボンディング法が採用されていたが、
最近は、半導体素子の実装面積を小さくできるフリップ
チップ法が主流となっている。
【０００５】このフリップチップ法は、半導体素子に予
め形成された端子電極と、配線基板に予め形成された接
続電極とを対向させた上で密着し、両電極間を接続する
方法である。
【０００６】図１３は、このフリップチップ法により半
導体素子を配線基板上に搭載した半導体装置の概略平面
図、図１４はその断面図である。
【０００７】これらの図において、１１は半導体素子、
１２は半導体素子１１の表面に予め形成された端子電
極、１３は配線基板、１４は配線基板１３の表面側に予
め形成された半導体素子１１接続用の接続電極、１５は
配線基板１３の裏面側に予め形成された図示しない実装
基板への接続用の接続電極、１６は半導体素子１１の端
子電極１２と配線基板１３の表面側の接続電極１４とを
電気的に接続するためのハンダからなる突起電極、１７
は半導体素子１１と配線基板１３とを機械的に一層強固
に接続するとともに、接続部分を保護するための絶縁樹
脂である。
【０００８】上記の半導体素子１１は、半導体ウェハを
ダイシングソーなどで所定の寸法に切り出して得られる
一方、配線基板１３も金型で所定の寸法に打ち抜くなど
して得られる。
【０００９】そして、半導体素子１１は、具体的に次の
ようにして配線基板１３上に搭載される。
【００１０】まず、半導体素子１１の端子電極１２の上
に、ハンダからなる突起電極(バンプ)１６を形成する。
この突起電極１６は、たとえばメッキ処理やクリームハ
ンダを印刷後にリフローすることで形成される。
【００１１】そして、突起電極１６が配線基板１３の表
面側の接続電極１４に対向するように位置合わせをした
上で、２００℃〜３００℃に加熱して突起電極１６のハ
ンダを溶融し、接続電極１４と融着させることによって
両電極１２，１４間を電気的に接続する。
【００１２】最後に、電気的接続部分の周りを絶縁樹脂
１７で充填してフリップチップ接続を完了する。
【００１３】なお、図１３および図１４では、半導体素
子１１と配線基板１３の両電極１２，１４間を突起電極
１６のハンダで接続しているが、各電極１２，１４とハ
ンダとの接合を良好にするためには、Ａlでできた各電
極１２，１４の表面にＮi等の金属層を予め形成してお
くのが望ましい。また、ハンダを用いる代わりに、導電
性接着剤を用いたり、機械的な接触により接続する方法
もある。
【００１４】このように、フリップチップ法により半導
体素子１１を配線基板１３上に搭載した従来の半導体装
置は、半導体素子１１と配線基板１３の形状を比較する
と、配線基板１３の方が大きい寸法を有している。
【００１５】ところで、上記のように製作された半導体
装置は、最終的に図示しない実装基板上に二次実装され
るが、その場合、実装密度を上げるために、実装基板の
配線パターンの間隔が狭くなる傾向にあり、これに伴
い、配線基板１３の裏面側にある接続電極１５の配線ピ
ッチも狭くなる。また、実装作業の自動化を図るため
に、ＴＶカメラやコンピュータを利用して実装基板上に
おける半導体装置の搭載位置を決定することが行われて
いる。
【００１６】この場合、上述のように、従来の半導体装
置は、半導体素子１１よりも配線基板１３の方が大きい
寸法を有しているので、配線基板１３の各辺を画像認識
して対角線上の２つのコーナ部Ａ1，Ａ2(図１３参照)を
特定し、これらのコーナ部Ａ1，Ａ2を基準にして実装基
板に半導体装置を位置決めする。したがって、半導体装
置の位置決め精度は、配線基板１３の外形寸法の精度に
依存することになり、これが非常に重要な要素になって
くる。
【００１７】
【発明が解決しようとする課題】配線基板１３の外形寸
法精度が良好であれば、その各辺の直線性も良いので、
画像認識処理の余裕度を少なくして各辺の認識精度を上
げるほど、コーナ部Ａ1，Ａ2も精度良く特定できる。し
たがって、高密度実装のために配線基板１３の接続電極
１５の配線ピッチが狭くなっている場合でも、実装基板
に形成された所定の配線パターン上に位置ずれすること
なく半導体装置を接続することができる。
【００１８】しかしながら、従来の場合、半導体装置を
構成する配線基板１３の外形寸法の精度は、必ずしも常
に良好とは限らない。
【００１９】すなわち、配線基板１３は、その使用材料
として樹脂材料とセラミック材料とがある。樹脂材料の
場合、前述のように、一般に金型を使用して打ち抜いて
所定の寸法を得ているが、金型の寿命などでバリが発生
し易い。また、セラミック材料の場合、焼成前にスクラ
イブ溝を設けたり、焼成後にレーザー加工によりスクラ
イブ溝を設けたりしいているが、このようにして形成さ
れるスクライブ溝は外形が凹凸になり易い。
【００２０】そして、配線基板１３のコーナ部分にバリ
が出たり、各辺が直線性に欠ける場合には、画像認識処
理でコーナ部Ａ1，Ａ2を特定するのが困難になり、半導
体装置を実装基板上に搭載する場合の自動化に支障をき
たす。
【００２１】配線基板１３の外形寸法精度を常に良好に
保つには、たとえば、配線基板１３を精度良く分割する
高価な専用装置を別途購入すればよいが、それだけ余分
な設備投資が必要となるため得策でない。
【００２２】一方、画像認識処理の余裕度を大きく設定
して各辺の認識精度を下げると、コーナ部分のバリの影
響や各辺の直線性の悪さの影響を除くことができてコー
ナ部Ａ1，Ａ2を認識できるようになるが、このようにし
て特定されるコーナ部Ａ1，Ａ2の位置は、逆に認識の信
頼性が乏しく、半導体装置を実装基板に実際に搭載した
ときには、配線基板１３の接続電極１５が実装基板に形
成された所定の配線パターンに対して位置ずれしてしま
う。これは、特に、上記のように、高密度実装のために
配線基板１３の接続電極１５の配線ピッチが狭くなって
いるときに顕著になる。
【００２３】ところで、従来技術では、配線基板１３を
使用しない、いわゆるウェハレベルパッケージと称され
る半導体装置も存在する(たとえば、Ｔeserra社からμ
ＢＧＡという名称で提案されたものがある)。
【００２４】この半導体装置は、配線基板を使用してい
ないため、半導体装置の実装基板への位置決め精度は、
半導体素子の寸法精度に依存することになる。しかし、
このような半導体装置を製造するには、新たにライセン
ス契約をしたり、専用設備を購入する必要があり、余分
な費用がかかる。しかも、半導体素子１１に配線基板１
３が接合された構造でないため、製造工程中に、ウェハ
が反るなどの変形が起こり易いといった問題もある。
【００２５】そこで、本発明は、上記課題を解決し、現
有の半導体装置の作製技術をそのまま利用したかたち
で、外形寸法精度の高い半導体装置、およびその製造方
法を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明は、上記課題を解
決するために、配線基板上に半導体素子がフリップチッ
プ接続された半導体装置において、次のようにしてい
る。
【００２７】すなわち、本発明では、配線基板の外周の
少なくとも２辺の長さが半導体素子の外周の各辺の長さ
よりも小さくなるように設定されている。
【００２８】この構成により、半導体素子の少なくとも
２つのコーナ部分が配線基板よりも外方に位置すること
になるため、半導体素子１１の２つのコーナ部を画像認
識により特定し、これらのコーナ部を実装時の基準にし
て実装基板に半導体装置を位置決めすることができる。
【００２９】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
【００３０】請求項１記載の発明では、配線基板上に半
導体素子がフリップチップ接続された半導体装置におい
て、前記配線基板の外周の少なくとも２辺の長さが半導
体素子の外周の各辺の長さよりも小さくなるように設定
されている。
【００３１】請求項２記載の発明では、請求項１記載の
半導体装置において、配線基板の外周のいずれの各辺も
半導体素子の各辺の長さよりも短く、かつ、前記配線基
板が半導体素子の中央部にフリップチップ接続されてい
る。
【００３２】請求項３記載の発明では、半導体装置の製
造方法において、半導体ウェハ上の半導体素子となるべ
き複数箇所の部分に個別に対応させてそれぞれ配線基板
を位置合わせして搭載した後、両者をフリップチップ接
続し、次に、前記半導体ウェハの各配線基板間に位置す
る部分を切断することを特徴とする。
【００３３】請求項４記載の発明では、請求項３記載の
半導体装置の製造方法において、前記フリップチップ接
続は、前記半導体ウェハの電極上または配線基板の電極
上にハンダを素材にした突起電極を形成し、各配線基板
を位置合わせして搭載した後、加熱してハンダを溶融
し、続いて、半導体ウェハと配線基板との間を絶縁樹脂
で封止して製作する。
【００３４】請求項５記載の発明では、請求項３記載の
半導体装置の製造方法において、前記フリップチップ接
続は、前記半導体ウェハの電極上または配線基板の電極
上に金や白金等の貴金属を素材にした突起電極金を形成
し、この突起電極の先端部に導電性接着剤を塗布した
後、配線基板を位置合わせして搭載した後、加熱して導
電性接着剤を硬化させ、続いて、半導体ウェハと配線基
板との間を絶縁樹脂で封止して製作する。
【００３５】請求項６記載の発明では、請求項３記載の
半導体装置の製造方法において、前記フリップチップ接
続は、前記半導体ウェハの電極上または配線基板の電極
上に金や白金等の貴金属を素材とした突起電極を形成
し、配線基板を異方性導電フィルムを介して位置合わせ
して搭載した後、加熱と加圧により前記異方性導電フィ
ルムを硬化させて製作する。
【００３６】請求項７記載の発明では、電子部品の製造
方法において、請求項１または請求項２に記載の半導体
装置を構成する前記半導体素子の配線基板よりも外方に
位置する少なくとも２つのコーナ部分を実装時の基準と
して、この半導体装置を実装基板上に位置決めして搭載
することを特徴とする。
【００３７】以下、本発明の半導体装置、およびその製
造方法、ならびにこの半導体装置を用いる電子部品の製
造方法について具体的に説明する。
【００３８】(実施形態１)図１は本発明の半導体装置を
実装基板に実装した状態を示す平面図、図２はその一部
拡大断面図、図３は本発明の半導体装置のみを取り出し
て示す断面図であり、図１３および図１４に示した従来
技術に対応する部分には同一の符号を付す。
【００３９】図１ないし図３において、１1は半導体装
置、２はこの半導体装置１1が実装される実装基板であ
る。また、１１は半導体素子、１２は半導体素子１１の
表面に予め形成された端子電極、１３は配線基板、１４
は配線基板１３の一方面側に予め形成された半導体素子
１１への接続用の接続電極、１５は配線基板１３の他方
面側に予め形成された実装基板２への接続用の接続電
極、１６は半導体素子１１の端子電極１２と配線基板１
３の一方側の接続電極１４とを電気的に接続するための
ハンダからなる突起電極、１７は絶縁樹脂である。さら
に、１８は実装基板２に形成された配線パターン、１９
は実装基板１の配線パターン１８と半導体装置１1の配
線基板１３の他方側の接続電極１５とを電気的に接続す
るためのハンダである。
【００４０】この実施形態１の特徴は、半導体装置１1
を構成する配線基板１３の外形寸法が半導体素子１１の
それよりも小さいことである。つまり、方形の配線基板
１３の外周のいずれの各辺も、方形の半導体素子１１の
各辺の長さよりも同じ寸法だけ短くなっている。そし
て、この配線基板１３が半導体素子１１の中央部にフリ
ップチップ接続されている。したがって、配線基板１３
の各辺は、これに対向する半導体素子１１の各辺から同
じ距離だけ内側に入り込んだところに位置している。こ
のような構成のものでは、半導体素子１１と配線基板１
３との間の接合強度が各部で均一化され両者１１，１３
間での剥離等が発生し難いので都合がよい。特に、配線
基板１３の外周の各辺が半導体素子１１の外周の各辺よ
りそれぞれ１mm以上内部に位置するようにすれば、絶縁
樹脂１７のフィレット(傾斜面)が滑らかに形成されるた
め好ましい。
【００４１】図４は、図３に示す半導体装置１1の製造
方法を工程順に示す説明図である。
【００４２】次に、図４を参照して、この実施形態１の
半導体装置１1の製造方法について説明する。
【００４３】まず、半導体ウェハ４を準備する。この半
導体ウェハ４の寸法は、たとえば５インチのものであ
る。また、この半導体ウェハ４には、半導体素子１１と
なるべき所定位置に予め端子電極１２が形成されてい
る。この端子電極１２の配置は、この実施形態１では
０.５mmピッチのエリアアレイとしたが、ピッチが０.２
５mm以上であればペリフェラル配置であってもよい。
【００４４】次に、半導体ウェハ４の各端子電極１２上
にハンダからなる突起電極１６を形成する。この突起電
極１６は、たとえば、ハンダペーストをスクリーン印刷
した後、２７０℃の加熱処理によりハンダ(たとえば、
Ｐb５％、Ｓn９５％)を溶融することで形成される。こ
うして形成される突起電極１６は、たとえば直径３００
μm、高さは２５０μmから３００μmとなる。
【００４５】次に、突起電極１６の高さを揃えるため
に、レベリングを行う。このレベリングには、突起電極
１６の先端を研磨したり、平板でプレスしてもよいが、
半導体素子１１へのダメージがない程度の圧力で行う必
要がある。このレベリングにより、たとえば、突起電極
１６の高さのバラツキを１０μm以下にすることができ
る。
【００４６】一方、所定の寸法(たとえば１０mm角)のセ
ラミック多層配線基板(以下、単に配線基板という)１３
を準備する。この配線基板１３には、予め接続電極１
４，１５が形成されている。
【００４７】そして、この配線基板１３の半導体ウェハ
４と接続させるべき面にフラックスを塗布した後に、こ
の配線基板１３を半導体ウェハ４上の半導体素子１１と
なるべき所定の箇所に位置合わせして搭載し、引き続い
て、加熱処理によりハンダからなる突起電極１６を溶融
して配線基板１３を半導体ウェハ４と接続する。
【００４８】次に、フラックスを溶剤で洗浄した後、電
気的に接続検査を行い、検査後は、各配線基板１３と半
導体ウェハ４との間に絶縁樹脂１７を充填する。
【００４９】ここで使用する絶縁樹脂１７としては、た
とえば、硬化剤に酸無水物材料を使用したエポキシ系樹
脂(一例として、ナミックス社製チップコート＃８４２
２)を使用することができ、これにシリカをフィラーと
して含有している。このように、絶縁樹脂１７にシリカ
等の無機材料をフィラーとして含有させると、汲水率の
低下させたり、熱変形を小さくできて製品の信頼性が高
まるので好ましい。また、絶縁樹脂１７の充填は、配線
基板１３の端面から半導体ウェハ４の表面にかけてフィ
レットが形成されるまで行う。
【００５０】続いて、加熱処理(たとえば１５０℃)して
絶縁樹脂１７を硬化させる。絶縁樹脂１７が硬化した
後、半導体ウェハ４を所望のサイズ(たとえば１２mm角)
にダイシングソーにより分割して半導体装置１1を得
る。
【００５１】こうして得られる半導体装置１1の外形寸
法(この実施形態１では実質的に半導体素子１１の外形
寸法)は、たとえば１２mm±０.００５mmで、極めて寸法
精度の高いものとなる。
【００５２】次に、上記のようにして得られた半導体装
置１1を実装基板２上に搭載して電子部品を製作する場
合の方法について説明する。
【００５３】この実施形態１の半導体装置１1は、図３
に示したように、配線基板１３よりも半導体素子１１の
方が寸法が大きい。したがって、半導体素子１１の各辺
を画像認識してその対角線上の２つのコーナ部を特定
し、これらのコーナ部を実装時の基準にして実装基板２
に半導体装置１1を位置決めする。
【００５４】ここで、半導体素子１１は、前述のよう
に、半導体ウェハ４をダイシングソーを用いて分割して
得たものであるから、その外形寸法精度は、従来の方法
で得られる配線基板１３の寸法精度よりも高い。したが
って、画像認識処理の余裕度を少なくして半導体素子１
１の各辺の認識精度を上げてコーナ部を精度良く特定す
ることができる。このため、高密度実装のために配線基
板１３の接続電極１５の配線ピッチが狭くなっている場
合でも、実装基板２に形成された所定の配線パターン１
８上に位置ずれすることなく半導体装置１1を接続する
ことができる。
【００５５】なお、この実施形態１では、図４に示した
製造工程において、突起電極１６をハンダペーストをス
クリーン印刷して形成したが、ハンダ成分を蒸着により
形成した後に、加熱処理して突起電極を形成することも
できる。また、各電極１２，１４とハンダとの接合を良
好にするためには、Ａlでできた各電極１２，１４の表
面にＮi等の金属層を予め形成しておくのが望ましい。
さらに、この実施形態１では、ハンダによる突起電極１
６を半導体素子１１となるべき半導体ウェハ４側に予め
形成しているが、配線基板１３の接続電極１４の上に形
成することも可能である。
【００５６】(実施形態２)図３は本発明の実施形態２に
係る半導体装置の断面図であり、図１ないし図３に示し
た実施形態１に対応する部分には同一の符号を付す。
【００５７】図３において、１2は半導体装置、１１は
半導体素子、１２は端子電極、１３は配線基板、１４，
１５は接続電極、２１は金ワイヤから作られた突起電
極、２２は導電性接着剤、１７は絶縁樹脂である。
【００５８】この実施形態２においても、実施形態１の
場合と同様、半導体装置１2を構成する配線基板１３の
外形寸法が半導体素子１１のそれよりも小さく形成され
ていている。つまり、方形の配線基板１３の外周のいず
れの各辺も、方形の半導体素子１１の各辺の長さよりも
同じ寸法だけ短くなっている。そして、この配線基板１
３が半導体素子１１の中央部にフリップチップ接続され
ている。
【００５９】また、この実施形態２では、半導体素子１
１と配線基板１３の電気的接続のために、実施形態１の
ようなハンダを用いる代わりに、金ワイヤから作られた
突起電極２１と導電性接着剤２２により両電極１２，１
４の電気的接続が図られている。
【００６０】図６は、図５に示す半導体装置１2の製造
方法を工程順に示す説明図である。
【００６１】次に、図６を参照して、この実施形態２の
半導体装置１2の製造方法について説明する。
【００６２】まず、実施形態１の場合と同様の半導体ウ
ェハ４を準備する。したがって、この半導体ウェハ４に
も半導体素子１１となるべき所定位置に予め端子電極１
２が形成されている。
【００６３】次に、半導体ウェハ４の端子電極１２上に
ワイヤボンディング法により金ワイヤを用いて突起電極
２１を形成する。これには、たとえば、金ワイヤを切断
する際にループを描くようにボールバンプ部分とワイヤ
ボンダーのキャピラリーの先端部とを擦るように金ワイ
ヤを切断することにより、二段構造の突起電極となる。
さらに、この突起電極２１の高さを揃えるために、たと
えば平板でプレスしてレベリングを行う。これにより、
突起電極２１は、たとえば高さが約５０μm、バラツキ
が５μm以下になる。
【００６４】次に、半導体ウェハ４上に形成されたこの
突起電極２１の先端部に、導電性接着剤２２(たとえ
ば、ナミックス社製、Ｈ９８０７)を塗布する。この塗
布方法としては、ここでは半導体ウェハ４の突起電極２
１の先端部分のみを導電性接着剤を溜めた槽にディップ
しているが、塗布箇所を分割して行っても良い。
【００６５】続いて、実施形態１の場合と同様な寸法
(たとえば１０mm角)を有する配線基板１３を準備する。
この配線基板１３には、予め接続電極１４，１５が形成
されている。
【００６６】そして、この配線基板１３を半導体ウェハ
４の半導体素子１１となるべき所定の箇所に位置合わせ
して搭載した後、若干加熱(たとえば１２０℃)して導電
性接着剤２２に含有される溶剤を揮発させて硬化させ
る。
【００６７】次に、電気検査の後、配線基板１３と半導
体ウェハ４との間に、実施形態１と同様な絶縁樹脂１７
を充填する。そして、加熱処理(たとえば１５０℃)して
樹脂材料を硬化させる。絶縁樹脂１７が硬化した後、半
導体ウェハ４を所望のサイズ(たとえば１２mm角)にダイ
シングソーにより分割して半導体装置１2を得る。
【００６８】こうして得られる半導体装置１2の外形寸
法(この実施形態２では実質的に半導体素子１１の外形
寸法)は、たとえば１２mm±０.００５mmで、極めて寸法
精度の高いものとなる。
【００６９】上記のようにして得られた半導体装置１2
を実装基板２に搭載して電子部品を製作する場合の手順
は、実施形態１の場合と同様であるから、ここでは詳し
い説明は省略する。
【００７０】なお、この実施形態２において、半導体素
子１１側と配線基板１３側の各電極１２，１４の表面に
は、金の突起電極１２との接合性を高める上で金メッキ
処理を予め施している方が好ましい。また、この実施形
態２では、図６に示した製造工程において、突起電極２
１を半導体ウェハ４側に予め形成しているが、配線基板
１３の接続電極１４の上に形成することも可能である。
さらに、突起電極２１は、ワイヤボンディング法による
外、金メッキにより形成することもできる。また、金以
外に白金、銀、パラジュウムなどの貴金属を使用するこ
とができる。
【００７１】(実施形態３)図７は本発明の実施形態３に
係る半導体装置の断面図であり、図１ないし図３に示し
た実施形態１に対応する部分には同一の符号を付す。
【００７２】図７において、１3は半導体装置、１１は
半導体素子、１２は端子電極、１３は配線基板、１４，
１５は接続電極、２１は金ワイヤから作られた突起電
極、２３は異方性導電フィルムである。
【００７３】この実施形態３においても、実施形態１の
場合と同様、半導体装置１3を構成する配線基板１３の
外形寸法が半導体素子１１のそれよりも小さく形成され
ていている。つまり、方形の配線基板１３の外周のいず
れの各辺も、方形の半導体素子１１の各辺の長さよりも
同じ寸法だけ短くなっている。そして、この配線基板１
３が半導体素子１１の中央部にフリップチップ接続され
ている。
【００７４】また、この実施形態３では、半導体素子１
１と配線基板１３の電気的接続のために、実施形態１の
ようなハンダを用いる代わりに、金ワイヤから作られた
突起電極２１と異方性導電フィルム２３により両電極１
２，１４の電気的接続が図られている。
【００７５】図８は、図７に示す半導体装置１3の製造
方法を工程順に示す説明図である。
【００７６】次に、図８を参照して、この実施形態３の
半導体装置１3の製造方法について説明する。
【００７７】まず、実施形態１，２の場合と同様の半導
体ウェハ４を準備する。したがって、この半導体ウェハ
４にも半導体素子１１となるべき所定位置に予め端子電
極１２が形成されている。
【００７８】次に、半導体ウェハ４の端子電極１２上に
ワイヤボンディング法により金ワイヤを用いて二段の突
起電極２１を形成する。
【００７９】次に、予め所定寸法(たとえば１０mm角)に
切断した異方性導電フィルム(たとえば、日立化成社製
のフリップタック)を半導体ウェハ４上の半導体素子１
１となるべき所定の箇所に配置する。
【００８０】一方、実施形態１，２と同様な所定寸法
(たとえば１０mm角)の配線基板１３を準備する。この配
線基板１３には、予め接続電極１４，１５が形成されて
いる。
【００８１】そして、この配線基板１３を半導体ウェハ
４の半導体素子１１となるべき所定の箇所の異方性導電
フィルム２３の上に位置合わせして搭載する。
【００８２】続いて、配線基板１３と半導体ウェハ４と
を異方性導電フィルム２３で加熱圧着して接続する。こ
のときの処理条件としては、たとえば１５０℃、１０kg
／cm2で行う。
【００８３】電気検査後、半導体ウェハ４を所定のサイ
ズ(たとえば１２mm角)にダイシングソーにより分割して
半導体装置１3を得る。
【００８４】こうして得られる半導体装置１3の外形寸
法(この実施形態３では実質的に半導体素子１１の外形
寸法)は、たとえば１２mm±０.００５mmで、極めて寸法
精度の高いものとなる。
【００８５】上記のようにして得られた半導体装置１3
を実装基板２に搭載して電子部品を製作する場合の手順
は、実施形態１の場合と同様であるから、ここでは詳し
い説明は省略する。
【００８６】なお、この実施形態３において、半導体素
子１１側と配線基板１３側の各電極１２，１４の表面に
は、金の突起電極２１との接合性を高める上で金メッキ
処理を予め施している方が好ましい。また、この実施形
態３では、図８に示した製造工程において、突起電極２
１を半導体ウェハ４側に予め形成しているが、配線基板
１３の接続電極１４の上に形成することも可能である。
さらに、突起電極２１はワイヤボンディング法による
外、金メッキにより形成することもできる。また、金以
外に白金、銀、パラジュウムなどの貴金属を使用するこ
とができる。
【００８７】(実施形態４)図９は本発明の実施形態４に
係る半導体装置の断面図であり、図１ないし図３に示し
た実施形態１に対応する部分には同一の符号を付す。
【００８８】図９において、１4は半導体装置、１１は
半導体素子、１２は端子電極、１３は配線基板、１４，
１５は接続電極、２１は金を素材とした突起電極、２２
は導電性接着剤である。
【００８９】この実施形態４においても、実施形態１〜
３の場合と同様、半導体装置１4を構成する配線基板１
３の外形寸法が半導体素子１１のそれよりも小さく形成
されていている。つまり、方形の配線基板１３の外周の
いずれの各辺も、方形の半導体素子１１の各辺の長さよ
りも同じ寸法だけ短くなっている。そして、この配線基
板１３が半導体素子１１の中央部にフリップチップ接続
されている。
【００９０】また、この実施形態４では、半導体素子１
１と配線基板１３の電気的接続のために、突起電極２１
と導電性接着剤２２により両電極１２，１４の電気的接
続が図られている。
【００９１】図１０は、図９に示す半導体装置１4の製
造方法を工程順に示す説明図である。
【００９２】次に、図１０を参照して、この実施形態４
の半導体装置１4の製造方法について説明する。
【００９３】まず、実施形態１〜４と同じ半導体ウェハ
４を準備する。したがって、この半導体ウェハ４には、
半導体素子１１となるべき所定位置に予め端子電極１２
が形成されている。
【００９４】一方、実施形態１〜３の場合と同様な寸法
(たとえば１０mm角)を有する配線基板１３を準備する。
この配線基板１３には、予め接続電極１４，１５が形成
され、さらに、一方面側の接続電極１４には、予め金か
らなる突起電極２１(高さ約５０μm)が形成されてい
る。この突起電極２１は、研磨などのレベリングを行う
ことでバラツキが１０μm以下に設定される。
【００９５】続いて、突起電極２１の先端部分に導電性
接着剤２２を塗布する。この塗布方法としては、導電性
接着剤２２(たとえば、ナミックス社製、Ｈ９８０７)を
溜めた槽に先端部分のみをディップするなどして行う。
【００９６】そして、この配線基板１３を半導体ウェハ
４の半導体素子１１となるべき所定の箇所に位置合わせ
して搭載した後、若干加熱(たとえば１２０℃)して導電
性接着剤２２に含有される溶剤を揮発させて硬化させ
る。
【００９７】次に、電気検査の後、配線基板１３と半導
体ウェハ４との間に、実施形態１，２の場合と同様な絶
縁樹脂１７を充填する。そして、加熱処理(たとえば１
５０℃)して樹脂材料を硬化させる。絶縁樹脂１７が硬
化した後、半導体ウェハ４を所望のサイズ(たとえば１
２mm角)にダイシングソーにより分割して半導体装置１4
を得る。
【００９８】こうして得られる半導体装置１4の外形寸
法(この実施形態４では実質的に半導体素子１１の外形
寸法)は、たとえば１２mm±０.００５mmで、極めて寸法
精度の高いものとなる。
【００９９】上記のようにして得られた半導体装置１4
を実装基板２に搭載して電子部品を製作する場合の手順
は、実施形態１〜３の場合と同様であるから、ここでは
詳しい説明は省略する。
【０１００】なお、この実施形態４において、半導体素
子１１側と配線基板１３側の各電極１２，１４の表面に
は、金の突起電極２１との接合性を高める上で金メッキ
処理を予め施している方が好ましい。さらに、突起電極
２１は、ワイヤボンディング法による外、金メッキによ
り形成することもできる。また、金以外に白金、銀、パ
ラジュウムなどの貴金属を使用することができる。
【０１０１】上記の実施形態１〜４では、配線基板１３
として、いずれもセラミック製多層配線基板を使用した
が、樹脂製の多層配線基板でも良い。また、配線基板１
３の構造としては、図１１に示すように、基板の表面側
の接続電極１４，１５と内部配線とをバイアホール２５
で接続した、いわゆるインナービア構造のものであって
もよい。その場合は、一層小型化を図る上では好まし
い。
【０１０２】さらに、各実施形態１〜４では、配線基板
１３の各辺の寸法を半導体素子１１の各辺の寸法よりも
全て小さくして、配線基板１３が半導体素子１１の各辺
のいずれからもはみ出さないようにしたが、本発明は、
これに限定されるものではなく、たとえば図１２に示す
ように、配線基板１３の外周の少なくとも２辺の長さＬ
13が半導体素子の外周の各辺の長さＬ11よりも短尺にな
るように設定することもできる。この場合でも、半導体
素子１１の対角線上にある２つのコーナー部分Ｂ1，Ｂ2
が配線基板１３よりも外方に位置することになるため、
各コーナー部分Ｂ1，Ｂ2を画像認識により特定し、これ
らのコーナー部Ｂ1，Ｂ2を実装時の基準にして実装基板
２に半導体装置を位置決めすることができる。
【０１０３】
【発明の効果】本発明の半導体装置は、次の効果を奏す
る。
【０１０４】(１) 本発明では、半導体装置を実装基板
に実装する際に、配線基板よりも寸法精度の良い半導体
素子の少なくとも２つのコーナー部分を基準として位置
決めできるため、位置精度の高い実装が可能となる。
【０１０５】(２) 本発明では、半導体装置の外形寸法
精度は、半導体素子(ベアチップ)の分割精度で決まるよ
うになり、この半導体素子の分割は、現有の半導体装置
の作製技術をそのまま利用でき、しかも、高い分割精度
が得られるため、高い外形寸法精度の半導体装置が実現
できる。
【０１０６】(３) 本発明の半導体装置は、半導体素子
に配線基板が接合された構成であるため、従来のウェハ
ーレベルパッケージの場合のように、製造工程中にウェ
ハが反るなどの変形も起こり難く、製造が容易である。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置を実装基
板に実装した状態を示す平面図
【図２】図１の一部拡大断面図
【図３】本発明の実施形態１に係る半導体装置を示す断
面図
【図４】実施形態１に係る半導体素子の製造方法を工程
順に示す説明図
【図５】本発明の実施形態２に係る半導体装置を示す断
面図
【図６】本発明の実施形態２に係る半導体素子の製造方
法を工程順に示す説明図
【図７】本発明の実施形態３に係る半導体装置を示す断
面図
【図８】本発明の実施形態３に係る半導体素子の製造方
法を工程順に示す説明図
【図９】本発明の実施形態４に係る半導体装置を示す断
面図
【図１０】本発明の実施形態４に係る半導体素子の製造
方法を工程順に示す説明図
【図１１】本発明の他の実施形態に係る半導体装置を示
す断面図
【図１２】本発明の他の実施形態に係る半導体装置を示
す平面図
【図１３】従来の半導体装置の平面図
【図１４】従来の半導体装置の断面図
【符号の説明】
１1〜１5…半導体装置、２…実装基板、４…半導体ウェ
ハ、１１…半導体素子、１２…端子電極、１３…配線基
板、１４，１５…接続電極、１６…突起電極、１７…絶
縁樹脂、１８…配線パターン、２１…突起電極、２２…
導電性接着剤、２３…異方性導電フィルム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 伸啓 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 三谷 力 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 別所 芳宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F044 KK04 KK18 KK19 LL01 LL09 PP17 QQ03 QQ04 RR16 5F061 AA01 BA03 CA26

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 配線基板上に半導体素子がフリップチッ
    プ接続された半導体装置において、 前記配線基板の外周の少なくとも２辺の長さが半導体素
    子の外周の各辺の長さよりも小さくなるように設定され
    ていることを特徴とする半導体装置。
  2. 【請求項２】 配線基板の外周のいずれの各辺も半導体
    素子の各辺の長さよりも短く、かつ、前記配線基板が半
    導体素子の中央部にフリップチップ接続されていること
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 半導体ウェハ上の半導体素子となるべき
    複数箇所の部分に個別に対応させてそれぞれ配線基板を
    位置合わせして搭載した後、両者をフリップチップ接続
    し、次に、前記半導体ウェハの各配線基板間に位置する
    部分を切断することを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 前記フリップチップ接続は、前記半導体
    ウェハの電極上または配線基板の電極上にハンダを素材
    にした突起電極を形成し、各配線基板を位置合わせして
    搭載した後、加熱してハンダを溶融し、続いて、半導体
    ウェハと配線基板との間を絶縁樹脂で封止して製作する
    ことを特徴とする請求項３記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記フリップチップ接続は、前記半導体
    ウェハの電極上または配線基板の電極上に金や白金等の
    貴金属を素材にした突起電極金を形成し、この突起電極
    の先端部に導電性接着剤を塗布した後、配線基板を位置
    合わせして搭載した後、加熱して導電性接着剤を硬化さ
    せ、続いて、半導体ウェハと配線基板との間を絶縁樹脂
    で封止して製作することを特徴とする請求項３記載の半
    導体装置の製造方法。
  6. 【請求項６】 前記フリップチップ接続は、前記半導体
    ウェハの電極上または配線基板の電極上に金や白金等の
    貴金属を素材とした突起電極を形成し、配線基板を異方
    性導電フィルムを介して位置合わせして搭載した後、加
    熱と加圧により前記異方性導電フィルムを硬化させて製
    作することを特徴とする請求項３記載の半導体装置の製
    造方法。
  7. 【請求項７】 請求項１または請求項２に記載の半導体
    装置を構成する前記半導体素子の配線基板よりも外方に
    位置する少なくとも２つのコーナ部分を実装時の基準と
    して、この半導体装置を実装基板上に位置決めして搭載
    することを特徴とする電子部品の製造方法。
JP32634498A 1998-11-17 1998-11-17 半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法 Withdrawn JP2000150713A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32634498A JP2000150713A (ja) 1998-11-17 1998-11-17 半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32634498A JP2000150713A (ja) 1998-11-17 1998-11-17 半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法

Publications (1)

Publication Number Publication Date
JP2000150713A true JP2000150713A (ja) 2000-05-30

Family

ID=18186746

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32634498A Withdrawn JP2000150713A (ja) 1998-11-17 1998-11-17 半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法

Country Status (1)

Country Link
JP (1) JP2000150713A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329809A (ja) * 2001-04-27 2002-11-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009026860A (ja) * 2007-07-18 2009-02-05 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329809A (ja) * 2001-04-27 2002-11-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009026860A (ja) * 2007-07-18 2009-02-05 Elpida Memory Inc 半導体装置及びその製造方法
US8441126B2 (en) 2007-07-18 2013-05-14 Elpida Memory, Inc. Semiconductor device

Similar Documents

Publication Publication Date Title
US5717252A (en) Solder-ball connected semiconductor device with a recessed chip mounting area
JP3813797B2 (ja) 半導体装置の製造方法
JP3556503B2 (ja) 樹脂封止型半導体装置の製造方法
JP4183199B2 (ja) 半導体パッケージ及びその製造方法
JPH063819B2 (ja) 半導体装置の実装構造および実装方法
TW200414471A (en) Semiconductor device and manufacturing method for the same
JPH07245360A (ja) 半導体パッケージおよびその製造方法
JP2001094003A (ja) 半導体装置及びその製造方法
JP2003031612A (ja) 半導体パッケージおよびその製造方法
US6887778B2 (en) Semiconductor device and manufacturing method
JP3593833B2 (ja) 半導体装置
JP3660275B2 (ja) 半導体装置およびその製造方法
JP2003218289A (ja) 半導体装置およびその製造方法ならびに印刷マスク
JP2907188B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の製造方法
JPH07321244A (ja) 電子部品および電子部品の製造方法
JP2000277649A (ja) 半導体装置及びその製造方法
JP3116926B2 (ja) パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法
US7671477B2 (en) Technique for moderating stresses cause by a difference in thermal expansion coeffiecients between a substrate and an electronic component
JP2000150713A (ja) 半導体装置、およびその製造方法、ならびにこの半導体装置を用いる電子部品の製造方法
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JP2002151801A (ja) 回路基板構造およびその製造方法
JPH07226455A (ja) 半導体パッケージおよびその製造方法
JPH10178144A (ja) Ｂｇａ型電子部品の同軸電極構造
JPH10313170A (ja) 配線基板
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20051005

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Effective date: 20060613

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070313

A761 Written withdrawal of application

Effective date: 20070406

Free format text: JAPANESE INTERMEDIATE CODE: A761