JP2022041281A - メモリシステム - Google Patents

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Abstract

【課題】一つの実施形態は、不具合解析を容易化することを目的とする。【解決手段】一つの実施形態によれば、メモリシステムにおいて、基板は、第１面と第２面とを有すると共に、第１端部と第２端部とを有する。第２面は、第１面の反対面である。第２端部は、第１端部の反対側の端部である。半導体メモリ及びコントローラは、第１面に配されている。エッジコネクタ部は、ホスト装置と接続可能である。エッジコネクタ部は、第１端部に配されている。複数のスルーホール部は、第２端部に配されている。複数のスルーホール部のそれぞれは、第１面から第２面まで貫通している。複数のスルーホール部は、それぞれの内側面が導電膜で覆われている。複数のパッド電極は、第２端部における第２面に配されている。複数のスルーホール部の一部は、コントローラに電気的に接続されている。複数のパッド電極の一部は、コントローラに電気的に接続されている。【選択図】図１

Description

本実施形態は、メモリシステムに関する。
半導体メモリ及びコントローラを備えるメモリシステムでは、出荷後において、使用中に不具合が発生することがある。半導体メモリ及びコントローラは単体のパッケージ又は個別のパッケージに封入される。このようなパッケージに封入された半導体メモリ及びコントローラは、メモリシステムの基板に実装される。このとき、半導体メモリ及びコントローラが基板に実装されたメモリシステムの不具合解析の容易化が望まれる。
特開２０１６－１２６９３号公報 特開２０１０－９７６８６号公報 特許第５５４８９６６号公報 米国特許出願公開第２０１７／００８３４２７号明細書
一つの実施形態は、不具合解析を容易化できるメモリシステムを提供することを目的とする。
一つの実施形態によれば、基板と半導体メモリ及びコントローラとエッジコネクタ部と複数のスルーホール部と複数のパッド電極とを有するメモリシステムが提供される。基板は、第１面と第２面とを有すると共に、第１端部と第２端部とを有する。第２面は、第１面の反対面である。第２端部は、第１端部の反対側の端部である。半導体メモリ及びコントローラは、第１面に配されている。エッジコネクタ部は、ホスト装置と接続可能である。エッジコネクタ部は、第１端部に配されている。複数のスルーホール部は、第２端部に配されている。複数のスルーホール部のそれぞれは、第１面から第２面まで貫通している。複数のスルーホール部は、それぞれの内側面が導電膜で覆われている。複数のパッド電極は、第２端部における第２面に配されている。複数のスルーホール部の一部は、コントローラに電気的に接続されている。複数のパッド電極の一部は、コントローラに電気的に接続されている。
図１は、実施形態にかかるメモリシステムの構成を示す平面図である。 図２は、実施形態にかかるメモリシステムに対するオンサイトのテスト動作を示す図である。 図３は、実施形態におけるスルーホール構造へのテストピンの挿入を示す図である。 図４は、実施形態にかかるメモリシステムに対する回収後のテスト動作を示す図である。 図５は、実施形態におけるパッド電極へのポゴピンの接触を示す図である。 図６は、実施形態の第１の変形例にかかるメモリシステムの構成を示す平面図である。 図７は、実施形態の第２の変形例にかかるメモリシステムの構成を示す平面図である。 図８は、実施形態の第２の変形例におけるパッド電極へのポゴピンの接触を示す図である。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかるメモリシステムは、電子部品が実装された基板を備え、この基板の一端にホスト装置へ接続されるためのエッジコネクタが配されて構成される。
このメモリシステムは、出荷後において、使用中に不具合が発生することがある。不具合の連絡を受けた作業者はユーザの使用場所へ不具合対応に派遣され、作業者がメモリシステムをユーザの使用場所（オンサイト）で不具合解析することがある。オンサイトで不具合解析できない場合、作業者は、不具合の発生したメモリシステムを持ち帰って不具合解析する事がある。この場合、迅速に不具合箇所を特定することが困難である。
例えば、オンサイトでの不具合解析を可能にするために、メモリシステムの基板におけるエッジコネクタと反対側の端部に、テスト専用のエッジコネクタとも言えるゴールドフィンガーが設けられた第１の構成が考えられる。第１の構成では、ゴールドフィンガーに対応したテスト専用のソケットを接続する必要があるが、エッジコネクタはホスト装置に取り付けられた状態のため、テスト用パッドにソケットを接続しづらい。ユーザのホスト装置での接続形態によってはオンサイトではソケットを接続する事ができない。
また、第１の構成では、ゴールドフィンガーとソケットとの接触による摩擦を起因とした接点の劣化が起きやすく、耐用回数が少ない。このため、不具合の発生したメモリシステムを回収して、より高度な不具合解析が可能な高性能で高価なテスト治具に適用した場合には多くの回数を使用する事が出来ない。
また、メモリシステムの基板におけるエッジコネクタと反対側の端部に、汎用のテストピンを挿入できるように基板のある面からその反対面まで貫通し内側面が導電膜で覆われたスルーホール構造が設けられた第２の構成が考えられる。第２の構成では、汎用のテストピンでテスト治具を接続できるため、オンサイトにおける簡易な不具合解析が可能である。
しかし、第２の構成では、導電膜とテストピンとの接触による摩耗を起因とした接点の劣化が起きやすく、スルーホール構造の耐用回数が少ない。このため、不具合の発生したメモリシステムを回収して、より高度な不具合解析が可能な高性能で高価なテスト治具に適用した場合には多くの回数を使用する事が出来ない。
一方、回収後の詳細な不具合解析を可能にするために、メモリシステムの基板のある面にテスト用のパッド電極が設けられた第３の構成が考えられる。第３の構成では、テストピンをパッド電極に接触させるための位置決めが必要となり、例えばカメラ(イメージセンサーなど)でメモリシステム場所を把握してサーボ制御で位置合わせをおこなうなど、テスト治具として規模の大きな装置が必要となる。
そこで、本実施形態では、メモリシステムにおいて、基板におけるエッジコネクタが設けられた端部と反対側の端部に、基板の第１面から第２面まで貫通し内側面が導電膜で覆われたスルーホール構造を設け、第２面におけるスルーホール構造の付近にパッド電極を設けることで、オンサイト及び回収後の双方における不具合解析の容易化およびそのための治具・装置の簡素化を目指す。
具体的には、メモリシステムを出荷した後の使用中に不具合が発生した場合、オンサイトの不具合解析は、スルーホール構造を用いて行われる。メモリシステムをエッジコネクタによりユーザの装置に装着した状態でテストピンをスルーホール構造に挿入することで、テストピンをスルーホール構造に確実に接触できる。この状態で、スルーホール構造及びテストピン経由でメモリシステムの動作解析に必要なデータを取得することで、オンサイトであっても不具合解析をおこなう事ができる。ユーザの装置上で取得したデータを元に、発生した不具合内容を解析して対策をおこなうため、不具合発生から対策までの期間を短縮できるとともに、回収後の不具合の再現が可能となる。
また、回収後の不具合解析は、パッド電極及びスルーホール構造を用いて行われる。この不具合解析では、ポゴピンの付近に位置決めピンが配されたテスト治具が用いられる。このテスト治具の位置決めピンをスルーホール構造に挿入してメモリシステムを治具に押し当てることで、ポゴピンの先端をパッド電極に確実に接触できる。この状態で、パッド電極及びポゴピン経由でメモリシステムの動作解析に必要なデータを取得することで、オンサイトと同様または、時間をかけてより複雑な不具合解析をおこなう事ができる。更に、ポゴピン及びパッド電極の耐用回数は、テストピン及びスルーホール構造の耐用回数より多いため、回収後に使用する高機能で高価なテスト治具を多くの回数使用する事ができる。
より具体的には、メモリシステム１は、図１に示すように構成される。図１は、メモリシステム１の構成を示す平面図である。図１（ａ）は、メモリシステム１を基板３の第１面３ａ側から見た平面図であり、図１（ｂ）は、メモリシステム１を基板３の第２面３ｂ側から見た平面図である。以下では、メモリシステム１が備える基板３におけるカバー２が配置される面を第１面３ａとし、基板３における第１面３ａと反対側の面を第２面３ｂとする。基板３の第１面３ａ又は第２面３ｂに垂直な方向をＺ方向とし、基板３の長手方向をＸ方向とし、Ｚ方向及びＸ方向に垂直な方向をＹ方向とする。Ｙ方向は、基板３の短手方向である。
メモリシステム１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である。メモリシステム１は、ホスト装置（図示せず）と通信可能に接続され、ホスト装置に対する外部記憶媒体として機能し得る。ホスト装置は、例えば、パーソナルコンピュータなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよいし、移動体通信システムの基地局などの通信インフラ装置であってもよいし、クラウドコンピューティングのストレージを形成するデータサーバであってもよい。ホスト装置からは電源が供給され、ホスト装置とメモリシステム１と間にはリセットを含む制御信号およびデータ通信をおこなうためのＳＡＴＡまたはＰＣＩｅの汎用高速シリアルバスが接続される。
メモリシステム１は、カバー２、基板３、エッジコネクタ４、複数のスルーホール構造５（５－１～５－１１）、及び複数のパッド電極６（６－１～６－１１）を有する。
カバー２は、半導体集積回路が搭載された半導体チップのパッケージ等の部品を覆うように配置される。例えば、図１（ａ）に実線で示すカバー２は、図１（ａ）に点線で示す半導体メモリのパッケージ２ａ～２ｃ、コントローラを含むＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）のパッケージ２ｄ、他の電子部品２ｅなどを覆うように配置される、カバー２にはメモリシステム１の製造・販売メーカー名、製品名、及びメモリ容量などの情報が印刷される。半導体メモリは、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリであってもよい。
基板３は、ＸＹ平面視において、Ｘ方向を長手方向としＸＹ方向に延びた略矩形に沿った形状を有する。基板３は、端部３１及び端部３２を有する。端部３１及び端部３２は、基板３における互いに反対側の端部であり、カバー２を間にして互いに反対側に配されている。端部３１は、基板３における－Ｘ側の端部であり、端部３２は、基板３における＋Ｘ側の端部である。端部３２は、Ｙ方向における両端に角部３２１，３２２を有し、Ｙ方向における中央付近に切り欠き部３２３を有する。角部３２１は、端部３２における＋Ｙ側の領域に配される。角部３２２は、端部３２における－Ｙ側の領域に配される。切り欠き部３２３は、ＸＹ平面視において、略半円形状を有する。切り欠き部３２３は、メモリシステム１の基板３がホスト装置の筐体（図示せず）にネジ止めされる際にネジのガイドとなる部分である。切り欠き部３２３により、基板３の固定だけでなく、電気回路の基準電位（グランドレベル）を合わせること、メモリシステム１の発熱をホスト装置へ放熱すること、が可能となる。
エッジコネクタ４は、基板３の端部３１に配されている。エッジコネクタ４は、基板３上（例えば第１面３ａ上）の配線を介して基板３上の各部品に電気的に接続され得る。エッジコネクタ４は、フォームファクタ規格（例えば、Ｍ．２－２２８０規格）の仕様に応じた形状を有している。エッジコネクタ４は、フォームファクタ規格における「Ｍキー」の位置にノッチ状の切り欠き４１が設けられる。メモリシステム１は、エッジコネクタ４を介して、ホスト装置に実装されたソケットへ装着可能である。エッジコネクタ４は、ソケットへ装着された際に、ソケットに設けられた突起が切り欠き４１に嵌まるように構成されている。切り欠き４１は、短手方向（Ｙ方向）の中央からずれた位置にある。これにより、ホスト装置に対してメモリシステム１が第１面と第２面とで逆に取り付けられることを防ぐことができる。コントローラは、エッジコネクタ４を介してホストとシリアル通信規格（例えば、ＰＣＩｅ規格又はＳＡＴＡ規格）に準拠した通信を行う。メモリシステム１は、ホスト装置のソケットにエッジコネクタ４を介して接続されると共に、切り欠き部３２３をガイドとしてホスト装置にネジ止め固定される。
図１（ａ）及び図１（ｂ）に示すように、複数のスルーホール構造５－１～５－１１は、基板３の端部３２に配されている。複数のスルーホール構造５－１～５－１１は、切り欠き部３２３と角部３２１との間に配されたスルーホール構造５－１～５－５と、切り欠き部３２３と角部３２２との間に配されたスルーホール構造５－６～５－１１とを含む。これにより、基板３の端部３２に効率的に多数のスルーホール構造を配置できる。
複数のスルーホール構造５－１～５－１１のうち、スルーホール構造５－１は、基板３の角部３２１の付近に配され、スルーホール構造５－１１は、基板３の角部３２２の付近に配される。これにより、回収後のテストにおいて各スルーホール構造５に位置決めピン２０１（図４（ｂ）参照）が挿入された際に、基板３のＺ軸周りの回転を抑制でき、基板３を容易に位置決めできる。
複数のスルーホール構造５－１～５－１１のうち、切り欠き部３２３と角部３２１との間に配されたスルーホール構造５－１～５－５の数と、切り欠き部３２３と角部３２２との間に配されたスルーホール構造５－６～５－１１の数とは、互いに異なる。これにより、オンサイトのテストにおいて各スルーホール構造５にテストピン１０１（図２（ａ）参照）が挿入される際に、テスト治具１０４（図２（ａ）参照）が適正な向きと逆向きに装着されることを防止できる。
各スルーホール構造５は、基板３の第１面３ａから第２面３ｂまで貫通した略円筒形状を有する。各スルーホール構造５は、その内側に貫通孔５２が配されている。各スルーホール構造５の開口径Ｗ５２は、オンサイトのテストで使用されるばね式のテストピン１０１の最大平面幅Ｗ１０１（図３（ａ）参照）に対応しているとともに、回収後のテストで使用される位置決めピン２０１の直径Ｄ２０１（図５（ａ）参照）に対応している。各スルーホール構造５の開口径Ｗ５２は、テストピン１０１の最大平面幅Ｗ１０１及び位置決めピン２０１の直径Ｄ２０１との間で数式１を満たしていてもよい。
Ｄ２０１＜Ｗ５２＜Ｗ１０１・・・数式１
実施形態では、一例として、汎用的な数値である以下の値を取る。
Ｄ２０１＝０．６５ｍｍ
Ｗ５２ ＝０．８５ｍｍ
Ｗ１０１＝解放時０．９５ｍｍ、最小値０．６０ｍｍ
各スルーホール構造５は、内側面が導電膜５１（図３（ａ）参照）で覆われている。導電膜５１は、貫通孔５２の＋Ｚ側の縁部５３及び－Ｚ側の縁部５４をさらに覆っていてもよい。導電膜５１における縁部５３を覆う部分は、ＸＹ平面視において中抜き円盤状に延び、導電膜５１における内側面を覆う部分の＋Ｚ側の端部に電気的に接続されている。導電膜５１における縁部５４を覆う部分は、ＸＹ平面視において中抜き円盤状に延び、導電膜５１における内側面を覆う部分の－Ｚ側の端部に電気的に接続されている。導電膜５１は、ＸＺ断面視において、互いにＸ方向に離間し互いに反対側に開口した２つの略横Ｕ字形状を有する。
導電膜５１は、銅又ははんだなどの導電物質で形成され得る。各スルーホール構造５は、カバー２に覆われたコントローラの端子に電気的に接続されている。スルーホール構造５が接続されているコントローラの端子は、テストに有用な端子である。この端子は、例えば、メモリシステム１の動作モードの設定、およびコントローラの内部状態や半導体メモリに記憶されたデータを読み出すためのシリアルＩ／Ｆ－ＡおよびシリアルＩ／Ｆ－Ｂと言った端子である。
基板３の外縁は、略矩形に沿った複数の辺３ｃ，３ｄ，３ｅを含む。辺３ｃは、他の辺３ｄ，３ｅより＋Ｙ側に配され、Ｘ方向に沿って延びている。辺３ｄは、他の辺３ｃ，３ｅに対してＹ方向における間の位置に配され、Ｙ方向に沿って延びている。辺３ｅは、他の辺３ｃ，３ｄより－Ｙ側に配され、Ｘ方向に沿って延びている。複数のスルーホール構造５－１～５－１１は、端部３１における辺３ｄの付近に配され、辺３ｄに沿って配列されている。
図１（ｂ）に示すように、複数のパッド電極６－１～６－１１は、基板３の第２面３ｂに配されている。複数のパッド電極６－１～６－１１それぞれは、基板３の第２面３ｂにおいて、複数のスルーホール構造５－１～５－１１それぞれに近接して配されている。複数のパッド電極６－１～６－１１は、基板３の端部３２における辺３ｄの付近で、辺３ｄに沿ってＹ方向に配列されている。複数のパッド電極６－１～６－１１は、Ｙ方向に互いに離間しており、互いに電気的に絶縁されている。複数のパッド電極６－１～６－１１それぞれは、複数のスルーホール構造５－１～５－１１それぞれに対応している。各パッド電極６と辺３ｄとの間には、対応するスルーホール構造５が配されている。
各パッド電極６の平面寸法Ｗ６（図５（ｂ）参照）は、回収後のテストで使用されるポゴピン２０２の先端部２０２ａの平面寸法Ｗ２０２に対応している。各パッド電極６の平面寸法Ｗ６は、ポゴピン２０２の先端部２０２ａの平面寸法Ｗ２０２との間で次の数式２を満たしていてもよい。
Ｗ２０２≦Ｗ６・・・数式２
なお、各パッド電極６のＹ方向の平面寸法及びＸ方向の平面寸法は、それぞれ、スルーホール構造５の開口径と同程度であってもよいし、数式２を満たしつつスルーホール構造５の開口径より小さい値であってもよい。
各パッド電極６は、銅又ははんだなどの導電物質で形成され得る。各パッド電極６は、対応するスルーホール構造５の導電膜５１に電気的に接続されている。各パッド電極６は、スルーホール構造５の導電膜５１を介して、カバー２に覆われたコントローラの端子に電気的に接続されている。パッド電極６が接続されているコントローラの端子は、テストに有用な端子である。この端子は、例えば、メモリシステム１の動作モードの設定、およびコントローラの内部状態や半導体メモリに記憶されたデータを読み出すためのシリアルＩ／Ｆ－ＡおよびシリアルＩ／Ｆ－Ｂと言った端子である。
メモリシステム１に対するオンサイトの不具合解析は、例えば、図２に示すようなテスト動作で行われる。図２は、メモリシステム１に対するオンサイトのテスト動作を示す図である。オンサイトの不具合解析は、メモリシステム１がエッジコネクタ４を介してホスト装置に接続された状態で行われる。
図２（ａ）に示すオンサイトのテスト動作では、テスト治具１０４を含むテスト装置１００が用意される。テスト治具１０４は、メモリシステム１における複数のスルーホール構造５－１～５－１１に接続される。テスト装置１００は、テスト治具１０４及び制御用コンピュータ１０５を有する。テスト治具１０４は、複数のテストピン１０１（１０１－１～１０１－１１）、フレキ変換治具１０２、フレキケーブル１０３を有する。フレキケーブル１０３は、テストピン１０１－１～１０１－１１に対応した複数の配線を含む。フレキ変換治具１０２は、各テストピン１０１－１～１０１－１１を、対応する配線にメモリシステム１を取り付けたままで電気的に接続する。フレキケーブル１０３における複数の配線は、制御用コンピュータ１０５に電気的に接続されている。
複数のテストピン１０１－１～１０１－１１それぞれは、メモリシステム１における複数のスルーホール構造５－１～５－１１それぞれに対応している。テストピン１０１－１～１０１－５それぞれはスルーホール構造５－１～５－５それぞれに挿入され、テストピン１０１－６～１０１－１１それぞれはスルーホール構造５－６～５－１１それぞれに挿入される。このとき、メモリシステム１における切り欠き部３２３と角部３２１との間に配されたスルーホール構造５－１～５－５の数と、切り欠き部３２３と角部３２２との間に配されたスルーホール構造５－６～５－１１の数とは、互いに異なる。これにより、各スルーホール構造５にテストピン１０１が挿入される際に、テスト治具１０４が適正な向きと逆向きに装着されることを防止できる。
図３（ａ）に示すように、各テストピン１０１は、ＸＺ側面視において、先端側が略Ｖ字状に折り曲げられた形状を有し、ばね式のテストピンとして構成されている。図３（ａ）は、テストピン１０１のスルーホール構造５への挿入前の状態を示す図である。図３（ａ）は、ＸＹ平面視におけるスルーホール構造５の略中央部でのＸ方向の断面図である。Ｘ方向において、各テストピン１０１の最大平面幅Ｗ１０１は、スルーホール構造５の開口径Ｗ５２より若干大きくなっている。Ｙ方向において、図示しないが、各テストピン１０１の平面幅は、スルーホール構造５の開口径より小さくなっている。実施形態では、一例として、汎用的な数値であるが、各テストピン１０１の直径はφ＝０．３ｍｍである。
各テストピン１０１がＸＺ面内で先端側が略Ｖ字状に折り曲げられた形状であることに応じて、スルーホール構造５の開口形状は、ＸＹ平面視において、Ｘ方向に長軸を有する略楕円に沿った形状であってもよい。テスト装置１００は、テストピン１０１として汎用のテストピンを用いることができるので、テストコストを容易に低減できる。
図２（ｂ）に示すオンサイトのテスト動作では、フレキ変換治具１０２は、図２（ａ）に示す＋Ｘ側の面が、図２（ｂ）では、＋Ｚ側を向く姿勢にされる。このとき、各テストピン１０１は、その先端がフレキ変換治具１０２に対して－Ｚ側に位置する状態になる。そして、図３（ａ）に示すように、各テストピン１０１をスルーホール構造５の貫通孔５２に挿入して、図３（ｂ）に示すように、テストピン１０１をスルーホール構造５の内側面の導電膜５１に接触させる。このとき、テストピン１０１の先端側が略Ｖ字形状のばねになっているので、テストピン１０１の先端がスルーホール構造５の導電膜５１に押し付けられる。これにより、テストピン１０１の先端をスルーホール構造５の導電膜５１に確実に接触させることができる。図３（ｂ）は、テストピン１０１のスルーホール構造５への挿入状態を示す図である。図３（ｂ）は、ＸＹ平面視におけるスルーホール構造５の略中央部でのＸ方向の断面図である。図２（ｂ）では、フレキ変換治具１０２及び複数のテストピン１０１－１～１０１－１１が基板３に装着された状態を示している。この状態で、図２（ｂ）に示す制御用コンピュータ１０５は、メモリシステム１にフレキケーブル１０３、フレキ変換治具１０２、テストピン１０１、スルーホール構造５の導電膜５１経由でテスト信号を供給する。制御用コンピュータ１０５は、メモリシステム１からスルーホール構造５の導電膜５１、テストピン１０１、フレキ変換治具１０２、フレキケーブル１０３経由でテスト結果を取得する。
使用中に不具合が発生した際に、例えば、制御用コンピュータ１０５は、スルーホール構造５－１～５－５及びテストピン１０１－１～１０１－５の当該信号を介して、メモリシステム１の動作モードを「動作モード設定－Ａ」に切り替え、コントローラにおける「シリアルＩ／Ｆ－Ａ」からコントローラの内部状態を取得する。
これに加えて、制御用コンピュータ１０５は、スルーホール構造５－６～５－８及びテストピン１０１－６～１０１－８の当該信号を介して、メモリシステム１の動作モードを「動作モード設定－Ｂ」に切り替え、コントローラにおける「シリアルＩ／Ｆ－Ｂ」から半導体メモリの内部状態を取得する。
さらに、制御用コンピュータ１０５は、スルーホール構造５－９～５－１１及びテストピン１０１－９～１０１－１１の当該信号を介して、メモリシステム１の動作モードを「動作モード設定－Ｃ」に切り替え、メモリシステム１内の各電子部品と通信してテスト条件の設定や状他の確認をおこなう。
ここで、各テストピン１０１は、汎用のテストピンが用いられ得る。複数のテストピン１０１－１～１０１－１１として複数の汎用のテストピンを含むテスト治具１０４は、安価なテスト治具といえる。
制御用コンピュータ１０５は、このテスト結果に応じて、デバッグを行うことなどにより、オンサイトでの不具合解析を、簡易に行うことができる。
なお、図２（ｂ）では、テストピン１０１を基板３の第１面３ａ側から挿入する場合を例示しているが、ユーザのメモリシステム１の実装方法が第１面及び第２面とで逆である場合などには、テストピン１０１を基板３の第２面３ｂ側から挿入してテストが行われてもよい。
また、メモリシステム１に対する回収後の不具合解析は、例えば、図４に示すようなテスト動作で行われる。図４は、メモリシステム１に対する回収後のテスト動作を示す図である。図４（ａ）及び図４（ｂ）は、ＸＹ平面視におけるスルーホール構造５の略中央部でのＸ方向の断面図である。
図４（ａ）に示す回収後のテスト動作では、テスト治具２０４を含むテスト装置２００が用意される。テスト治具２０４は、メモリシステム１における複数のスルーホール構造５－１～５－１１及び複数のパッド電極６－１～６－１１に接続される。テスト装置２００は、テスト治具２０４及び制御用コンピュータ２０５を有する。テスト治具２０４は、複数の位置決めピン２０１（２０１－１～２０１－１１）、複数のポゴピン２０２（２０２－１～２０２－１１）、治具本体２０３を有する。治具本体２０３は、複数のポゴピン２０２－１～２０２－１１に対応した複数の配線を含む。治具本体２０３における複数の配線は、制御用コンピュータ２０５に電気的に接続されている。治具本体２０３において、複数のポゴピン２０２－１～２０２－１１は、複数の位置決めピン２０１－１～２０１－１１に近接して配されている。各ポゴピン２０２は、銅などの導電物で形成されている。各位置決めピン２０１は、導電物又は絶縁物などの任意の材質で形成され得る。各位置決めピン２０１は、互いに電気的に独立した状態（すなわち、互いに電気的に絶縁された状態）である。
複数の位置決めピン２０１－１～２０１－１１それぞれは、複数のスルーホール構造５－１～５－１１それぞれに対応している。複数のポゴピン２０２－１～２０２－１１それぞれは、複数のパッド電極６－１～６－１１それぞれに対応している。位置決めピン２０１－１～２０１－１１それぞれは、スルーホール構造５－１～５－１１それぞれに挿入される。このとき、メモリシステム１において、複数のパッド電極６－１～６－１１それぞれは、複数のスルーホール構造５－１～５－１１それぞれに近接して配されている。これにより、各スルーホール構造５に位置決めピン２０１が挿入される際に、ポゴピン２０２がパッド電極６の位置に容易に位置合わせされ得る。
図５（ａ）に示すように、各ポゴピン２０２は先端部２０２ａ及びベース部２０２ｂを有する。図５（ａ）に示すように、ＸＺ断面視において、先端部２０２ａは略逆Ｕ字形状を有している。先端部２０２ａとベース部２０２ｂとは接続されて一体に形成されている。先端部２０２ａがシリンダ２０４における＋Ｚ側の開口から膨出するとともに先端部２０２ａに接続されたベース部２０２ｂがシリンダ２０４内に収容される。ベース部２０２ｂは、シリンダ２０４内でバネ２０３により＋Ｚ側に付勢されている。図５（ａ）は、ポゴピン２０２のパッド電極６への接触前の状態を示す図である。図５（ａ）は、ＸＹ平面視におけるポゴピン２０２の略中央部でのＸ方向の断面図である。
図４（ｂ）に示す回収後のテスト動作では、各位置決めピン２０１は、各スルーホール構造５の貫通孔５２に挿入されている。この状態では、図５（ｂ）に示すように、各ポゴピン２０２は、各パッド電極６の位置に位置決めされるとともに、各ポゴピン２０２の先端部２０２ａが各パッド電極６に接触される。このとき、先端部２０２ａ及びベース部２０２ｂが押し下げられることで、バネ２０３によって先端部２０２ａ及びベース部２０２ｂが上向きに押し返される。このため、先端部２０２ａをパッド電極６に強固に加圧することができ、ポゴピン２０２をパッド電極６に確実に接触させることができる。図５（ｂ）は、ポゴピン２０２のパッド電極６への接触状態を示す図である。図５（ｂ）は、ＸＹ平面視におけるポゴピン２０２の略中央部でのＸ方向の断面図である。ここで、パッド電極６の平面寸法Ｗ６は、ポゴピン２０２の先端部２０２ａの平面寸法Ｗ２０２より大きければよい。パッド電極６の平面寸法Ｗ６はスルーホール構造５の開口径Ｗ５２と同程度の寸法であってもよい。
この状態で、図４（ｂ）に示す制御用コンピュータ２０５は、メモリシステム１にエッジコネクタ４を介してオンサイトにおけるユーザのホスト装置を模擬して不具合を再現させる。
制御用コンピュータ２０５は、メモリシステム１からパッド電極６、ポゴピン２０２、治具本体２０３内の配線経由で動作モードの設定および内部状態の取得をおこなう。
オンサイトにおけるユーザのホスト装置とは異なり、図４（ｂ）に示す制御用コンピュータ２０５は回収後の不具合解析で用いられるテスト治具であるため、不具合を効率よく再現するためにメモリシステム１の接続するホスト装置を包含する事ができる。
例えば、制御用コンピュータ２０５からエッジコネクタ４に対してオンサイトで発生した不具合に起因するホスト装置の動作を抽出したものをテストパターンとしてメモリシステム１を動作させる事ができる。
メモリシステム１に不具合が再現した際に、例えば、制御用コンピュータ２０５は、パッド電極６－１～６－５及びポゴピン２０２－１～２０２－５の当該信号を介して、メモリシステム１の動作モードを「動作モード設定－Ａ」に切り替え、コントローラにおける「シリアルＩ／Ｆ－Ａ」からコントローラの内部状態を取得する。
これに加えて、制御用コンピュータ２０５は、パッド電極６－６～６－８及びポゴピン２０２－６～２０２－８の当該信号を介して、メモリシステム１の動作モードを「動作モード設定－Ｂ」に切り替え、コントローラにおける「シリアルＩ／Ｆ－Ｂ」から半導体メモリの内部状態を取得する。
さらに、制御用コンピュータ２０５は、パッド電極６－９～６－１１及びポゴピン２０２－９～２０２－１１の当該信号を介して、メモリシステム１の動作モードを「動作モード設定－Ｃ」に切り替え、メモリシステム内の各ＩＣと通信してテスト条件の設定や状他の確認をおこなう。
ここで、ポゴピン２０２及びパッド電極６の耐用回数は、テストピン１０１及びスルーホール構造５の耐用回数より多い。例えば、テストピン１０１及びスルーホール構造５の耐用回数が数１０回であるのに対して、ポゴピン２０２及びパッド電極６の耐用回数は、数１０００回程度確保できる。また、ポゴピン２０２及びパッド電極６の耐用回数は、ゴールドフィンガー及びソケットの耐用回数より多い。例えば、ゴールドフィンガー及びソケットの耐用回数が数１００回であるのに対して、ポゴピン２０２及びパッド電極６の耐用回数は、数１０００回程度確保できる。複数のポゴピン２０２－１～２０２－１１を含むテスト治具２０４は、高耐久、高安定性の評価冶具といえる。
すなわち、制御用コンピュータ２０５は、ユーザのホスト装置上で発生した不具合を模擬して効率よく再現させる事ができるため容易且つ迅速な不具合解析が可能である。さらに制御用コンピュータ２０５は、失敗学的な見地から類推される未来の不具合が発生しないかをテストする事が可能である。
ここで、ユーザのホスト装置上で発生した不具合を模擬するために、オンサイトにて不具合発生時に取得したメモリシステム１の内部状態が使用される。
以上のように、本実施形態では、メモリシステム１において、基板３におけるエッジコネクタ４と反対側の端部３２に、第１面３ａから第２面３ｂまで貫通し内側面が導電膜５１で覆われたスルーホール構造５を設け、第２面３ｂにおけるスルーホール構造５の付近にパッド電極６を設ける。これにより、ユーザの使用場所（オンサイト）では、メモリシステム１をホスト装置に接続した状態で、耐久性は低いが安価で簡素な治具を用いて不具合解析がおこなえ、回収後（戻入品）では耐久性の高い高価・高機能な治具を用いて不具合解析がおこなう事ができる。オンサイト及び回収後の双方における不具合解析を容易化でき適切化（例えば、最適化）できる。
なお、メモリシステム１において、各パッド電極６は、テストが可能なようにカバー２内のコントローラの端子に電気的に接続されていれば、対応するスルーホール構造５の導電膜５１から電気的に絶縁されていてもよい。例えば、各パッド電極６は、対応するスルーホール構造５に近接した位置で且つ対応するスルーホール構造５の導電膜５１から－Ｘ方向に離間した位置に配されていてもよい。
また、メモリシステム１ｉにおいて、図６に示すように、基板３の第２面３ｂのパッド電極６ｉ（６ｉ－１～６ｉ－１１）は、スルーホール構造５の開口径より大きい平面寸法で構成されてもよい。図６は、実施形態の第１の変形例にかかるメモリシステム１ｉの構成を示す平面図である。図６は、メモリシステム１ｉを基板３の第２面３ｂ側から見た平面図である。
各パッド電極６ｉは、Ｙ方向の平面寸法がスルーホール構造５の開口径以下であるが、Ｘ方向の平面寸法がスルーホール構造５の開口径より大きい。各パッド電極６ｉは、ＸＹ平面視において、Ｘ方向に延びた略短冊形状を有する。これにより、テスト治具における位置決めピンとポゴピンとがある程度離間していてもテストを行うことができ、位置決めピンに対するポゴピンの配置の自由度を向上できる。すなわち、回収後のテストに使用するテスト治具として、位置決めピンとポゴピンとがある程度離間したものも用いることができ、テスト治具２０４の設計自由度が広がり、汎用品などの安価なポゴピンが使用可能になる。
あるいは、メモリシステム１ｊにおいて、図７に示すように、パッド電極６の数は、スルーホール構造５より多くてもよい。図７は、実施形態の第２の変形例にかかるメモリシステム１ｊの構成を示す平面図である。図７では、スルーホール構造５の数が１１個であり、パッド電極６ｊの数はパッド電極６ｊ－１～６ｊ－３３の３３個である場合が例示されている。
複数のスルーホール構造５－１～５－１１が辺３ｄに沿って１列で配列されているのに対して、複数のパッド電極６ｊ－１～６ｊ－３３が辺３ｄに沿って複数列（図７では３列）で配列されている。複数のパッド電極６ｊ－１～６ｊ－３３は、ＸＹ方向に互いに離間しており、互いに電気的に絶縁されている。１列目のパッド電極６ｊ－１～６ｊ－１１それぞれは、複数のスルーホール構造５－１～５－１１それぞれに対応している。１列目の各パッド電極６は、対応する各スルーホール構造５に電気的に接続されている。２列目のパッド電極６ｊ－１２～６ｊ－２２それぞれは、１列目のパッド電極６ｊ－１～６ｊ－１１及び複数のスルーホール構造５－１～５－１１それぞれに対応している。２列目の各パッド電極６は、対応する１列目の各パッド電極６ｊから電気的に絶縁され、対応する各スルーホール構造５から電気的に絶縁されている。３列目のパッド電極６ｊ－２３～６ｊ－３３それぞれは、１列目のパッド電極６ｊ－１～６ｊ－１１及び２列目の各パッド電極６ｊ－１２～６ｊ－２２それぞれに対応すると共に、複数のスルーホール構造５－１～５－１１それぞれに対応している。３列目の各パッド電極６は、対応する１列目の各パッド電極６ｊから電気的に絶縁され、対応する２列目の各パッド電極６ｊから電気的に絶縁され、対応する各スルーホール構造５から電気的に絶縁されている。
パッド電極６の数がスルーホール構造５より多いので、図８に示すように、回収後のテスト動作でテストできる信号の数を容易に増やすことができる。図８は、実施形態の第２の変形例にかかるメモリシステム１に対する回収後のテスト動作を示す図である。図８（ａ）及び図８（ｂ）は、ＸＹ平面視におけるスルーホール構造５の略中央部でのＸ方向の断面図である。
図８（ａ）に示す回収後のテスト動作では、テスト治具２０４ｊを含むテスト装置２００ｊが用意される。テスト治具２０４ｊは、複数のパッド電極６ｊ（６ｊ－１～６ｊ－３３）に対応した複数のポゴピン２０２ｊ（２０２ｊ－１～２０２ｊ－３３）を有する。複数のポゴピン２０２ｊ－１～２０２ｊ－３３それぞれが複数の位置決めピン２０１－１～２０１－１１それぞれに近接して配されている点は、図４（ａ）に示すテスト治具２０４と同様である。これにより、各スルーホール構造５に位置決めピン２０１が挿入される際に、各ポゴピン２０２ｊが各パッド電極６ｊの位置に容易に位置合わせされ得る。
図８（ｂ）に示す回収後のテスト動作では、各位置決めピン２０１は、各スルーホール構造５の貫通孔５２に挿入されている。この状態では、各ポゴピン２０２ｊは、各パッド電極６ｊの位置に位置決めされるとともに、各ポゴピン２０２ｊの先端部２０２ａが各パッド電極６ｊに接触される（図５（ｂ）参照）。この状態で、図８（ｂ）に示す制御用コンピュータ２０５は、メモリシステム１ｊにエッジコネクタ４を介してオンサイトにおけるユーザのホスト装置を模擬して不具合を再現させる。制御用コンピュータ２０５は、メモリシステム１ｊからパッド電極６ｊ、ポゴピン２０２ｊ、治具本体２０３内の配線経由でテスト結果を取得する。
このとき、複数のパッド電極６ｊ－１～６ｊ－１１及び複数のポゴピン２０２ｊ－１～２０２ｊ－１１経由で図４（ｂ）のテスト動作と同様のテスト結果の信号を取得できる。さらに、複数のパッド電極６ｊ－１２～６ｊ－３３及び複数のポゴピン２０２ｊ－１２～２０２ｊ－３３経由で追加的に他のテスト結果の信号を取得できる。
例えば、スルーホール構造５で取得できるテスト結果の信号に加えて、コントローラ（ＳｏＣ）の内部状態を示す信号、高速シリアル通信（例えば、ＰＣＩｅ）用インターフェースの内部状態を示す信号、コントローラにおけるメモリインターフェースの状態を示す信号、計測用のトリガ―信号などをテスト結果の信号として取得することができる。
これにより、回収後のテストにおいて、より多くのテスト条件の設定、より多くの内部状態の観測・取得、各種計測機器との連携が可能となるため、より詳細かつ広範囲な不具合解析を迅速かつ容易に行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ，１ｊ メモリシステム、２ パッケージ、３ 基板、４ エッジコネクタ、５，５－１～５－１１ スルーホール構造、６，６－１～６－１１，６ｉ，６ｉ－１～６ｉ－３３、６ｊ，６ｊ－１～６ｊ－３３ パッド電極。

Claims (9)

  1. 第１面と前記第１面の反対面である第２面とを有すると共に、第１端部と前記第１端部の反対側の第２端部とを有する基板と、
    前記第１面に配された半導体メモリ及びコントローラと、
    ホスト装置と接続可能であり前記第１端部に配されたエッジコネクタ部と、
    前記第２端部に配され、それぞれが前記第１面から前記第２面まで貫通し、それぞれの内側面が導電膜で覆われた複数のスルーホール部と、
    前記第２端部における前記第２面に配された複数のパッド電極と、
    を備え、
    前記複数のスルーホール部の一部は前記コントローラに電気的に接続され、
    前記複数のパッド電極の一部は前記コントローラに電気的に接続されている、
    メモリシステム。
  2. 前記複数のパッド電極は、前記複数のスルーホール部に近接して配されている
    請求項１に記載のメモリシステム。
  3. 前記パッド電極それぞれは、前記複数のスルーホール部のうち対応するスルーホール部の導電膜に電気的に接続されている
    請求項２に記載のメモリシステム。
  4. 前記パッド電極それぞれは、前記複数のスルーホール部の導電膜から電気的に絶縁されている
    請求項２に記載のメモリシステム。
  5. 前記複数のパッド電極の数は、前記複数のスルーホール部の数より多い
    請求項１に記載のメモリシステム。
  6. 前記基板は、前記第２端部の両端に第１の角部及び第２の角部を有し、
    前記複数のスルーホール部は、前記第１の角部に近接して配された第１スルーホール部と、前記第２の角部に近接して配された第２スルーホール部とを含む
    請求項１に記載のメモリシステム。
  7. 前記基板は、前記第２端部の両端に第１の角部及び第２の角部を有し、前記第１の角部及び前記第２の角部との間に切り欠き部を有し、
    前記複数のスルーホール部は、前記第１の角部及び前記切り欠き部の間に配された第１スルーホール部と前記切り欠き部及び前記第２の角部の間に配された第２スルーホール部とを含む
    請求項１に記載のメモリシステム。
  8. 前記基板は、前記第２端部の両端に第１の角部及び第２の角部を有し、前記第１の角部及び前記第２の角部との間に切り欠き部を有し、
    前記第１の角部及び前記切り欠き部の間に配された第１スルーホール部の数と、前記切り欠き部及び前記第２の角部の間に配された第２スルーホール部の数とは、互いに異なる
    請求項１に記載のメモリシステム。
  9. 前記複数のスルーホール部それぞれの開口径は、ばね式のテストピンの最大平面幅に対応しており、
    前記複数のパッド電極それぞれの平面寸法は、ポゴピンの先端部の平面幅に対応している
    請求項１に記載のメモリシステム。
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