KR102593803B1 - 온-축 자가 정렬형 드레인-선택-레벨 격리 구조물을 갖는 3차원 메모리 디바이스 및 그의 제조 방법 - Google Patents

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샌디스크 테크놀로지스 엘엘씨
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Abstract

3차원 메모리 디바이스는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번 스택, 교번 스택을 통해 수직으로 연장되는 메모리 개구들, 및 메모리 개구들 중 각자의 메모리 개구 내에 위치된 메모리 스택 구조물들을 포함한다. 다중-기둥형 유전체 격리 구조물은 이웃한 쌍의 메모리 개구들의 상부 섹션들을 통해 연장된다. 다중-기둥형 유전체 격리 구조물은, 메모리 개구들 중 각자의 메모리 개구 내에 위치되는 복수의 유전체 기둥 부분들, 및 복수의 유전체 기둥 부분들 각각에 인접해 있고 교번 스택 내의 수직으로 이웃한 쌍의 절연 층들 사이에 위치되는 적어도 하나의 수평 연장 부분을 포함한다. 적어도 하나의 수평 연장 부분은 교번 스택 내의 적어도 하나의 전기 전도성 층의 측방향으로 이웃한 스트립들을 측방향으로 분리시킨다.

Description

온-축 자가 정렬형 드레인-선택-레벨 격리 구조물을 갖는 3차원 메모리 디바이스 및 그의 제조 방법
관련 출원
본 출원은 2019년 3월 13일자로 출원된 미국 정규 특허 출원 제16/352,157호의 우선권의 이익을 주장하며, 상기 출원의 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 디바이스들의 분야에 관한 것이고, 특히 온-축 자가 정렬형 드레인-선택-레벨 격리 구조물을 갖는 3차원 메모리 디바이스 및 그의 제조 방법에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 T. Endoh 등에 의한 하기 제목의 논문에 개시되어 있다: "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. 2001 33-36.
본 발명의 일 태양에 따르면, 3차원 메모리 디바이스가 제공되며, 이는 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번 스택; 교번 스택을 통해 수직으로 연장되는 메모리 개구들; 메모리 개구들 중 각자의 메모리 개구 내에 위치되는 메모리 스택 구조물들 - 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 및 메모리 개구들 중 각자의 메모리 개구 내에 위치되는 복수의 유전체 기둥 부분들, 및 복수의 유전체 기둥 부분들 각각에 인접해 있고, 교번 스택 내의 수직으로 이웃한 쌍의 절연 층들 사이에 위치되고, 교번 스택 내의 적어도 하나의 전기 전도성 층의 측방향으로 이웃한 스트립들을 측방향으로 분리시키는 적어도 하나의 수평 연장 부분을 포함하는 다중-기둥형(multi-pillared) 유전체 격리 구조물을 포함한다.
본 발명의 다른 태양에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 이는 기판 위에 절연 층들 및 스페이서 재료 층들의 교번 스택을 형성하는 단계 - 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속적으로 그들로 대체됨 -; 교번 스택을 통해 수직으로 연장되는 메모리 개구들을 형성하는 단계; 메모리 개구들 내의 메모리 스택 구조물들을 형성하는 단계 - 메모리 스택 구조물들 각각은 메모리 필름, 및 원통형 구성을 갖는 수직 반도체 채널을 포함함 -; 적어도 하나의 에치 공정을 사용하여 2개의 이웃한 행들의 메모리 개구들 내의 각각의 메모리 스택 구조물의 상부 코너 부분을 제거함으로써 개별 코너 공동들을 형성하는 단계; 개별 코너 공동들로부터 전기 전도성 층들의 부분들을 측방향으로 리세스함으로써 적어도 하나의 측방향 연장 공동을 형성하는 단계; 및
적어도 하나의 측방향 연장 공동의 체적들 내에 그리고 개별 코너 공동들 내에 유전체 재료를 침착시킴으로써 다중-기둥형 유전체 격리 구조물을 형성하는 단계를 포함한다.
도 1은 본 발명의 제1 실시예에 따른, 적어도 하나의 주변 디바이스, 및 반도체 재료 층의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 2는 본 발명의 제1 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번 스택의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 3은 본 발명의 제1 실시예에 따른, 단차형 테라스(stepped terrace)들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 4a는 본 발명의 제1 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 4b는 도 4a의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5a 내지 도 5e는 본 발명의 제1 실시예에 따른, 하부 메모리 개구 충전 구조물을 형성하기 위한 프로세싱 단계들의 제1 세트 동안 제1 예시적 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 6a 내지 도 6f는 본 발명의 제1 실시예에 따른, 하부 메모리 개구 충전 구조물을 형성하기 위한 프로세싱 단계들의 제2 세트 동안 제1 예시적 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 7a는 본 발명의 제1 실시예에 따른, 인-프로세스 상부 메모리 개구 충전 구조물의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 7b는 도 7a의 프로세싱 단계들에서의 제1 예시적 구조물의 일정 영역의 평면도이다.
도 7c는 본 발명의 제1 실시예에 따른, 인-프로세스 상부 메모리 개구 충전 구조물의 형성 이후의 제1 예시적 구조물의 제1 대안적 실시예 내의 메모리 개구의 수직 단면도이다.
도 7d는 도 7c의 프로세싱 단계들에서의 제1 예시적 구조물의 대안적 실시예의 일정 영역의 평면도이다.
도 8a는 본 발명의 제1 실시예에 따른, 인-프로세스 메모리 개구 충전 구조물들 및 인-프로세스 지지 기둥 구조물들의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 8b는 도 8a의 제1 예시적 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 8a의 개략적 수직 단면도의 평면이다.
도 9a는 본 발명의 제1 실시예에 따른, 희생 평탄화 스토퍼 층 및 후면 트렌치들의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 9b는 도 9a의 제1 예시적 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 9a의 개략적 수직 단면도의 평면이다.
도 10은 본 발명의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 11a 내지 도 11d는 본 발명의 제1 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 예시적 구조물의 일정 영역의 순차적 수직 단면도들이다.
도 12는 도 11d의 프로세싱 단계들에서의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 13은 본 발명의 제1 실시예에 따른, 침착된 전도성 재료를 후면 트렌치 내부로부터 제거한 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 14a는 본 발명의 제1 실시예에 따른, 절연 스페이서 및 후면 접촉 구조물의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 14b는 도 14a의 제1 예시적 구조물의 일정 영역의 확대도이다.
도 15는 본 발명의 제1 실시예에 따른, 희생 평탄화 스토퍼 층의 제거 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 16a는 도 15a의 프로세싱 단계들에서의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 16b는 도 15 및 도 16a의 프로세싱 단계들에서의 제1 예시적 구조물의 일정 영역의 평면도이다.
도 17a는 본 발명의 제1 실시예에 따른, 패터닝된 에치 마스크 층의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 17b는 도 17a의 제1 예시적 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 17a의 개략적 수직 단면도의 평면이다.
도 18a는 도 17a 및 도 17b의 프로세싱 단계들에서의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 18b는 도 18a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 18c는 도 17a, 도 17b, 도 18a 및 도 18b의 프로세싱 단계들에서의 제1 예시적 구조물의 일정 영역의 평면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 19a는 본 발명의 제1 실시예에 따른, 개별 코너 공동들의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 19b는 도 19a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 19c는 도 19a 및 도 19b의 프로세싱 단계들에서의 제1 예시적 구조물의 일정 영역의 평면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 20a는 본 발명의 제1 실시예에 따른, 측방향 연장 공동들의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 20b는 도 20a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 20a의 수직 단면도의 평면이다.
도 20c는 도 20a의 평면 C - C'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 20a의 수직 단면도의 평면이다.
도 21a는 본 발명의 제1 실시예에 따른, 인-프로세스 상부 메모리 개구 충전 구조물들의 나머지 부분들의 제거 및 통합된 공동의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 21b는 도 21a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 21a의 수직 단면도의 평면이다.
도 21c는 도 21a의 평면 C - C'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 21a의 수직 단면도의 평면이다.
도 22a는 본 발명의 제1 실시예에 따른, 유전체 충전 재료 층의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 22b는 도 22a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 22a의 수직 단면도의 평면이다.
도 22c는 도 22a의 평면 C - C'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 22a의 수직 단면도의 평면이다.
도 23a는 본 발명의 제1 실시예에 따른, 유전체 격리 구조물들의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 23b는 도 23a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 23a의 수직 단면도의 평면이다.
도 23c는 도 23a의 평면 C - C'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 23a의 수직 단면도의 평면이다.
도 24a는 본 발명의 제1 실시예에 따른, 관형 게이트 전극들의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 24b는 도 24a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 24a의 수직 단면도의 평면이다.
도 24c는 도 24a의 평면 C - C'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 24a의 수직 단면도의 평면이다.
도 25a는 본 발명의 제1 실시예에 따른, 드레인-선택-레벨 게이트 유전체 층의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 25b는 본 발명의 제1 실시예에 따른, 제1 드레인-선택-레벨 채널 층의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 25c는 본 발명의 제1 실시예에 따른, 접속 채널 부분으로 연장되는 개구의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 26a는 본 발명의 제1 실시예에 따른, 제2 드레인-선택-레벨 채널 층 및 드레인-선택-레벨 유전체 코어의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 26b는 도 26a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 26a의 수직 단면도의 평면이다.
도 27a는 본 발명의 제1 실시예에 따른, 환형 유전체 스페이서 및 드레인 영역의 형성 이후의 제1 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 27b는 도 27a의 평면 B - B'를 따른 제1 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 27a의 수직 단면도의 평면이다.
도 28a는 도 27a 및 도 27b의 프로세싱 단계들 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 28b는 도 27a의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 27a의 개략적 수직 단면도의 평면이다.
도 29는 본 발명의 제1 실시예에 따른, 도 28a 및 도 28b의 제1 예시적 구조물에 대한 대안적 구성의 평면도이다.
도 30a는 본 발명의 제1 실시예에 따른, 접촉 레벨 유전체 층 및 추가적인 접촉 비아 구조물들의 형성 이후의 제1 예시적 구조물의 개략적 수직 단면도이다.
도 30b는 도 30a의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 30a의 개략적 수직 단면도의 평면이다.
도 31은 본 발명의 제2 실시예에 따른, 메모리 개구 내의 유전체 코어의 형성 이후의 제2 예시적 구조물의 일정 영역의 개략적 수직 단면도이다.
도 32a는 본 발명의 제2 실시예에 따른, 연속적 유전체 라이너의 형성 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 32b는 도 32a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 32a의 수직 단면도의 평면이다.
도 33a는 본 발명의 제2 실시예에 따른, 반도체 충전 재료 부분의 형성 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 33b는 도 33a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 33a의 수직 단면도의 평면이다.
도 34a는 본 발명의 제2 실시예에 따른, 희생 재료 층들을 전기 전도성 층들로 대체한 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 34b는 도 34a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 34a의 수직 단면도의 평면이다.
도 35a는 본 발명의 제2 실시예에 따른, 패터닝된 에치 마스크 층의 형성 이후의 제2 예시적 구조물의 개략적 수직 단면도이다.
도 35b는 도 35a의 제2 예시적 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 35a의 개략적 수직 단면도의 평면이다.
도 36a는 도 35a 및 도 35b의 프로세싱 단계들에서의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 36b는 도 36a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 36a의 수직 단면도의 평면이다.
도 37a는 본 발명의 제2 실시예에 따른, 유전체 라이너들의 마스킹되지 않은 부분들의 제거 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 37b는 도 37a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 37a의 수직 단면도의 평면이다.
도 38a는 본 발명의 제2 실시예에 따른, 패터닝된 에치 마스크 층 내의 개구들 아래에 놓인 메모리 필름들 및 수직 반도체 채널들의 부분들의 에칭 및 개별 코너 공동들의 형성 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 38b는 도 38a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 38a의 수직 단면도의 평면이다.
도 39a는 본 발명의 제2 실시예에 따른, 측방향 연장 공동들의 형성 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 39b는 도 39a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 39a의 수직 단면도의 평면이다.
도 39c는 도 39a의 평면 C - C'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 39a의 수직 단면도의 평면이다.
도 40a는 본 발명의 제2 실시예에 따른, 반도체 충전 재료 부분들의 나머지 부분들의 제거 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 40b는 도 40a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 40a의 수직 단면도의 평면이다.
도 40c는 도 40a의 평면 C - C'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 40a의 수직 단면도의 평면이다.
도 41a는 본 발명의 제2 실시예에 따른, 다중-기둥형(multi-pillared) 유전체 격리 구조물들의 형성 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 41b는 도 41a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 41a의 수직 단면도의 평면이다.
도 41c는 도 41a의 평면 C - C'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 41a의 수직 단면도의 평면이다.
도 42a는 본 발명의 제2 실시예에 따른, 드레인 영역들의 형성 이후의 제2 예시적 구조물 내의 메모리 개구의 수직 단면도이다.
도 42b는 도 42a의 평면 B - B'를 따른 제2 예시적 구조물의 일정 영역의 단면도이다. 수직 평면 A - A'는 도 42a의 수직 단면도의 평면이다.
도 42c는 도 42a의 평면 C - C'를 따른 제2 예시적 구조물의 일정 영역의 수평 단면도이다. 수직 평면 A - A'는 도 42a의 수직 단면도의 평면이다.
도 43은 본 발명의 제2 실시예에 따른, 희생 반도체 재료 층의 침착 및 이온 주입 공정의 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 44는 본 발명의 제2 실시예에 따른, 반도체 충전 재료 부분들의 코너 부분들의 제거 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 45는 본 발명의 제2 실시예에 따른, 개별 코너 공동들의 형성 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 46은 본 발명의 제2 실시예에 따른, 측방향 연장 공동들의 형성 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 47은 본 발명의 제2 실시예에 따른, 희생 반도체 재료 층의 나머지 부분들의 제거 및 다중-기둥형 유전체 격리 구조물들의 형성 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 48은 본 발명의 제2 실시예에 따른, 다중-기둥형 유전체 격리 구조물들의 유전체 기둥 부분들을 수직으로 리세스한 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 49는 본 발명의 제2 실시예에 따른, 드레인 영역들의 형성 이후의 제2 예시적 구조물의 대안적 구성 내의 메모리 개구의 수직 단면도이다.
도 50a는 도 49의 프로세싱 단계들 이후의 제2 예시적 구조물의 개략적 수직 단면도이다.
도 50b는 도 50a의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 50a의 개략적 수직 단면도의 평면이다.
도 51은 본 발명의 제2 실시예에 따른, 도 50a 및 도 50b의 제2 예시적 구조물에 대한 대안적 구성의 평면도이다.
도 52a는 본 발명의 제2 실시예에 따른, 접촉 레벨 유전체 층 및 추가적인 접촉 비아 구조물들의 형성 이후의 제2 예시적 구조물의 개략적 수직 단면도이다.
도 52b는 도 52a의 제2 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 52a의 개략적 수직 단면도의 평면이다.
도 53은 본 발명의 일 실시예에 따른, 제1 또는 제2 예시적 구조물을 포함하는 메모리 다이의 수직 단면도이다.
위에서 논의된 바와 같이, 본 발명의 다양한 실시예들은 온-축 자가 정렬형 드레인-선택-레벨 격리 구조물들을 갖는 3차원 메모리 디바이스 및 그의 제조 방법들에 관한 것이며, 그들의 다양한 태양들이 후술된다. 본 발명의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하는 데 사용될 수 있으며, 그들의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면은 축척대로 도시되어 있지 않다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "바로 위에" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 그 아래에 놓이고, 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적 수직 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 일직선으로 연장되는 평면이다. 수직 평면 또는 실질적 수직 평면은 수직 방향 또는 실질적 수직 방향을 따라 일직선이며, 수직 방향 또는 실질적 수직 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 또는 이를 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별개로 형성될 수 있고, 이어서, 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 발명의 다양한 실시예들의 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하고, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다.
대체적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는 복수의 반도체 칩들을 포함할 수 있으며, 그 복수의 반도체 칩들은, 예를 들어, 플립-칩 접합(flip-chip bonding) 또는 다른 칩-투-칩 접합(chip-to-chip bonding)에 의해 서로 접합된다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 리포트할 수 있는 가장 작은 단위이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 그 내부의 평면들의 총 개수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이들은 단일 소거 동작에서 소거될 수 있는 가장 작은 단위이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이들은 프로그래밍을 위해 선택될 수 있는 가장 작은 단위들이다. 페이지는 또한, 판독 동작을 위해 선택될 수 있는 가장 작은 단위이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하는 데 사용될 수 있는, 본 발명의 제1 실시예에 따른 제1 예시적 구조물이 도시되어 있다. 제1 예시적 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트들이 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 사용한 적합한 도핑 시에 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우에 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과의 전기 전도도를 갖도록, 충분히 높은 원자 농도의 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도의 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트들로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 침착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패터닝되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다.
게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 침착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 사용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다.
필요에 따라 추가의 마스크들이 사용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자들에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물들을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 침착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 예를 들어 선택적 에피택시에 의해, 단결정 반도체 재료의 침착에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상부 표면 상에 형성될 수 있다. 침착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 침착된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 사용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상부 표면 위에 위치된 침착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(chemical mechanical planarization, CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상부 표면과 동일 평면 상에 있는 상부 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들 및 제2 재료 층들의 스택이 기판(9, 10)의 상부 표면 위에 형성된다. 본 명세서에 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다.
일 실시예에서, 각각의 제1 재료 층은 절연 층(32) 또는 드레인-선택-레벨 절연 층(332)일 수 있고, 각각의 제2 재료 층은 워드-라인-레벨 희생 재료 층(42) 또는 드레인-선택-레벨 희생 재료 층(342)일 수 있다. 워드-라인-레벨 절연 층들(32) 및 워드-라인-레벨 희생 재료 층들(42)의 수직 교번 시퀀스가 형성될 수 있다. 워드-라인-레벨 절연 층들(32) 중 최상부 워드-라인-레벨 절연 층은 아래에 놓인 워드-라인-레벨 절연 층들(32)보다 더 큰 두께를 가질 수 있다. 예를 들어, 최상부 절연 층(32) 이외의 워드-라인-레벨 절연 층들(32)은 20 nm 내지 60 nm 범위의 두께를 가질 수 있고, 최상부 절연 층(32)은 30 nm 내지 150 nm 범위의 두께를 가질 수 있지만, 더 작은 두께와 더 큰 두께도 또한 사용될 수 있다. 워드-라인-레벨 희생 재료 층들(42)은 20 nm 내지 60 nm 범위의 두께를 가질 수 있다. 드레인-선택-레벨 희생 재료 층들(342) 및 드레인-선택-레벨 절연 층들(332)의 수직 교번 시퀀스가 후속적으로 형성될 수 있다. 드레인-선택-레벨 절연 층들(332)은 20 nm 내지 60 nm 범위의 두께를 가질 수 있고, 드레인-선택-레벨 희생 재료 층들(342)은 20 nm 내지 60 nm 범위의 두께를 가질 수 있다. 절연 캡 층(70)이 후속적으로 형성될 수 있다.
워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)은 본 명세서에서 절연 층들(32, 332, 70)로 총칭된다. 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(42, 342)은 본 명세서에서 희생 재료 층들(42, 342)로 총칭된다. 워드-라인-레벨 절연 층들(32), 워드-라인-레벨 희생 재료 층들(42), 드레인-선택-레벨 절연 층들(332), 드레인-선택-레벨 희생 재료 층들(342), 및 절연 캡 층(70)을 포함하는 층 스택은 본 명세서에서 교번 스택(32, 42, 332, 342, 70)으로 총칭된다. 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)은 제1 재료로 구성될 수 있고, 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)은 워드-라인-레벨 절연 층들(32)의 것과는 상이한 제2 재료로 구성될 수 있다. 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)에 사용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(하이-k) 유전체 산화물들(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물들 및 그 실리케이트들, 유전체 금속 산질화물들 및 그 실리케이트들, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)의 제1 재료는 실리콘 산화물일 수 있다.
워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)의 제2 재료는 워드-라인-레벨 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)의 제1 재료는, 예를 들어 화학 증착(chemical vapor deposition, CVD)에 의해 침착될 수 있다. 예를 들어, 실리콘 산화물이 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)에 사용되는 경우, 테트라에틸 오소실리케이트(tetraethyl orthosilicate, TEOS)가 CVD 공정을 위한 전구체 재료로서 사용될 수 있다. 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)의 제2 재료는, 예를 들어, CVD 또는 원자층 침착(atomic layer deposition, ALD)에 의해 형성될 수 있다.
본 발명의 설명이 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)이 각각의 수직으로 이웃한 쌍의 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70) 사이에 형성되는 공간 재료 층들로서 형성되는 실시예를 언급하지만, 다른 실시예들에서는, 전기 전도성 층들이 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342) 대신에 스페이서 재료 층들로서 형성된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
도 3을 참조하면, 본 명세서에서 테라스 영역으로 지칭되는, 교번 스택(32, 42, 332, 342, 70)의 주변 영역에 단차형 표면들이 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번 스택(32, 42, 332, 342, 70)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단 영역(300) 내에 테라스 영역이 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 프로세싱 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 프로세싱 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에치 공정, 및 제1 유형의 후속 에치 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에치 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 것들을 포함하는 구조물의 "레벨"은 구조물 내에서의 한 쌍의 제1 재료 층과 제2 재료 층의 상대적 위치로서 정의된다.
교번 스택(32, 42, 332, 342, 70) 내의 최상부 워드-라인-레벨 희생 재료 층(42) 이외의 각각의 워드-라인-레벨 희생 재료 층(42)은 테라스 영역에서 교번 스택(32, 42, 332, 342, 70) 내의 임의의 위에 놓인 워드-라인-레벨 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번 스택(32, 42, 332, 342, 70) 내의 최하부 층으로부터 교번 스택(32, 42, 332, 342, 70) 내의 최상부 층까지 연속적으로 연장되는 교번 스택(32, 42, 332, 342, 70)의 단차형 표면들을 포함한다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 침착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 침착될 수 있다. 침착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 침착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 상부에 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면 영역을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 사용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성되는 개구들의 제1 세트 및 계단 영역(300) 위에 형성되는 개구들의 제2 세트를 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에치 마스크로서 사용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번 스택(32, 42, 332, 342, 70)을 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번 스택(32, 42, 332, 342, 70)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물들)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번 스택(32, 42, 332, 342, 70)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300) 내의 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번 스택(32, 42, 332, 342, 70)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번 스택(32, 42, 332, 342, 70)의 전체를 통해 연장된다. 지지 개구들(19)은 교번 스택(32, 42, 332, 342, 70) 내의 층들의 서브세트를 통해 연장된다. 교번 스택(32, 42, 332, 342, 70)의 재료들을 통해 에칭하기 위해 사용되는 이방성 에치 공정의 화학은 교번 스택(32, 42, 332, 342, 70) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교번될 수 있다. 이방성 에치는, 예를 들어, 일련의 반응성 이온 에치들일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번 스택(32, 42, 332, 342, 70)의 상부 표면으로부터 적어도 반도체 재료 층(10)의 최상부 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은, 반도체 재료 층(10)의 상부 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 저부에서 물리적으로 노출된 후에, 선택적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상부 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작은 그리고 더 큰 리세스 깊이도 또한 사용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 저부 표면들은 반도체 재료 층(10)의 최상부 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상부 표면까지 연장될 수 있다.
도 5a를 참조하면, 도 4a 및 도 4b의 제1 예시적 구조물에서의 메모리 개구(49)가 도시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번 스택(32, 42, 332, 342, 70)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 프로세싱 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번 스택(32, 42, 332, 342, 70) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상부 표면에 대한 각각의 메모리 개구의 저부 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이도 또한 사용될 수 있다. 선택적으로, 워드-라인-레벨 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 선택적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구들(19)의 저부 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상부 표면은 최하부 워드-라인-레벨 희생 재료 층(42)의 상부 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우에, 최하부 워드-라인-레벨 희생 재료 층(42)을 전도성 재료 층으로 대체함으로써 소스 선택 게이트 전극이 후속적으로 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 충전되지 않은 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 바로 위에 형성될 수 있다.
도 5c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 메모리 개구들(49) 내에 순차적으로 침착될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 본질적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 본질적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물들의 비제한적 예들은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트들, 이들의 질소-도핑된 화합물들, 이들의 합금들, 및 이들의 스택들을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학 증착(CVD), 원자층 침착(ALD), 펄스형 레이저 침착(pulsed laser deposition, PLD), 액적 화학 증착(liquid source misted chemical deposition), 또는 이들의 조합에 의해 침착될 수 있다. 유전체 금속 산화물 층의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성들을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학 증착, 원자층 침착, 또는 이들의 조합과 같은 컨포멀 침착(conformal deposition) 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1 nm 내지 20 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 대안적으로, 차단 유전체 층(52)은 생략될 수 있고, 후속적으로 형성될 메모리 필름들의 표면들 상의 후면 리세스들의 형성 이후에 후면 차단 유전체 층이 형성될 수 있다.
후속적으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패터닝된 개별 부분들일 수 있다. 대안적으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 워드-라인-레벨 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패터닝된 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패터닝된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 워드-라인-레벨 희생 재료 층들(42) 및 워드-라인-레벨 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 워드-라인-레벨 희생 재료 층들(42)은 워드-라인-레벨 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 침착 공정과 이방성 에치 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 사용될 수 있다. 본 발명의 설명은 전하 저장 층(54)이 단일 연속 층인 실시예를 언급하지만, 다른 실시예들에서는, 전하 저장 층(54)이, 수직으로 이격된 복수의 메모리 재료 부분들(이들은, 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 사용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안으로 또는 추가로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트들과 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자들일 수 있는 금속 나노입자들과 같은 전도성 나노입자들을 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 물리 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 침착 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온-캐리어 주입을 통해 또는 파울러-노르드하임 터널링(Fowler-Nordheim tunneling) 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트들, 이들의 합금, 및/또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 침착된 재료 층들(52, 54, 56, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 5d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 적어도 하나의 이방성 에치 공정을 사용하여 순차적으로 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에치 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에서의 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어, 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각자의 에치 화학(etch chemistry)을 사용하는 각각의 이방성 에치 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하들을 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 워드-라인-레벨 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 사용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 저부에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 사용되지 않는 경우에 반도체 재료 층(10)의) 최상부 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)을 포함하는) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 5e 및 도 6a를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 바로 위에, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(10) 바로 위에, 그리고 제1 반도체 채널 층(601) 바로 위에 침착될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학 증착(LPCVD)과 같은 컨포멀 침착 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 집합적으로 반도체 채널 재료로 지칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)은 반도체 채널 재료 층(60L)으로 총칭된다.
도 6b를 참조하면, 실리콘 산화물과 같은 유전체 재료가 메모리 공동들(49') 내에 침착될 수 있고, 최상부 절연 층(32)의 레벨로 수직으로 리세스될 수 있다. 유전체 재료의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 감소된 깊이를 갖는 메모리 공동(49')이 각각의 유전체 코어(62) 위에 존재한다.
도 6c를 참조하면, 접속 채널 재료 층(360L)이 메모리 공동들(49') 내에 침착될 수 있다. 접속 채널 재료 층(360L)은 제1 전도성 유형, 즉 반도체 채널 재료 층(60L)의 도핑과 동일한 전도성 유형의 도핑을 갖는 도핑된 반도체 재료를 포함한다.
도 6d를 참조하면, 접속 채널 재료 층(360L) 및 반도체 채널 재료 층(60L)은, 최상부 절연 층(32)의 상부 표면을 포함하는 수평 평면 아래에 접속 채널 재료 층(360L) 및 반도체 채널 재료 층(60L)의 나머지 부분들의 상부 표면들이 형성되도록 리세스된다. 반도체 채널 재료 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성하고, 접속 채널 재료 층(360L)의 각각의 나머지 부분은 접속 채널 부분(360)을 구성한다.
도 6e를 참조하면, 일련의 등방성 에치 공정들이 수행되어, 메모리 필름(50)의 물리적으로 노출된 부분들을 제거할 수 있다. 메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다.
도 6f를 참조하면, 산화 공정이 수행되어, 각각의 접속 채널 부분(360)의 상부 부분을 실리콘 산화물 플레이트일 수 있는 반도체 산화물 플레이트(362)로 변환할 수 있다. 메모리 개구(49) 내에 위치된 재료 부분들의 각각의 세트는 하부 메모리 개구 충전 구조물을 구성한다. 지지 개구(19) 내에 위치된 재료 부분들의 각각의 세트는 하부 지지 기둥 구조물을 구성한다.
도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 희생 재료 라이너가 컨포멀로 침착되고 이방성으로 에칭되어, 희생 스페이서(312)를 형성한다. 희생 스페이서들(312)은 비정질 실리콘 또는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 실리콘 산화물과 같은 희생 충전 재료가 각각의 희생 스페이서(312) 내에 침착될 수 있다. 희생 충전 재료의 초과 부분들은 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 희생 충전 재료의 각각의 나머지 부분은 희생 기둥 구조물(314)을 구성한다. 메모리 개구(49)를 충전하는 모든 재료 부분들의 세트가 인-프로세스 메모리 개구 충전 구조물(58')을 구성한다. 지지 개구(19)를 충전하는 모든 재료 부분들의 세트가 인-프로세스 지지 기둥 구조물(20')을 구성한다.
희생 기둥 구조물들(314)의 형성은 선택적이다. 대안적인 실시예에서, 희생 기둥 구조물들(314)의 형성은, 각각의 메모리 공동(49')의 전체 체적이 희생 재료 라이너의 재료로 충전되도록 희생 재료 라이너의 두께를 증가시킴으로써 생략될 수 있다. 이러한 경우에, 희생 스페이서들(312)은 각각의 메모리 공동(49')의 전체를 충전할 수 있다. 생성된 구조물이 도 7c 및 도 7d에 도시되어 있다. 희생 기둥 구조물들(314)이 생략된 경우에, 희생 기둥 구조물들을 제거하기 위한 후속 프로세싱 단계도 또한 생략될 수 있다.
도 9a 및 도 9b를 참조하면, 희생 평탄화 스토퍼 층(373)이 교번 스택(32, 42, 332, 342, 70) 위에 그리고 인-프로세스 메모리 개구 충전 구조물(58') 및 인-프로세스 지지 기둥 구조물들(20') 위에 형성될 수 있다. 희생 평탄화 스토퍼 층(373)은 워드-라인-레벨 희생 재료 층들(42)의 유전체 재료와는 상이한 유전체 재료를 포함한다. 예를 들어, 희생 평탄화 스토퍼 층(373)은 실리콘 산화물을 포함할 수 있다. 희생 평탄화 스토퍼 층(373)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다.
포토레지스트 층(도시되지 않음)이 희생 평탄화 스토퍼 층(373) 위에 적용될 수 있고, 리소그래피 방식으로 패터닝되어 인-프로세스 메모리 개구 충전 구조물들(58')의 클러스터들 사이의 영역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에치를 사용하여 희생 평탄화 스토퍼 층(373), 교번 스택(32, 42, 332, 342, 70) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 희생 평탄화 스토퍼 층(373)의 상부 표면으로부터 적어도 기판(9, 10)의 상부 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 서로 간에 측방향으로 이격될 수 있다. 인-프로세스 메모리 개구 충전 구조물들(58')은 제1 수평 방향(hd1)을 따라 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라(즉, 제1 수평 방향(hd1)을 따라) 불변인 균일한 폭을 가질 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 접촉 비아 구조물이 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 10 및 도 11a를 참조하면, 워드-라인-레벨 절연 층들(32), 드레인-선택-레벨 절연 층들(332), 및 절연 캡 층(70)의 제1 재료에 대해 워드-라인-레벨 희생 재료 층들(42) 및 드레인-선택-레벨 희생 재료 층들(342)의 제2 재료를 선택적으로 에칭하는 에천트가, 예를 들어 에치 공정을 사용하여, 후면 트렌치들(79) 내로 도입될 수 있다. 도 11a는 도 10의 제1 예시적 구조물의 영역을 도시한다. 워드-라인-레벨 희생 재료 층들(42)이 제거된 체적들 내에 워드-라인-레벨 후면 리세스들(43)이 형성된다. 드레인-선택-레벨 희생 재료 층들(342)이 제거된 체적들 내에 드레인-선택-레벨 후면 리세스들(343)이 형성된다. 희생 재료 층들(42, 342)의 제2 재료의 제거는 절연 층들(32, 342, 70)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 메모리 필름들(50)의 최외부 층의 재료에 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42, 342)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32, 342, 70) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외부 층에 대해 선택적으로 제2 재료를 제거하는 에치 공정은 습식 에치 용액을 사용하는 습식 에치 공정일 수 있거나, 또는 에천트가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에치 공정일 수 있다. 예를 들어, 희생 재료 층들(42, 342)이 실리콘 질화물을 포함하는 경우, 에치 공정은, 제1 예시적 구조물이 인산을 포함하는 습식 에치 탱크 내에 침지되는 습식 에치 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 사용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 인-프로세스 메모리 개구 충전 구조물들(58'), 인-프로세스 지지 기둥 구조물(20'), 역-단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조적 지지를 제공하는 한편, 후면 리세스들(43, 343)은 희생 재료 층들(42, 342)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43, 343)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향 연장 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43, 343)의 측방향 치수는 후면 리세스(43, 343)의 높이보다 클 수 있다. 희생 재료 층들(42, 342)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43, 343)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43, 343)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43, 343)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43, 343) 각각은 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43, 343)는 아래에 놓인 절연 층(32, 342)의 상단 표면 및 위에 놓인 절연 층(32, 342, 70)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43, 343)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분들(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들은 유전체 재료들로의 반도체 재료들의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분들로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 사용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서들(116)은, 페데스탈 채널 부분들(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서들(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서들(116)은 페데스탈 채널 부분들(11)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분들(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분들(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물, 또는 유전체 산질화물을 포함할 수 있다.
도 11b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스들(43, 343) 내에 후속적으로 형성될 제어 게이트들을 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다. 차단 유전체 층(52)이 각각의 메모리 개구 내에 존재하는 경우에, 후면 차단 유전체 층(44)은 선택적이다. 차단 유전체 층(52)이 생략되는 경우에, 후면 차단 유전체 층(44)은 존재한다.
후면 차단 유전체 층(44)은 후면 리세스들(43, 343) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 후면 리세스들(43, 343) 내에서 절연 층들(32, 342, 70)의 수평 표면들 및 메모리 스택 구조물들(55)의 측벽들 바로 위에 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전에 관형 유전체 스페이서들(116) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄, 적어도 하나의 전이 금속 원소, 및/또는 적어도 하나의 란탄족 원소의 조합의 유전체 산화물일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자층 침착과 같은 컨포멀 침착 방법에 의해 침착될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치들(79)의 측벽들, 절연 층들(32, 342, 70)의 수평 표면들 및 측벽들, 후면 리세스들(43, 343)에 물리적으로 노출되는 메모리 스택 구조물들(55)의 측벽 표면들의 부분들, 및 평면형 유전체 부분(616)의 상부 표면 상에 형성된다. 후면 공동(79')이, 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 11c를 참조하면, 금속성 배리어 층(46A)이 후면 리세스들(43, 343) 내에 침착될 수 있다. 금속성 배리어 층(46A)은 후속적으로 침착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로서 기능할 수 있는 전기 전도성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 그의 스택을 포함할 수 있거나, 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 금속성 카바이드 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 증착(CVD) 또는 원자층 침착(ALD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다.
도 11d 및 도 12를 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43, 343) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 희생 평탄화 스토퍼 층(373)의 상부 표면 위에 침착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 침착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 침착 방법에 의해 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 사용하여 침착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물들로서 잔류 레벨의 불소 원자들을 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32, 342, 70) 및 메모리 스택 구조물들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 전도성 층들(46, 346)이 복수의 후면 리세스들(43, 343) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 희생 평탄화 스토퍼 층(373) 위에 형성될 수 있다. 각각의 전기 전도성 층(46, 346)은 한 쌍의 절연 층들(32, 342, 70)과 같은 수직으로 이웃한 쌍의 유전체 재료 층들 사이에 위치된 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 희생 평탄화 스토퍼 층(373) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42, 342)은 전기 전도성 층(46, 346)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(116)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최하부 전기 전도성 층(예컨대, 워드-라인-레벨 전기 전도성 층(46) 중 최하부의 것)은 전기 전도성 층들(46, 346)의 형성 시에 각각의 관형 유전체 스페이서(116)를 측방향으로 둘러싼다.
도 13을 참조하면, 연속적인 전기 전도성 재료 층(46L)의 침착된 금속성 재료는, 예를 들어 등방성 습식 에치, 이방성 건식 에치, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 희생 평탄화 스토퍼 층(373) 위로부터 에치백(etch back)된다. 후면 리세스들(43, 343) 내의 침착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46, 346)을 구성한다. 전기 전도성 층들(46, 346)은 워드-라인-레벨 후면 리세스들(43)의 체적들에 형성되는 워드-라인-레벨 전기 전도성 층들(46), 및 드레인-선택-레벨 후면 리세스들(343)의 체적들에 형성되는 드레인-선택-레벨 전기 전도성 층들(346)을 포함한다. 각각의 전기 전도성 층(46, 346)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42, 342)은 전기 전도성 층들(46, 346)로 대체된다.
각각의 전기 전도성 층(46, 346)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호접속하는, 즉 전기적으로 접속하는, 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46, 346) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46, 346)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 저부에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 사용되지 않을 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 전도성 재료 층(46L)의 제거 동안 제거될 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
도 14a 및 도 14b를 참조하면, 절연 재료 라이너가 컨포멀 침착 공정에 의해 후면 트렌치들(79) 내에 그리고 희생 평탄화 스토퍼 층(373) 위에 형성될 수 있다. 예시적인 컨포멀 침착 공정들은 화학 증착 및 원자층 침착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 라이너는 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 라이너는 실리콘 산화물을 포함할 수 있다. 절연 재료 라이너는, 예를 들어 저압 화학 증착(LPCVD) 또는 원자층 침착(ALD)에 의해 형성될 수 있다. 절연 재료 라이너의 두께는 1.5 nm 내지 60 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 라이너는 후면 차단 유전체 층(44)의 표면들 바로 위에 그리고 전기 전도성 층들(46, 346)의 측벽들 바로 위에 형성될 수 있다. 후면 차단 유전체 층(44)이 사용되지 않는 경우, 절연 재료 라이너는 절연 층들(32, 342, 70)의 측벽들 바로 위에 그리고 전기 전도성 층들(46, 346)의 측벽들 바로 위에 형성될 수 있다.
이방성 에칭이 수행되어, 희생 평탄화 스토퍼 층(373) 위로부터 그리고 각각의 후면 트렌치(79)의 저부에서 절연 재료 라이너의 수평 부분들을 제거한다. 절연 재료 라이너의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상부 표면은 각각의 후면 트렌치(79)의 저부에서 물리적으로 노출될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트들의 주입에 의해 각각의 후면 공동(79') 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 각각의 개구 아래에 놓이는 기판(9, 10)의 표면 부분 내에 형성된다. 주입 공정 동안의 주입된 도펀트 원자들의 스트래글 및 후속 활성화 어닐링 공정 동안의 주입된 도펀트 원자들의 측방향 확산으로 인해, 각각의 소스 영역(61)은 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 영역(61)과 복수의 페데스탈 채널 부분들(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들을 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각각의 페데스탈 채널 부분들(11)을 통해 다수의 수직 반도체 채널들(60)에 접속된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분들(11)과 접촉한다. 교번 스택(32, 46) 내의 전기 전도성 층들(46, 346)의 형성 시에 제공되는 최하부 전기 전도성 층(예컨대, 워드-라인-레벨 전기 전도성 층(46)의 최하부 워드-라인-레벨 전기 전도성 층)은 전계 효과 트랜지스터들을 위한 소스 측 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역들(63)의 각각의 세트 사이에서 연장된다. 반도체 채널들(59, 11, 60)은 메모리 스택 구조물들(55)의 수직 반도체 채널들(60)을 포함한다.
후면 접촉 비아 구조물(76)이 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 접촉 비아 구조물(76)은 각자의 후면 공동(79')을 충전할 수 있다. 접촉 비아 구조물들(76)은 후면 트렌치(79)의 나머지 충전되지 않은 체적(즉, 후면 공동(79')) 내에 적어도 하나의 전도성 재료를 침착시킴으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 사용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번 스택(32, 46) 위에 놓인 희생 평탄화 스토퍼 층(373)을 정지 층으로서 사용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 사용되는 경우, 희생 평탄화 스토퍼 층(373)은 CMP 정지 층으로서 사용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 접촉 비아 구조물(76)을 구성한다.
후면 접촉 비아 구조물(76)은 교번 스택(32, 46)을 통해 연장되고, 소스 영역(61)의 상부 표면과 접촉한다. 후면 차단 유전체 층(44)이 사용되는 경우, 후면 접촉 비아 구조물(76)은 후면 차단 유전체 층(44)의 측벽과 접촉할 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 희생 평탄화 스토퍼 층(373), 및 각각의 절연 스페이서(73)의 상부 부분은, 예를 들어, 등방성 에치 공정 또는 이방성 에치 공정을 사용할 수 있는 리세스 에치 공정에 의해, 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 후면 접촉 비아 구조물들(76)은, 후면 접촉 비아 구조물들(76)의 상부 표면들이 절연 캡 층(70)의 상부 표면의 레벨 근처에 있도록 수직으로 리세스될 수 있다.
도 17a, 도 17b, 및 도 18a 내지 도 18c를 참조하면, 패터닝된 에치 마스크 층(307)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 패터닝된 에치 마스크 층(307)은 리소그래피 방식으로 패터닝된 포토레지스트 층일 수 있다. 패터닝된 에치 마스크 층(307)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 신장형 개구들(예컨대, 직사각형 개구들)을 포함할 수 있다. 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구는 부분적으로, 이웃한 쌍의 인-프로세스 메모리 개구 충전 구조물들(58')의 행들 위에 놓인다.
도 19a 내지 도 19c를 참조하면, 절연 캡 층(70) 및 희생 기둥 구조물들(314)의 재료들에 대해 선택적인 312의 재료를 에칭하는 이방성 에치 공정이 수행될 수 있다. 희생 스페이서(312)의 마스킹되지 않은 부분들은 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구 아래에 에칭되어, 개별 코너 공동들(313)을 형성할 수 있다. 개별 코너 공동들(313)은 반관형(semi-tubular) 형상을 가질 수 있다. 드레인-선택-레벨 전기 전도성 층들(346)의 측벽들은 각각의 개별 코너 공동(313)의 외부 측벽 상에서 물리적으로 노출된다.
도 20a 내지 도 20c를 참조하면, 절연 캡 층(70), 드레인-선택-레벨 절연 층들(332), 및 희생 기둥 구조물들(314)의 재료들에 선택적인 드레인-선택-레벨 전기 전도성 층들(346)의 재료(들)를 에칭하는 등방성 에천트가 개별 코너 공동들(313) 내로 도입될 수 있다. 드레인-선택-레벨 전기 전도성 층들(346)의 물리적으로 노출된 측벽들은 등방성 에천트를 사용하는 등방성 에치 공정에서 측방향으로 리세스될 수 있다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 측방향 연장 공동(315)이, 패터닝된 에치 마스크 층(307) 내의 신장형 개구의 각각의 영역 내의 드레인-선택-레벨 전기 전도성 층들(346)의 각각의 레벨에 형성될 수 있다. 각각의 드레인-선택-레벨 전기 전도성 층(346)은 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구의 위치에 절단부(cut)를 갖는 다수의 스트립들로 나뉠 수 있다. 패터닝된 에치 마스크 층(307)은 등방성 에치 공정 후에 또는 그 전에 제거될 수 있다.
도 21a 내지 도 21c를 참조하면, 반도체 산화물 플레이트(362) 위에 놓인 각각의 인-프로세스 상부 메모리 스택 구조물의 나머지 부분들은 절연 캡 층(70), 드레인-선택-레벨 절연 층들(332), 및 드레인-선택-레벨 전기 전도성 층들(346)에 대해 선택적으로 제거될 수 있다. 일 실시예에서, 희생 스페이서들(312)은 폴리실리콘을 포함할 수 있고 희생 기둥 구조물들(314)은 보로실리케이트 유리를 포함할 수 있고, 절연 캡 층(70) 및 드레인-선택-레벨 절연 층들(332)은 도핑되지 않은 실리케이트 유리를 포함할 수 있다. 기둥 형상 공동(317)이 각각의 물리적으로 노출된 반도체 산화물 플레이트(362) 위에 형성될 수 있다. 각각의 기둥 형상 공동(317)은 적어도 하나의 측방향 연장 공동(315)에 접속된다. 적어도 하나의 측방향 연장 공동(315) 및 2개의 행들의 기둥 형상 공동들(317)의 체적들을 포함하는 통합된 공동(315, 317)이 각각의 이웃한 쌍의 드레인-선택-레벨 전기 전도성 층들(46)의 스트립들 사이에 형성될 수 있다.
도 22a 내지 도 22c를 참조하면, 측방향 연장 공동들(315)의 각각의 체적을 충전하기 위해 유전체 라이너(320L)가 통합된 공동(315, 317)에 침착된다. 유전체 라이너(320L)의 두께는, 측방향 연장 공동들(315)이 유전체 라이너(320L)로 충전되고 공극(317')이 각각의 메모리 개구(49)의 상부 영역에 존재하도록 선택된다. 유전체 라이너(320L)는 실리콘 산화물을 포함할 수 있다.
도 23a 내지 도 23c를 참조하면, 등방성 에치 공정이 수행되어, 메모리 개구들(49) 및 지지 개구들(19) 내부로부터 유전체 라이너(320L)의 부분들을 제거할 수 있다. 측방향 연장 공동들(315) 중 각자의 측방향 연장 공동을 충전하는 유전체 라이너(320L)의 각각의 나머지 부분은 유전체 격리 구조물(320)을 구성한다. 각각의 유전체 격리 구조물(320)은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 한 쌍의 길이방향 측벽들을 포함한다. 각각의 길이방향 측벽은 수직 직선 세그먼트들 및 수직 오목 세그먼트들의 측방향 교번 시퀀스를 포함한다. 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 상부 부분에 기둥 형상의 공동(317')이 형성된다.
도 24a 내지 도 24c를 참조하면, 도핑된 폴리실리콘과 같은 전도성 재료가 기둥 형상 공동들(317') 내에 그리고 절연 캡 층(70) 위에 컨포멀로 침착될 수 있다. 전도성 재료는 이방성으로 에칭되어 관형 전도성 재료 부분들을 형성하는데, 이들은 관형 게이트 전극들(330)을 구성한다. 공극(317')은 각각의 관형 게이트 전극(330) 내부에 존재한다.
도 25a를 참조하면, 관형 게이트 전극들(330) 위에 드레인-선택-레벨 게이트 유전체 층(150)이 형성될 수 있다. 드레인-선택-레벨 게이트 유전체 층(150)은 제1 게이트 유전체 층(152), 제2 게이트 유전체 층(154), 및 제3 게이트 유전체 층(156)의 층 스택을 포함할 수 있다. 예를 들어, 제1 게이트 유전체 층(152)은 실리콘 산화물을 포함할 수 있고, 제2 게이트 유전체 층(154)은 실리콘 질화물을 포함할 수 있고, 제3 게이트 유전체 층(156)은 실리콘 산화물을 포함할 수 있다.
도 25b를 참조하면, 제1 도전성 유형의 도핑을 갖는 도핑된 반도체 재료를 포함하는 제1 드레인-선택-레벨 채널 층(161)이 컨포멀로 침착될 수 있다. 제1 드레인-선택-레벨 채널 층(161)은 도핑된 폴리실리콘을 포함할 수 있다.
도 25c를 참조하면, 이방성 에치 공정이 수행되어, 제1 드레인-선택-레벨 채널 층(161) 및 드레인-선택-레벨 게이트 유전체 층(150)의 수평 부분들, 및 드레인-선택-레벨 게이트 유전체 층(150), 제1 드레인-선택-레벨 채널 층(161) 및 관형 게이트 전극들(330)의 수직 연장 부분들에 의해 커버되지 않는 각각의 반도체 산화물 플레이트(362)의 중심 부분을 제거한다. 접속 채널 부분(360)의 상부 표면으로 연장되는 개구가 각각의 반도체 산화물 플레이트(362)를 통해 형성된다.
도 26a 및 도 26b를 참조하면, 제2 드레인-선택-레벨 채널 층이 각각의 접속 채널 부분(360) 및 제1 드레인-선택-레벨 채널 층의 각각의 나머지 부분 상에 컨포멀로 침착되고, 반도체 산화물 플레이트들(362)을 통해 개구들을 충전한다. 보로실리케이트 유리 또는 포스포실리케이트 유리와 같은 유전체 재료가 메모리 개구들(49) 및 지지 개구들(19) 내의 나머지 공극들에 침착될 수 있다. 유전체 재료 및 제2 드레인-선택-레벨 채널 층의 초과 부분들은 평탄화 공정, 예컨대, 리세스 에치 공정 및/또는 화학적 기계적 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 제1 드레인-선택-레벨 채널 층(161) 및 제2 드레인-선택-레벨 채널 층의 나머지 부분들의 각각의 인접한 조합은 드레인-선택-레벨 채널(160)을 구성한다. 유전체 재료의 각각의 나머지 부분은 드레인-선택-레벨 유전체 코어(162)를 구성한다.
도 27a, 도 27b, 도 28a 및 도 28b를 참조하면, 각각의 관형 게이트 전극(330)의 상부 단부 부분은 리세스 에치에 의해 절연 캡 층(70) 및 드레인-선택-레벨 유전체 코어들(162)에 대해 선택적으로 수직으로 리세스될 수 있다. 실리콘 질화물 또는 도핑되지 않은 실리케이트 유리와 같은 유전체 재료가 리세스된 체적들 내에 침착되어 환형 유전체 캡들(340)을 형성할 수 있다. 각각의 드레인-선택-레벨 유전체 코어(162)의 상부 부분은 수직으로 리세스되어 원통형 리세스들을 형성할 수 있다. 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 원통형 리세스들 내에 침착되어 드레인 영역들(63)을 형성한다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다.
드레인 영역(63)의 형성 후에 각각의 메모리 개구(49) 내의 모든 재료 부분들의 세트는 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 드레인 영역들의 형성 후의 각각의 지지 개구(19) 내의 모든 재료 부분들의 세트는 본 명세서에서 지지 기둥 구조물로서 지칭된다. 메모리 개구 충전 구조물(58)의 제1 서브세트가, 제1 수평 방향을 따라 측방향으로 연장되고 유전체 격리 구조물들(320)과 접촉하는 행들로 배열될 수 있다. 각각의 유전체 격리 구조물(320)은 한 쌍의 행들의 메모리 스택 구조물들(58)과 접촉한다.
적어도 2개의 행들(예컨대, 3개의 행들, 4개의 행들 등)의 메모리 개구 충전 구조물들(58)이, 측방향으로 이웃한 쌍의 유전체 격리 구조물들(320) 사이에 제공될 수 있다. 2개 초과의 행들의 메모리 개구 충전 구조물들(58)이, 각각의 측방향으로 이웃한 쌍의 유전체 격리 구조물들(320) 사이에 제공될 수 있다.
도 29는 유전체 격리 구조물들(320)에 의해 측방향으로 이격된 드레인-선택-레벨 전기 전도성 층들(346)의 각각의 스트립이 2개의 행들의 메모리 스택 구조물들(58)을 접촉하고 제어하는 대안적 구성에 대한 유전체 격리 구조물들(320)에 대한 대안적 레이아웃을 도시한다.
도 30a 및 도 30b를 참조하면, 접촉 레벨 유전체 층(73)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 접촉 비아 구조물들(88, 86, 8P)이 접촉 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 접촉 비아 구조물들(88)이 각각의 드레인 영역(63) 상의 접촉 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 접촉 비아 구조물들(86)이 접촉 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46, 346) 상에 형성될 수 있다. 주변 디바이스 접촉 비아 구조물들(8P)이 주변 디바이스들의 각자의 노드들 바로 위에 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 31을 참조하면, 제2 예시적 구조물의 영역이 도시되어 있는데, 이는 도 6b의 프로세싱 단계들에서의 제1 예시적 구조물과 동일할 수 있다. 내부에 유전체 코어(62)를 형성한 후의 제2 예시적 구조물의 메모리 개구(49)가 도시되어 있다. 메모리 공동(49')이 유전체 코어(62) 위에 존재한다. 각각의 수직 반도체 채널(60)은 교번 스택(32, 42, 332, 342, 70)의 층들을 통해 수직으로 연장될 수 있고, 절연 캡 층(70)의 각자의 측벽과 접촉할 수 있다. 각각의 메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 조합이, 내부의 메모리 요소들의 수직 스택 내에 전기 전하들을 저장하도록 구성된 메모리 스택 구조물(55)을 구성한다. 메모리 요소들의 수직 스택은 희생 재료 층들(42, 342)의 각각의 레벨에 위치된 전하 저장 층들의 부분들을 포함할 수 있다. 메모리 공동(49')이 각각의 메모리 개구(49)의 상부 부분 내에 존재한다.
도 32a 및 도 32b를 참조하면, 도핑된 실리케이트 유리와 같은 유전체 재료를 포함하는 연속적인 유전체 라이너(412L)가 메모리 개구들(49) 내의 각각의 메모리 공동(49')의 주변 영역들에 침착된다. 도핑된 실리케이트 유리는 도핑되지 않은 실리케이트 유리보다 플루오르화 수소산에서 더 큰 에치 속도를 갖는 유전체 재료를 포함할 수 있다. 예를 들어, 도핑된 실리케이트 유리는 보로실리케이트 유리 또는 포스포실리케이트 유리를 포함할 수 있다.
도 33a 및 도 33b를 참조하면, 반도체 충전 재료가 메모리 개구들(49) 내의 그리고 지지 개구들(19) 내의 각각의 충전되지 않은 체적 내에 침착된다. 반도체 충전 재료는 절연 캡 층(70) 및 연속적인 유전체 라이너(412L)의 재료들에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 반도체 충전 재료는 비정질 실리콘 또는 폴리실리콘을 포함할 수 있다. 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위에 위치된 반도체 충전 재료 및 연속적인 유전체 라이너(412L)의 부분들은 평탄화 공정에 의해 제거될 수 있다. 반도체 충전 재료의 각각의 나머지 부분은 본 명세서에서 반도체 충전 재료 부분(414)으로 지칭된다. 메모리 개구들(49) 및 지지 개구들(19) 내의 연속적인 유전체 라이너(412L)의 각각의 나머지 부분은 유전체 라이너(412)를 구성한다. 각각의 유전체 라이너(412)는 관형 부분 및 관형 부분에 인접된 저부 캡 부분을 포함한다. 메모리 스택 구조물들(55) 중 각자의 메모리 스택 구조물에 의해 측방향으로 둘러싸이는 각각의 체적 내에 유전체 코어(62) 및 반도체 충전 재료 부분(414)의 수직 스택이 형성된다. 메모리 개구(49) 내에 위치된 모든 재료 부분들의 세트는 본 명세서에서 인-프로세스 메모리 개구 충전 구조물(158)로 지칭된다. 지지 개구(49) 내에 위치된 모든 재료 부분들의 세트는 본 명세서에서 인-프로세스 지지 기둥 구조물로 지칭된다.
도 34a 및 도 34b를 참조하면, 도 9a 및 도 9b, 도 10, 도 11a 내지 도 11d, 도 12, 도 13, 도 14a 및 도 14b, 및 도 15의 프로세싱 단계들은 순차적으로 수행되어, 희생 평탄화 스토퍼 층(373), 후면 트렌치들(79), 후면 리세스들(43, 343), 전기 전도성 층들(46, 346), 소스 영역들(61), 수평 반도체 채널들(59), 절연 스페이서들(74), 및 후면 접촉 구조물들(76)을 형성하고 희생 평탄화 스토퍼 층(373)을 제거할 수 있다.
도 35a, 도 35b, 도 36a, 및 36b를 참조하면, 절연 캡 층(70), 역-단차형 유전체 재료 부분(65), 인-프로세스 메모리 개구 충전 구조물들(158), 및 인-프로세스 지지 기둥 구조물들(120) 위에, 패터닝된 에치 마스크 층(307)이 형성될 수 있다. 패터닝된 에치 마스크 층(307)은 리소그래피 방식으로 패터닝된 포토레지스트 층일 수 있다. 패터닝된 에치 마스크 층(307)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 신장형 개구들(예컨대, 직사각형 개구들)을 포함할 수 있다. 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구는 부분적으로, 이웃한 쌍의 인-프로세스 메모리 개구 충전 구조물들(158)의 행들 위에 놓인다. 일 실시예에서, 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구는 한 쌍의 직선형 에지들을 포함할 수 있다. 신장형 개구의 각각의 직선형 에지들은, 인-프로세스 메모리 개구 충전 구조물들(158)에 충전되는 2개의 이웃한 행들의 메모리 개구들(49) 위에 놓일 수 있다.
도 37a 및 도 37b를 참조하면, 이방성 에치 공정이 수행되어, 패터닝된 에치 마스크 층(307) 내의 신장형 개구들의 영역들 내의 유전체 라이너들(412)의 마스킹되지 않은 부분들을 제거한다. 이방성 에치 공정은 절연 캡 층(70) 및 반도체 충전 재료 부분들(414)의 재료들에 선택적일 수 있다. 일 실시예에서, 유전체 라이너들(412)은 보로실리케이트 유리 또는 유기실리케이트 유리와 같은 도핑된 실리케이트 유리, 또는 비정질 탄소를 포함할 수 있고, 절연 캡 층(70)은 도핑되지 않은 실리케이트 유리를 포함할 수 있고, 반도체 충전 재료 부분들(414)은 비정질 실리콘 또는 폴리실리콘을 포함할 수 있다. 유전체 라이너들(412)의 부분들이 제거된 체적들 내에 개별 코너 공동들(413)이 형성된다. 아래에 놓인 유전체 코어(62)의 상부 표면의 주변 부분은 각각의 개별 코너 공동(413)의 저부에서 물리적으로 노출될 수 있다.
도 38a 및 도 38b를 참조하면, 패터닝된 에치 마스크 층(307) 내의 신장형 개구들 아래에 놓인 수직 반도체 채널들(60)의 부분들이 개별 코너 공동들(413) 주위의 등방성 에치 공정에 의해 에칭된다. 개별 코너 공동들(413)은 수직 반도체 채널들(60)이 제거된 체적들을 포함하도록 확장된다. 개별 코너 공동들(413)에 인접한 메모리 필름들(50)의 부분들이, 예를 들어, 등방성 에치 공정들의 시퀀스를 사용하여 제거될 수 있다. 일 실시예에서, 등방성 에치 공정들의 시퀀스는 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 재료들을 에칭하는 습식 에치 공정들의 시퀀스를 포함할 수 있다. 개별 코너 공동들(413)의 체적들은 메모리 필름들(50)의 물리적으로 노출된 부분들의 제거 시에 확장된다. 따라서, 개별 코너 공동들(413)은 적어도 하나의 에치 공정을 사용하여 메모리 개구들(49) 내의 각각의 메모리 스택 구조물(55)의 상부 코너 부분을 제거함으로써 형성된다. 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구 아래에 놓인 2개의 이웃한 행들의 메모리 개구들(49) 내에 개별 코너 공동들(413)의 서브세트가 형성된다. 패터닝된 에치 마스크 층(307)은, 예를 들어, 애싱에 의해 제거될 수 있다.
도 39a 내지 도 39c를 참조하면, 절연 층들(32, 332, 70)의 재료에 대해 선택적으로 전기 전도성 층들(46, 346)의 재료를 에칭하는 등방성 에천트를 사용하는 등방성 에치 공정이 수행되어, 개별 코너 공동들(413)로부터 전기 전도성 층들(46, 346)의 부분들을 측방향으로 리세스한다. 등방성 에천트는 절연 캡 층(70), 절연 층들(32, 332), 메모리 필름들(50), 유전체 코어들(62)의 재료들에 대해 선택적으로 드레인-선택-레벨 전기 전도성 층들(346)의 재료(들)를 에칭하고, 반도체 충전 재료 부분들(414)은 개별 코너 공동들(413) 내에 도입될 수 있다. 드레인-선택-레벨 전기 전도성 층들(346)의 물리적으로 노출된 측벽들은 등방성 에천트를 사용하는 등방성 에치 공정에서 측방향으로 리세스될 수 있다.
적어도 하나의 측방향 연장 공동(415)은 개별 코너 공동들(413)로부터 적어도 하나의 드레인-선택-레벨 전기 전도성 층(346)의 부분들을 측방향으로 리세스시킴으로써 형성된다. 다수의 드레인-선택-레벨 전기 전도성 층들(346)이 존재하는 경우, 개별 코너 공동들(413)로부터 드레인-선택-레벨 전기 전도성 층들(346)의 부분들을 측방향으로 리세스시킴으로써 복수의 측방향 연장 공동들(415)이 형성될 수 있다. 등방성 에치 공정의 측방향 리세스 거리는 메모리 개구들(49) 사이의 최소 분리 거리의 1/2보다 더 크다.
제1 수평 방향(hd1)을 따라 측방향으로 연장되는 측방향 연장 공동(415)이, 패터닝된 에치 마스크 층(307) 내의 신장형 개구의 각각의 영역 내의 드레인-선택-레벨 전기 전도성 층들(346)의 각각의 레벨에 형성될 수 있다. 적어도 하나의 측방향 연장 공동(415)이 2개의 이웃한 행들의 메모리 개구들(49)을 측방향으로 접속시킨다. 일 실시예에서, 복수의 측방향 연장 공동들(415)의 수직 스택은 2개의 이웃한 행들의 메모리 개구들(49)을 측방향으로 접속시킨다. 적어도 하나의 측방향 연장 공동(415) 각각은 2개의 행들의 메모리 개구들(49) 내의 개별 코너 공동들(413)을 접속시켜 연속적인 공동을 제공한다.
연속적인 공동은 본 명세서에서, 통합된 공동(413, 415)으로 지칭되며, 2개의 행들의 메모리 개구들(49) 내의 개별 코너 공동들(413) 및 적어도 하나의 측방향 연장 공동(415)의 모든 체적들을 포함한다. 각각의 드레인-선택-레벨 전기 전도성 층(346)은 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구의 위치에 절단부를 갖는 다수의 스트립들로 나뉠 수 있다. 패터닝된 에치 마스크 층(307)은 등방성 에치 공정 후에 또는 그 전에 제거될 수 있다.
도 40a 내지 도 40c를 참조하면, 반도체 충전 재료 부분들(414)의 나머지 부분들은 드레인-선택-레벨 전기 전도성 층들(346), 절연 층들(32, 332, 70), 유전체 코어들(62), 및 유전체 라이너들(412)에 대해 선택적으로 제거될 수 있다. 예를 들어, 반도체 충전 재료 부분들(414)이 반도체 재료(예컨대, 비정질 실리콘 또는 폴리실리콘)를 포함하는 경우, 반도체 충전 재료 부분들(414)은 고온 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에치 공정을 사용하여 제거될 수 있다.
도 41a 내지 도 41c를 참조하면, 컨포멀 침착 공정을 사용하여, 통합된 공동들(413, 415)의 체적들 내에, 도핑된 실리케이트 유리(예컨대, 보로실리케이트 유리 또는 포스포실리케이트 유리) 또는 유기실리케이트 유리와 같은 유전체 재료가 침착될 수 있다. 유전체 재료의 초과 부분들은 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 각자의 통합된 공동(413, 415)을 충전하는 유전체 재료의 각각의 연속적인 나머지 부분은 다중-기둥형 유전체 격리 구조물(416)을 구성한다. 각각의 다중-기둥형 유전체 격리 구조물(416)은 적어도 하나의 측방향 연장 공동(415)의 체적들 내에 그리고 개별 코너 공동들(413) 내에 유전체 재료를 침착시킴으로써 형성된다.
각각의 다중-기둥형 유전체 격리 구조물(416)은 개별 코너 공동들(413) 중 각자의 개별 코너 공동의 체적을 충전하여, 적어도 하나의 측방향 연장 공동(415) 중 각자의 측방향 연장 공동의 체적을 충전하고, 교번 스택(32, 46, 332, 346, 70) 내의 수직으로 이웃한 쌍의 절연 층들(예컨대, 수직으로 이웃한 쌍의 드레인-선택-레벨 절연 층들(332), 드레인-선택-레벨 절연 층(332) 및 절연 캡 층(70), 또는 드레인-선택-레벨 절연 층(332) 및 최상부 워드-라인-레벨 절연 층(32)) 사이에 위치되고, 교번 스택(32, 46, 332, 346, 70) 내의 적어도 하나의 전기 전도성 층(예컨대, 적어도 하나의 드레인-선택-레벨 전기 전도성 층(346))의 나머지 부분들을 측방향으로 분리시키는, 복수의 유전체 기둥 부분들(417) 및 복수의 유전체 기둥 부분들(417) 각각에 인접해 있는 적어도 하나의 수평 연장 부분을 포함한다.
다중-기둥형 유전체 격리 구조물들(416)은 반도체 충전 재료 부분들(414)의 제거에 의해 형성되는 체적들을 충전한다. 일 실시예에서, 각각의 다중-기둥형 유전체 격리 구조물(416)은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택(32, 332, 70) 내의 절연 층들(332 또는 32) 중 아래에 놓인 절연 층의 상부 표면과 접촉하고 교번 스택(32, 332, 70) 내의 절연 층들(332 또는 70) 중 위에 놓인 절연 층의 저부 표면과 접촉하는 복수의 수평 연장 부분들을 포함할 수 있다.
일 실시예에서, 메모리 개구들(49)이 2개의 행들로 있는 메모리 개구들(49) 각각은 복수의 유전체 기둥 부분들(417) 중 하나의 유전체 기둥 부분 및 메모리 스택 구조물들(58) 중 하나의 메모리 스택 구조물을 포함한다. 일 실시예에서, 복수의 유전체 기둥 부분들(417) 각각은, 메모리 개구들(49) 중 각자의 메모리 개구의 기하학적 중심을 통과하는 수직 축에 중심을 두고 수직 축을 중심으로 360도만큼 방위각으로 연장되는 원통형 유전체 기둥 부분(417C); 및 수직 축에 중심을 두고, 원통형 유전체 기둥 부분(417C)의 일 측에 인접해 있고, 수직 축을 중심으로 30도 내지 270도 범위의 각도만큼 방위각으로 연장되는 블록 아크 기둥 부분(417B)을 포함한다.
도 42a 내지 도 42c를 참조하면, 메모리 개구들(49) 내에 위치된 다중-기둥형 유전체 격리 구조물들(416)의 상부 부분들은 수직으로 리세스되어 드레인 공동들을 형성할 수 있다. 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 드레인 공동들 내에 침착되어 드레인 영역들(63)을 형성한다. 각각의 드레인 영역(63)은 원통형 형상을 갖는 원통형 드레인 세그먼트(63C), 및 블록 아크의 균일한 수평 단면 형상, 즉 방위각의 제한된 범위를 갖는 환형의 세그먼트의 형상을 갖고서 수직으로 연장되는 블록 아크 드레인 세그먼트(63B)를 포함할 수 있다.
드레인 영역(63)의 형성 후에 각각의 메모리 개구(49) 내의 모든 재료 부분들의 세트는 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 드레인 영역들의 형성 후의 각각의 지지 개구(19) 내의 모든 재료 부분들의 세트는 본 명세서에서 지지 기둥 구조물로서 지칭된다. 메모리 개구 충전 구조물들(58)의 제1 서브세트가, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 다중-기둥형 유전체 격리 구조물(416)과 접촉하는 행들로 배열될 수 있다. 각각의 다중-기둥형 유전체 격리 구조물(416)은 한 쌍의 행들의 메모리 스택 구조물들(58)과 접촉한다.
적어도 2개의 행들(예컨대, 3개의 행들, 4개의 행들 등)의 메모리 개구 충전 구조물들(58)이, 측방향으로 이웃한 쌍의 다중-기둥형 유전체 격리 구조물들(416) 사이에 제공될 수 있다. 2개 초과의 행들의 메모리 개구 충전 구조물들(58)이, 각각의 측방향으로 이웃한 쌍의 유전체 격리 구조물들(320) 사이에 제공될 수 있다.
도 43을 참조하면, 제2 예시적 구조물의 대안적 구성의 메모리 개구(49)를 포함하는 영역이 도시되어 있다. 제2 예시적 구조물의 대안적 구성은, 희생 반도체 재료 층(424L)을 침착시키고, 도 35a, 도 35b, 도 36a, 및 도 36b의 패터닝된 에치 마스크 층(307)과 동일한 패턴을 갖는 패터닝된 에치 마스크 층(307)을 형성하고, 패터닝된 에치 마스크 층(307)의 직선형 에지들로부터 측방향으로 이격된 희생 반도체 재료 층(424L)의 물리적으로 노출된 부분들 내에 전기 도펀트들을 주입함으로써, 도 34a 및 도 34b의 제2 예시적 구조물로부터 도출될 수 있다. 희생 반도체 재료 층(424L)은 도핑되지 않은 비정질 실리콘 층 또는 도핑되지 않은 폴리실리콘 층과 같은 도핑되지 않은 반도체 재료 층으로서 침착될 수 있다. 이온 주입 공정에서 사용되는 전기 도펀트들은 B와 같은 p-형 도펀트들 또는 P, As, 또는 Sb와 같은 n-형 도펀트들일 수 있다. 희생 반도체 재료 층(424L)의 주입된 부분들(424I)이 패터닝된 에치 마스크 층(307) 내의 신장형 개구들의 영역들 내의 유전체 라이너들(412)의 부분들을 커버하지 않도록 이온 주입 공정의 경사각이 선택될 수 있다.
도 44를 참조하면, 희생 반도체 재료 층(424L)의 주입되지 않고 마스킹되지 않은 부분들의 도핑되지 않은 반도체 재료를 희생 반도체 재료 층(424L)의 주입 부분들(424I)에 대해 선택적으로 에칭하는 에치 공정이 수행된다. 이방성 에치 공정 또는 등방성 에치 공정이 수행되어, 희생 반도체 재료 층(424L)의 주입되지 않고 마스킹되지 않은 부분들을 제거할 수 있다. 후속적으로, 유전체 라이너들(412)의 마스킹되지 않은 부분들은 희생 반도체 재료 층(424L)의 주입된 부분들(424I)의 재료에 대해 선택적인 이방성 에치 공정에 의해 제거될 수 있다. 선택적으로, 반도체 충전 재료 부분들(414)의 마스킹되지 않은 부분들은 희생 반도체 재료 층(424L)의 주입되지 않고 마스킹되지 않은 부분들을 에칭하는 에치 공정 동안 그리고/또는 반도체 충전 재료 부분들(414)의 마스킹되지 않은 부분들을 에칭하는 이방성 에치 공정 동안 병립하여 제거될 수 있다. 에칭된 재료 부분들의 제거에 의해 형성되는 각각의 메모리 개구(49)의 공극 내에 개별 코너 공동(413)이 형성된다.
도 45를 참조하면, 패터닝된 에치 마스크 층(307) 내의 신장형 개구들 아래에 놓인 수직 반도체 채널들(60)의 부분들이 개별 코너 공동들(413) 주위의 등방성 에치 공정에 의해 에칭된다. 개별 코너 공동들(413)은 수직 반도체 채널들(60)이 제거된 체적들을 포함하도록 확장된다. 개별 코너 공동들(413)에 인접한 메모리 필름들(50)의 부분들이, 예를 들어, 등방성 에치 공정들의 시퀀스를 사용하여 제거될 수 있다. 일 실시예에서, 등방성 에치 공정들의 시퀀스는 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 재료들을 에칭하는 습식 에치 공정들의 시퀀스를 포함할 수 있다. 개별 코너 공동들(413)의 체적들은 메모리 필름들(50)의 물리적으로 노출된 부분들의 제거 시에 확장된다. 따라서, 개별 코너 공동들(413)은 적어도 하나의 에치 공정을 사용하여 메모리 개구들(49) 내의 각각의 메모리 스택 구조물(55)의 상부 코너 부분을 제거함으로써 형성된다. 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구 아래에 놓인 2개의 이웃한 행들의 메모리 개구들(49) 내에 개별 코너 공동들(413)의 서브세트가 형성된다. 패터닝된 에치 마스크 층(307)은, 예를 들어, 애싱에 의해 제거될 수 있다.
도 46을 참조하면, 절연 층들(32, 332, 70), 반도체 충전 재료 부분들(414), 희생 반도체 재료 층(424L)의 재료들에 대해 선택적으로 전기 전도성 층들(46, 346)의 재료를 에칭하는 등방성 에천트를 사용하는 등방성 에치 공정이 수행되어, 개별 코너 공동들(413)로부터 전기 전도성 층들(46, 346)의 부분들을 측방향으로 리세스한다. 절연 캡 층(70), 절연 층들(32, 332), 메모리 필름들(50), 유전체 코어들(62), 및 반도체 충전 재료 부분들(414)의 재료들에 대해 선택적으로 드레인-선택-레벨 전기 전도성 층들(346)의 재료(들)를 에칭하는 등방성 에천트는 개별 코너 공동들(413) 내에 도입될 수 있다. 드레인-선택-레벨 전기 전도성 층들(346)의 물리적으로 노출된 측벽들은 등방성 에천트를 사용하는 등방성 에치 공정에서 측방향으로 리세스될 수 있다.
적어도 하나의 측방향 연장 공동(415)은 개별 코너 공동들(413)로부터 적어도 하나의 드레인-선택-레벨 전기 전도성 층(346)의 부분들을 측방향으로 리세스시킴으로써 형성된다. 다수의 드레인-선택-레벨 전기 전도성 층들(346)이 존재하는 경우, 개별 코너 공동들(413)로부터 드레인-선택-레벨 전기 전도성 층들(346)의 부분들을 측방향으로 리세스시킴으로써 복수의 측방향 연장 공동들(415)이 형성될 수 있다. 등방성 에치 공정의 측방향 리세스 거리는 메모리 개구들(49) 사이의 최소 분리 거리의 1/2보다 더 크다.
제1 수평 방향(hd1)을 따라 측방향으로 연장되는 측방향 연장 공동(415)이, 패터닝된 에치 마스크 층(307) 내의 신장형 개구의 각각의 영역 내의 드레인-선택-레벨 전기 전도성 층들(346)의 각각의 레벨에 형성될 수 있다. 적어도 하나의 측방향 연장 공동(415)이 2개의 이웃한 행들의 메모리 개구들(49)을 측방향으로 접속시킨다. 일 실시예에서, 복수의 측방향 연장 공동들(415)의 수직 스택은 2개의 이웃한 행들의 메모리 개구들(49)을 측방향으로 접속시킨다. 적어도 하나의 측방향 연장 공동(415) 각각은 2개의 행들의 메모리 개구들(49) 내의 개별 코너 공동들(413)을 접속시켜 연속적인 공동을 제공한다.
연속적인 공동은 본 명세서에서, 통합된 공동(413, 415)으로 지칭되며, 2개의 행들의 메모리 개구들(49) 내의 개별 코너 공동들(413) 및 적어도 하나의 측방향 연장 공동(415)의 모든 체적들을 포함한다. 각각의 드레인-선택-레벨 전기 전도성 층(346)은 패터닝된 에치 마스크 층(307) 내의 각각의 신장형 개구의 위치에 절단부를 갖는 다수의 스트립들로 나뉠 수 있다. 패터닝된 에치 마스크 층(307)은 등방성 에치 공정 후에 또는 그 전에 제거될 수 있다.
도 47을 참조하면, 희생 반도체 재료 층(424L) 및 반도체 충전 재료 부분들(414)의 나머지 부분들은 드레인-선택-레벨 전기 전도성 층들(346), 절연 층들(32, 332, 70), 유전체 코어들(62), 및 유전체 라이너들(412)에 대해 선택적으로 제거될 수 있다. 예를 들어, 반도체 충전 재료 부분들(414)이 반도체 재료(예컨대, 비정질 실리콘 또는 폴리실리콘)를 포함하는 경우, 반도체 충전 재료 부분들(414)은 고온 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY"), 테트라메틸 암모늄 하이드록사이드(TMAH), 또는 포타슘 옥사이드(KOH) 용액을 사용하는 습식 에치 공정을 사용하여 제거될 수 있다.
컨포멀 침착 공정을 사용하여, 통합된 공동들(413, 415)의 체적들 내에, 도핑된 실리케이트 유리(예컨대, 보로실리케이트 유리 또는 포스포실리케이트 유리) 또는 유기실리케이트 유리와 같은 유전체 재료가 침착될 수 있다. 유전체 재료의 초과 부분들은 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 각자의 통합된 공동(413, 415)을 충전하는 유전체 재료의 각각의 연속적인 나머지 부분은 다중-기둥형 유전체 격리 구조물(416)을 구성한다. 각각의 다중-기둥형 유전체 격리 구조물(416)은 적어도 하나의 측방향 연장 공동(415)의 체적들 내에 그리고 개별 코너 공동들(413) 내에 유전체 재료를 침착시킴으로써 형성된다.
각각의 다중-기둥형 유전체 격리 구조물(416)은 개별 코너 공동들(413) 중 각자의 개별 코너 공동의 체적을 충전하여, 적어도 하나의 측방향 연장 공동(415) 중 각자의 측방향 연장 공동의 체적을 충전하고, 교번 스택(32, 46, 332, 346, 70) 내의 수직으로 이웃한 쌍의 절연 층들(예컨대, 수직으로 이웃한 쌍의 드레인-선택-레벨 절연 층들(332), 드레인-선택-레벨 절연 층(332) 및 절연 캡 층(70), 또는 드레인-선택-레벨 절연 층(332) 및 최상부 워드-라인-레벨 절연 층(32)) 사이에 위치되고, 교번 스택(32, 46, 332, 346, 70) 내의 적어도 하나의 전기 전도성 층(예컨대, 적어도 하나의 드레인-선택-레벨 전기 전도성 층(346))의 나머지 부분들을 측방향으로 분리시키는, 복수의 유전체 기둥 부분들(417) 및 복수의 유전체 기둥 부분들(417) 각각에 인접해 있는 적어도 하나의 수평 연장 부분을 포함한다.
다중-기둥형 유전체 격리 구조물들(416)은 반도체 충전 재료 부분들(414)의 제거에 의해 형성되는 체적들을 충전한다. 일 실시예에서, 각각의 다중-기둥형 유전체 격리 구조물(416)은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택(32, 332, 70) 내의 절연 층들(332 또는 32) 중 아래에 놓인 절연 층의 상부 표면과 접촉하고 교번 스택(32, 332, 70) 내의 절연 층들(332 또는 70) 중 위에 놓인 절연 층의 저부 표면과 접촉하는 복수의 수평 연장 부분들을 포함할 수 있다.
도 48을 참조하면, 메모리 개구들(49) 내에 위치된 다중-기둥형 유전체 격리 구조물들(416)의 상부 부분들은 수직으로 리세스되어 드레인 공동들을 형성할 수 있다.
도 49, 도 50a 및 도 50b를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 드레인 공동들 내에 침착되어 드레인 영역들(63)을 형성한다. 각각의 드레인 영역(63)은 원통형 형상을 갖는 원통형 드레인 세그먼트(63C), 및 블록 아크의 균일한 수평 단면 형상, 즉 방위각의 제한된 범위를 갖는 환형의 세그먼트의 형상을 갖고서 수직으로 연장되는 블록 아크 드레인 세그먼트(63B)를 포함할 수 있다.
드레인 영역(63)의 형성 후에 각각의 메모리 개구(49) 내의 모든 재료 부분들의 세트는 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 드레인 영역들의 형성 후의 각각의 지지 개구(19) 내의 모든 재료 부분들의 세트는 본 명세서에서 지지 기둥 구조물로서 지칭된다. 메모리 개구 충전 구조물(58)의 제1 서브세트가, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 다중-기둥형 유전체 격리 구조물(416)과 접촉하는 행들로 배열될 수 있다. 각각의 다중-기둥형 유전체 격리 구조물(416)은 한 쌍의 행들의 메모리 스택 구조물들(58)과 접촉한다.
적어도 2개의 행들(예컨대, 3개의 행들, 4개의 행들 등)의 메모리 개구 충전 구조물들(58)이, 측방향으로 이웃한 쌍의 다중-기둥형 유전체 격리 구조물들(416) 사이에 제공될 수 있다. 2개 초과의 행들의 메모리 개구 충전 구조물들(58)이, 각각의 측방향으로 이웃한 쌍의 유전체 격리 구조물들(320) 사이에 제공될 수 있다.
도 51은 본 발명의 제2 실시예에 따른, 도 50a 및 도 50b의 제2 예시적 구조물에 대한 대안적 구성의 평면도이다. 도 51은 다중-기둥형 유전체 격리 구조물들(416)에 의해 측방향으로 이격된 드레인-선택-레벨 전기 전도성 층들(346)의 각각의 스트립이 2개의 행들의 메모리 스택 구조물들(58)을 접촉하고 제어하는 다중-기둥형 유전체 격리 구조물들(416)에 대한 대안적 레이아웃을 도시한다.
도 52a 및 도 52b를 참조하면, 접촉 레벨 유전체 층(73)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있다. 접촉 비아 구조물들(88, 86, 8P)이 접촉 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 접촉 비아 구조물들(88)이 각각의 드레인 영역(63) 상의 접촉 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 접촉 비아 구조물들(86)이 접촉 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46, 346) 상에 형성될 수 있다. 주변 디바이스 접촉 비아 구조물들(8P)이 주변 디바이스들의 각자의 노드들 바로 위에 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 53을 참조하면, 메모리 다이(900)는 제1 예시적 구조물 또는 제2 예시적 구조물 위에 금속 상호접속 구조물들(980)을 포함하는 추가적인 상호접속-레벨 유전체 재료 층들(960)을 형성함으로써 제공될 수 있다. 금속 상호접속 구조물들(980)은 드레인 접촉 비아 구조물들(88)의 각자의 서브세트를 통해 드레인 영역들(63)의 각자의 서브세트에 전기적으로 접속되는 비트 라인들(98)을 포함할 수 있다. 금속 상호접속 구조물들(980)의 상부 상에 접합 패드들(988)이 형성될 수 있다.
모든 도면을 참조하면, 그리고 본 발명의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 이는 기판(9, 10) 위에 위치된 절연 층들(32, 332, 70) 및 전기 전도성 층들(46, 346)의 교번 스택; 교번 스택(32, 46, 332, 346, 70)을 통해 수직으로 연장되는 메모리 개구들(49); 메모리 개구들 중 각자의 메모리 개구 내에 위치되는 메모리 스택 구조물들(55) - 메모리 스택 구조물들 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함함 -; 및 메모리 개구들(49) 중 각자의 메모리 개구 내에 위치되는 복수의 유전체 기둥 부분들(417), 및 복수의 유전체 기둥 부분들(417) 각각에 인접해 있고, 교번 스택(32, 46, 332, 346, 70) 내의 수직으로 이웃한 쌍의 절연 층들(32, 332, 70) 사이에 위치되고, 교번 스택(32, 46, 332, 346, 70) 내의 적어도 하나의 전기 전도성 층(예컨대, 드레인-선택-레벨 전기 전도성 층들(346))의 측방향으로 이웃한 스트립들을 측방향으로 분리시키는 적어도 하나의 수평 연장 부분을 포함하는 다중-기둥형 유전체 격리 구조물(416)을 포함한다.
일 실시예에서, 다중-기둥형 유전체 격리 구조물(416)의 전체는 일체형 구성의 구조물이고, 전체에 걸쳐 균질한 조성을 갖는다. 본 명세서에 사용되는 바와 같이, "일체형 구성"의 구조물은 구조물을 다수의 부분들로 분할하는 어떠한 물리적으로 관찰가능한 계면 없이 단일 구조 컴포넌트를 내부에 포함하는 단일의 연속적인 피스의 구조물을 지칭한다.
다중-기둥형 유전체 격리 구조물(416)의 유전체 기둥 부분(417)과 접촉하는 각각의 메모리 개구 충전 구조물(58)은 본 명세서에서 제1 메모리 개구 충전 구조물(58)로 지칭된다. 다중-기둥형 유전체 격리 구조물(416)의 어떠한 유전체 기둥 부분(417)과도 접촉하지 않는 각각의 메모리 개구 충전 구조물(58)은 본 명세서에서 제2 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 제2 메모리 개구 충전 구조물(58)은 제2 메모리 개구 충전 구조물을 통과하여 수직 축을 중심으로 360도만큼 방위각으로 연장되는 각자의 유전체 라이너(412)에 의해 측방향으로 둘러싸인 반도체 충전 재료 부분(414)을 포함한다.
일 실시예에서, 수직 반도체 채널들(60) 각각은, 복수의 유전체 기둥 부분들(417) 중 각자의 유전체 기둥 부분(417)의 하부 표면과 접촉하는 상부 표면을 포함하는 관형 반도체 채널 부분; 및 관형 반도체 채널 부분의 상부 단부에 인접되고 복수의 유전체 기둥 부분들(417) 중 각자의 유전체 기둥 부분의 측벽들과 접촉하는 반관형 반도체 채널 부분을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는, 반관형 반도체 채널 부분들 중 각자의 반관형 반도체 채널 부분과 접촉하고 원통형 드레인 세그먼트(63C) 및 블록 아크 드레인 세그먼트(63B)를 갖는 드레인 영역들(63)을 포함한다.
일 실시예에서, 복수의 유전체 기둥 부분들(417)은 드레인 영역들(63)의 저부 표면들과 접촉한다.
일 실시예에서, 메모리 필름들(50) 각각은, 복수의 유전체 기둥 부분들(417) 중 하나의 유전체 기둥 부분의 저부 표면과 접촉하는 상부 표면을 포함하는 관형 메모리 필름 부분; 및 관형 메모리 필름 부분의 상부 단부에 인접되고 복수의 유전체 기둥 부분들(417) 중 하나의 유전체 기둥 부분의 측벽들과 접촉하는 반관형 메모리 필름 부분을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는, 메모리 개구들(49) 내에 위치되고 반관형 반도체 채널 부분들 중 각자의 반관형 반도체 채널 부분의 측벽 및 복수의 유전체 기둥 부분들(417) 중 각자의 유전체 기둥 부분의 측벽과 접촉하는 유전체 라이너들(412); 및 메모리 개구들(49) 내에 위치되고 복수의 유전체 기둥 부분들(417) 중 각자의 유전체 기둥 부분의 저부 표면과 접촉하고 관형 반도체 채널 부분들 중 각자의 관형 반도체 채널 부분에 의해 측방향으로 둘러싸이는 유전체 코어들(62)을 추가로 포함한다.
일 실시예에서, 복수의 유전체 기둥 부분들(417) 내의 유전체 기둥 부분들(417)은 교번 스택(32, 46, 332, 346, 70) 내의 절연 층들 중 하나의 절연 층(예컨대, 드레인-선택-레벨 절연 층들(332) 각각)에 의해 서로 측방향으로 이격되며, 절연 층들 중 하나의 절연 층(예컨대, 드레인-선택-레벨 절연 층들(332) 각각)은 2개의 행들의 메모리 개구들(49) 내의 메모리 개구들(49) 각각을 측방향으로 둘러싸고 봉입한다.
일 실시예에서, 2개의 행들의 메모리 개구들(49)을 갖는 메모리 개구들(49) 각각은 복수의 유전체 기둥 부분들(417) 중 하나의 유전체 기둥 부분 및 메모리 스택 구조물들(58) 중 하나의 메모리 스택 구조물을 포함한다.
일 실시예에서, 복수의 유전체 기둥 부분들(417) 각각은, 메모리 개구들(49) 중 각자의 메모리 개구의 기하학적 중심을 통과하는 수직 축에 중심을 두고 수직 축을 중심으로 360도만큼 방위각으로 연장되는 원통형 유전체 기둥 부분(417C); 및 수직 축에 중심을 두고, 원통형 유전체 기둥 부분(417C)의 일 측에 인접해 있고, 수직 축을 중심으로 30도 내지 270도 범위의 각도만큼 방위각으로 연장되는 블록 아크 기둥 부분(417B)을 포함한다.
일 실시예에서, 교번 스택(32, 46, 332, 346, 70)은 교번 스택(32, 46, 332, 346, 70) 내의 최상부 전기 전도성 층(예컨대, 드레인-선택-레벨 전기 전도성 층(346) 중 최상부 드레인-선택-레벨 전기 전도성 층) 이외의 각각의 전기 전도성 층(46, 346)이 교번 스택(32, 46, 332, 346, 70) 내의 임의의 위에 놓인 전기 전도성 층(46, 346)보다 측방향으로 더 멀리 연장되는 테라스 영역을 포함하고; 테라스 영역은, 교번 스택(32, 46, 332, 346, 70) 내의 최하부 층으로부터 교번 스택(32, 46, 332, 346, 70) 내의 최상부 층까지 연속적으로 연장되는 교번 스택(32, 46, 332, 346, 70)의 단차형 표면들을 포함하고; 지지 기둥 구조물들(20)은, 단차형 표면들을 통해, 그리고 단차형 표면들 위에 놓이는 역-단차형 유전체 재료 부분(65)을 통해 연장된다.
일 실시예에서, 3차원 메모리 디바이스는, 각각의 이웃한 쌍의 전기 전도성 층(46, 346)과 절연 층(32, 332, 70) 사이에 배치되고 교번 스택(32, 46, 332, 346, 70) 내의 최하부 층으로부터 교번 스택(32, 46, 332, 346, 70) 내의 최상부 층까지 연장되는 후면 차단 유전체 층(44)을 포함하며, 수직 반도체 채널들 중 각자의 수직 반도체 채널 아래에 놓이는 페데스탈 채널 부분들은 관형 유전체 스페이서들(116)에 의해 후면 차단 유전체 층(44)으로부터 측방향으로 이격된다.
일 실시예에서, 적어도 하나의 수평 연장 부분은, 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 교번 스택(32, 46, 332, 346, 70) 내의 절연 층들 중 아래에 놓인 절연 층(예컨대, 워드-라인-레벨 절연 층들(32) 중 최상부 층 또는 드레인-선택-레벨 절연 층(332))의 상부 표면과 접촉하고 교번 스택(32, 46, 332, 346, 70) 내의 절연 층들 중 위에 놓인 절연 층(예컨대, 절연 캡 층(70) 또는 드레인-선택-레벨 절연 층(332) 중 하나의 드레인-선택-레벨 절연 층)의 저부 표면과 접촉하는 복수의 수평 연장 부분들을 포함한다.
예시적 구조물들은 3차원 메모리 디바이스를 포함할 수 있다. 일 실시예에서, 3차원 메모리 디바이스는 모놀리식 3차원 NAND 메모리 디바이스를 포함한다. 전기 전도성 층들(46)은 모놀리식 3차원 NAND 메모리 디바이스의 각각의 워드 라인을 포함할 수 있거나, 그에 전기적으로 접속될 수 있다. 기판(9, 10)은 실리콘 기판을 포함할 수 있다. 수직 NAND 메모리 디바이스는 실리콘 기판 위에 모놀리식 3차원 NAND 스트링들의 어레이를 포함할 수 있다. 모놀리식 3차원 NAND 스트링들의 어레이의 제1 디바이스 레벨 내의 적어도 하나의 메모리 셀(워드-라인-레벨 전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 부분을 포함함)은 모놀리식 3차원 NAND 스트링들의 어레이의 제2 디바이스 레벨 내의 다른 메모리 셀(다른 워드-라인-레벨 전기 전도성 층(46)의 레벨에서 전하 저장 층(54)의 다른 부분을 포함함) 위에 위치될 수 있다. 실리콘 기판은 상부에 위치된 메모리 디바이스를 위한 드라이버 회로(적어도 하나의 반도체 디바이스(700)의 서브세트를 포함함)를 포함하는 집적 회로를 포함할 수 있다. 전기 전도성 층들(46)은 예를 들어, 후면 트렌치들(79)의 쌍 사이에서, 기판(9, 10)의 상부 표면에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 복수의 제어 게이트 전극들을 포함할 수 있다. 복수의 제어 게이트 전극들은 적어도 제1 디바이스 레벨 내에 위치된 제1 제어 게이트 전극 및 제2 디바이스 레벨 내에 위치된 제2 제어 게이트 전극을 포함한다. 모놀리식 3차원 NAND 스트링들의 어레이는 하기를 포함할 수 있다: 복수의 반도체 채널들(59, 11, 60) - 복수의 반도체 채널들(59, 11, 60) 각각의 적어도 하나의 단부 부분(예컨대, 수직 반도체 채널(60))은 기판(9, 10)의 상부 표면에 실질적으로 수직으로 연장되고, 수직 반도체 채널들(60) 중 각자의 수직 반도체 채널을 포함함 -; 및 복수의 전하 저장 요소들(메모리 필름들(50)의 부분들, 즉 전하 저장 층(54)의 부분들을 포함함). 각각의 전하 저장 요소는 복수의 반도체 채널들(59, 11, 60) 중 각각의 하나에 인접하게 위치될 수 있다.
본 발명의 다양한 실시예들의 유전체 격리 구조물들(320, 416)은, 후면 트렌치들(79)의 길이 방향을 따라 연장되는 다수의 행들을 포함하고 이웃한 쌍들의 행들 사이에 균일한 행간 피치를 갖는 주기적 2차원 어레이로서 메모리 개구들(49) 및 메모리 스택 구조물들(58)의 형성을 가능하게 하면서, 이웃한 쌍들의 각각의 드레인-선택-레벨 전기 전도성 층(346)의 스트립들 사이에 전기적 격리를 제공하는 데 사용될 수 있다. 메모리 스택 구조물들(58)은 이웃한 쌍들의 드레인-선택-레벨 격리 구조물들의 스트립들 사이에 전기적 격리를 제공하기 위한 임의의 여분의 공간의 할당 없이 형성될 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 청구범위가 그렇게 제한되지 않는다는 것이 이해될 것이다. 개시된 실시예들에 대해 다양한 수정들이 이루어질 수 있고, 그러한 수정들은 청구범위의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 명시적으로 다르게 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 사용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 청구범위는, 그러한 치환들이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물들, 특허 출원들 및 특허들은 그들 전체가 본 명세서에 참고로서 포함된다.

Claims (20)

  1. 3차원 메모리 디바이스로서,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번 스택;
    상기 교번 스택을 통해 수직으로 연장되는 메모리 개구들;
    상기 메모리 개구들 중 각자의 메모리 개구 내에 위치되는 메모리 스택 구조물들 - 상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함함 -; 및
    상기 메모리 개구들 중 각자의 메모리 개구 내에 위치되는 복수의 유전체 기둥 부분들, 및 상기 복수의 유전체 기둥 부분들 각각에 인접해 있고, 상기 교번 스택 내의 수직으로 이웃한 쌍의 절연 층들 사이에 위치되고, 상기 교번 스택 내의 적어도 하나의 전기 전도성 층의 측방향으로 이웃한 스트립들을 측방향으로 분리시키는 적어도 하나의 수평 연장 부분을 포함하는 다중-기둥형(multi-pillared) 유전체 격리 구조물을 포함하는, 3차원 메모리 디바이스.
  2. 제1항에 있어서, 상기 다중-기둥형 유전체 격리 구조물의 전체는 일체형 구성의 구조물이고, 전체에 걸쳐 균질한 조성을 갖는, 3차원 메모리 디바이스.
  3. 제1항에 있어서, 상기 수직 반도체 채널들 각각은,
    상기 복수의 유전체 기둥 부분들 중 각자의 유전체 기둥 부분의 저부 표면과 접촉하는 상부 표면을 포함하는 관형 반도체 채널 부분; 및
    상기 관형 반도체 채널 부분의 상부 단부에 인접되고 상기 복수의 유전체 기둥 부분들 중 각자의 유전체 기둥 부분의 측벽들과 접촉하는 반관형(semitubular) 반도체 채널 부분을 포함하는, 3차원 메모리 디바이스.
  4. 제3항에 있어서, 상기 반관형 반도체 채널 부분들 중 각자의 반관형 반도체 채널 부분과 접촉하고 원통형 드레인 세그먼트 및 블록 아크 드레인 세그먼트를 갖는 드레인 영역들을 추가로 포함하는, 3차원 메모리 디바이스.
  5. 제4항에 있어서, 상기 복수의 유전체 기둥 부분들은 상기 드레인 영역들의 저부 표면들과 접촉하는, 3차원 메모리 디바이스.
  6. 제3항에 있어서, 상기 메모리 필름들 각각은,
    상기 복수의 유전체 기둥 부분들 중 하나의 유전체 기둥 부분의 저부 표면과 접촉하는 상부 표면을 포함하는 관형 메모리 필름 부분; 및
    상기 관형 메모리 필름 부분의 상부 단부에 인접되고 상기 복수의 유전체 기둥 부분들 중 상기 하나의 유전체 기둥 부분의 측벽들과 접촉하는 반관형 메모리 필름 부분을 포함하는, 3차원 메모리 디바이스.
  7. 제3항에 있어서,
    상기 메모리 개구들 내에 위치되고, 상기 반관형 반도체 채널 부분들 중 각자의 반관형 반도체 채널 부분의 측벽 및 상기 복수의 유전체 기둥 부분들 중 각자의 유전체 기둥 부분의 측벽과 접촉하는 유전체 라이너들; 및
    상기 메모리 개구들 내에 위치되고, 상기 복수의 유전체 기둥 부분들 중 각자의 유전체 기둥 부분의 저부 표면과 접촉하고, 상기 관형 반도체 채널 부분들 중 각자의 관형 반도체 채널 부분에 의해 측방향으로 둘러싸이는 유전체 코어들을 추가로 포함하는, 3차원 메모리 디바이스.
  8. 제1항에 있어서, 상기 복수의 유전체 기둥 부분들 내의 유전체 기둥 부분들은 상기 교번 스택 내의 상기 절연 층들 중 하나의 절연 층에 의해 서로 측방향으로 이격되며, 상기 절연 층들 중 상기 하나의 절연 층은 상기 메모리 개구들 각각을 측방향으로 둘러싸고 봉입하는, 3차원 메모리 디바이스.
  9. 제1항에 있어서, 상기 메모리 개구들 각각은 상기 복수의 유전체 기둥 부분들 중 하나의 유전체 기둥 부분 및 상기 메모리 스택 구조물들 중 하나의 메모리 스택 구조물을 포함하는, 3차원 메모리 디바이스.
  10. 제1항에 있어서, 상기 복수의 유전체 기둥 부분들 각각은,
    상기 메모리 개구들 중 각자의 메모리 개구의 기하학적 중심을 통과하는 수직 축에 중심을 두고 상기 수직 축을 중심으로 360도만큼 방위각으로 연장되는 원통형 유전체 기둥 부분; 및
    상기 수직 축에 중심을 두고, 상기 원통형 유전체 기둥 부분의 일 측에 인접되고, 상기 수직 축을 중심으로 30도 내지 270도 범위의 각도만큼 방위각으로 연장되는 블록 아크 기둥 부분을 포함하는, 3차원 메모리 디바이스.
  11. 제1항에 있어서,
    상기 교번 스택은, 상기 교번 스택 내의 최상부 전기 전도성 층 이외의 각각의 전기 전도성 층이 상기 교번 스택 내의 임의의 위에 놓인 전기 전도성 층보다 더 멀리 측방향으로 연장되는 테라스 영역을 포함하고;
    상기 테라스 영역은, 상기 교번 스택 내의 최하부 층으로부터 상기 교번 스택 내의 최상부 층까지 연속적으로 연장되는 상기 교번 스택의 단차형 표면들을 포함하고;
    지지 기둥 구조물들이, 상기 단차형 표면들을 통해, 그리고 상기 단차형 표면들 위에 놓이는 역-단차형(retro-stepped) 유전체 재료 부분을 통해 연장되는, 3차원 메모리 디바이스.
  12. 제11항에 있어서, 각각의 이웃한 쌍의 전기 전도성 층과 절연 층 사이에 배치되고 상기 교번 스택 내의 최하부 층으로부터 상기 교번 스택 내의 최상부 층까지 연장되는 후면 차단 유전체 층을 추가로 포함하며, 상기 수직 반도체 채널들 중 각자의 수직 반도체 채널 아래에 놓이는 페데스탈 채널 부분들이 관형 유전체 스페이서들에 의해 상기 후면 차단 유전체 층으로부터 측방향으로 이격되는, 3차원 메모리 디바이스.
  13. 제1항에 있어서, 상기 적어도 하나의 수평 연장 부분은, 제1 수평 방향을 따라 측방향으로 연장되고 상기 교번 스택 내의 상기 절연 층들 중 아래에 놓인 절연 층의 상부 표면과 접촉하고 상기 교번 스택 내의 상기 절연 층들 중 위에 놓인 절연 층의 저부 표면과 접촉하는 복수의 수평 연장 부분들을 포함하는, 3차원 메모리 디바이스.
  14. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 절연 층들 및 스페이서 재료 층들의 교번 스택을 형성하는 단계 - 상기 스페이서 재료 층들은 전기 전도성 층들로서 형성되거나, 또는 후속적으로 상기 전기 전도성 층들로 대체됨 -;
    상기 교번 스택을 통해 수직으로 연장되는 메모리 개구들을 형성하는 단계;
    상기 메모리 개구들 내의 메모리 스택 구조물들을 형성하는 단계 - 상기 메모리 스택 구조물들 각각은 메모리 필름, 및 원통형 구성을 갖는 수직 반도체 채널을 포함함 -;
    적어도 하나의 에치 공정을 사용하여 2개의 이웃한 행들의 메모리 개구들 내의 각각의 메모리 스택 구조물의 상부 코너 부분을 제거함으로써 개별 코너 공동들을 형성하는 단계;
    상기 개별 코너 공동들로부터 상기 전기 전도성 층들의 부분들을 측방향으로 리세스함으로써 적어도 하나의 측방향 연장 공동을 형성하는 단계; 및
    상기 적어도 하나의 측방향 연장 공동의 체적들 내에 그리고 상기 개별 코너 공동들 내에 유전체 재료를 침착시킴으로써 다중-기둥형 유전체 격리 구조물을 형성하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 메모리 스택 구조물들 및 상기 교번 스택 위의 신장형 개구를 포함하는 패터닝된 에치 마스크 층을 형성하는 단계 - 상기 신장형 개구의 직선형 에지들은 상기 2개의 이웃한 행들의 메모리 개구들 위에 놓임 -;
    상기 패터닝된 에치 마스크 층 내의 상기 신장형 개구 아래에 놓인 상기 수직 반도체 채널들의 부분들을 에칭하는 단계; 및
    상기 수직 반도체 채널들의 부분들을 에칭함으로써 형성되는 공동들에 인접한 상기 메모리 필름들의 부분들을 에칭하는 단계 - 상기 개별 코너 공동들은 상기 2개의 이웃한 행들의 메모리 개구들 내에 형성됨 - 를 추가로 포함하는, 방법.
  16. 제14항에 있어서, 상기 전기 전도성 층들의 재료를 상기 절연 층들의 재료에 대해 선택적으로 에칭하는 에천트를 사용하여 상기 개별 코너 공동들로부터 상기 전기 전도성 층들의 부분들을 측방향으로 리세스하는 등방성 에치 공정을 수행하는 단계를 추가로 포함하고, 상기 등방성 에치 공정의 측방향 리세스 거리가 상기 메모리 개구들 사이의 최소 분리 거리의 1/2보다 더 크고, 상기 적어도 하나의 측방향 연장 공동 각각은 상기 개별 코너 공동들을 접속시켜서 상기 개별 코너 공동들의 모든 체적들을 포함하는 연속적인 공동을 제공하는, 방법.
  17. 제16항에 있어서, 상기 다중-기둥형 유전체 격리 구조물을 형성하는 단계는,
    상기 개별 코너 공동들 중 각자의 개별 코너 공동의 체적을 충전하는 복수의 유전체 기둥 부분들; 및
    상기 복수의 유전체 기둥 부분들 각각에 인접하고, 상기 적어도 하나의 측방향 연장 공동 중 각자의 측방향 연장 공동의 체적을 충전하고, 상기 교번 스택 내의 수직으로 이웃한 쌍의 절연 층들 사이에 위치되고, 상기 교번 스택 내의 적어도 하나의 전기 전도성 층의 나머지 부분들을 측방향으로 분리하는 적어도 하나의 수평 연장 부분을 형성하는 단계를 포함하는, 방법.
  18. 제14항에 있어서,
    상기 메모리 스택 구조물들 중 각자의 메모리 스택 구조물에 의해 측방향으로 둘러싸이는 각각의 체적 내에 유전체 코어 및 반도체 충전 재료 부분의 수직 스택을 형성하는 단계; 및
    상기 개별 코너 공동들의 형성 후에 상기 반도체 충전 재료 부분들의 나머지 부분들을 제거하는 단계 - 상기 다중-기둥형 유전체 격리 구조물은 상기 반도체 충전 재료 부분들의 제거에 의해 형성되는 체적들을 충전함 - 를 추가로 포함하는, 방법.
  19. 제14항에 있어서,
    상기 메모리 개구들 내에 위치된 상기 다중-기둥형 유전체 격리 구조물의 상부 부분들을 리세스시킴으로써 드레인 공동들을 형성하는 단계; 및
    도핑된 반도체 재료를 상기 드레인 공동들 내에 침착시킴으로써 드레인 영역들을 형성하는 단계를 추가로 포함하는, 방법.
  20. 제14항에 있어서,
    상기 적어도 하나의 측방향 연장 공동은 복수의 측방향 연장 공동들을 포함하고;
    다중-기둥형 유전체 격리 구조물은, 제1 수평 방향을 따라 측방향으로 연장되고 상기 교번 스택 내의 상기 절연 층들 중 아래에 놓인 절연 층의 상부 표면과 접촉하고 상기 교번 스택 내의 상기 절연 층들 중 위에 놓인 절연 층의 저부 표면과 접촉하는 복수의 수평 연장 부분들을 포함하는, 방법.
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