KR20060080905A - 돌출형 소스/드레인을 가진 초박막 ｓｏｉ형 트랜지스터장치 및 ｃｍｏｓ 장치 - Google Patents

돌출형 소스/드레인을 가진 초박막 ｓｏｉ형 트랜지스터장치 및 ｃｍｏｓ 장치 Download PDF

Info

Publication number
KR20060080905A
KR20060080905A KR1020060046593A KR20060046593A KR20060080905A KR 20060080905 A KR20060080905 A KR 20060080905A KR 1020060046593 A KR1020060046593 A KR 1020060046593A KR 20060046593 A KR20060046593 A KR 20060046593A KR 20060080905 A KR20060080905 A KR 20060080905A
Authority
KR
South Korea
Prior art keywords
layer
insulating layer
region
soi wafer
gate
Prior art date
Application number
KR1020060046593A
Other languages
English (en)
Other versions
KR100625065B1 (ko
Inventor
희명 박
병훈 이
폴 디 아그넬로
도미니크 제이 쉐피스
가밤 지 샤히디
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20060080905A publication Critical patent/KR20060080905A/ko
Application granted granted Critical
Publication of KR100625065B1 publication Critical patent/KR100625065B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

매립형 산화물(buried oxide : BOX) 기판 위에 사전 결정된 두께를 갖는 SOI(silicon over insulator) 웨이퍼를 증착하는 단계와, SOI 웨이퍼 위에 게이트 유전체를 형성하는 단계와, BOX 기판 위에 대체로 둥근 모서리를 갖도록 구성되는 STI(shallow trench isolation) 영역을 형성하는 단계와, 게이트 유전체 위에 게이트 구조물을 형성하는 단계와, SOI 웨이퍼 위에 임플란트층을 증착하는 단계와, SOI 웨이퍼 및 임플란트층 내에 N형 및 P형 도펀트 주입 중의 하나를 수행하는 단계와, 장치를 가열하여 임플란트층 및 SOI 웨이퍼로부터 소스 및 드레인 영역-소스 및 드레인 영역은 SOI 웨이퍼의 사전 결정된 두께보다 더 큰 두께를 가짐-을 형성하는 단계를 포함하며, 게이트 유전체는 STI 영역보다 아래에 위치되는 CMOS 장치를 위한 방법 및 구조물을 제공한다.
CMOS, 매립형 산화물, SOI, STI, 게이트 유전체, 소스, 드레인, 임플란트층

Description

돌출형 소스/드레인을 가진 초박막 ＳＯＩ형 트랜지스터 장치 및 ＣＭＯＳ 장치{A TRANSISTOR AND A CMOS DEVICE ON ULTRATHIN SOI WITH A DEPOSITED RAISED SOURCE/DRAIN}
도 1(a)은 본 발명에 따른 부분적으로 완성된 CMOS 장치의 NFET 구성 요소에 대한 개략도,
도 1(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 2(a)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 2(b)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 3(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 3(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 4(a)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 4(b)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 5(a)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 5(b)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 6(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 6(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 7(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 7(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 8(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 8(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 9(a)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 9(b)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 10(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 10(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 11(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 11(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 12(a)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 12(b)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 13(a)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 13(b)은 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 14(a)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 NFET 구성 요소에 대한 개략도,
도 14(b)는 본 발명에 따른 CMOS 장치의 부분적으로 완성된 PFET 구성 요소에 대한 개략도,
도 15(a)는 본 발명에 따른 CMOS 장치의 NFET 구성 요소에 대한 개략도,
도 15(b)는 본 발명에 따른 CMOS 장치의 PFET 구성 요소에 대한 개략도,
도 16은 본 발명의 바람직한 방법을 도시하는 흐름도,
도 17은 본 발명의 바람직한 방법을 도시하는 흐름도,
도 18은 본 발명의 바람직한 방법을 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
1, 2 : CMOS 장치 79(a), 79(b) : 소스/드레인 영역
20 : 채널 영역 35 : STI 영역
25 : 게이트 유전체 65 : 임플란트층
10 : 매립형 산화물층
본 발명은 일반적으로 CMOS 장치에 관한 것으로, 보다 구체적으로는, 초박막(ultrathin film) SOI 상에 돌출형 소스/드레인층(raised source/drain:RSD)을 갖는 CMOS 장치의 프로세싱에 관한 것이다.
실리콘 선택적 에피택시(silicon selective epitaxy)를 갖는 종래의 돌출형 소스/드레인(RSD)층의 문제점이 CMOS의 개발 과정 도중에 관찰되었다. NiSi의 형성 등과 같이 보다 더 작은 양의 실리콘을 소모하는 몇가지 해결책이 개발되었으나, 불충분한 열적 안정성 등의 수 개의 한계를 가지고 있었다. 또한, 박막 SOI(silicon over insulator) 기판 상에 RSD층을 갖는 고성능 CMOS 장치에 대한 종래의 프로세싱은 아래의 문제점을 갖고 있다. 제 1로, 실리콘 선택적 에피택시로 RSD 장치를 형성하는 데에는 문제가 존재한다. 종래의 RSD의 프로세스는 고온(전형적으로 825℃이상)에서의 선택적 에피택셜 성장 및 도핑된 소스/드레인(source/drain : S/D) 표면의 사전 세정(pre-cleaning) 도중에 화학적 에칭/세정 처리를 포함한다. 이 에피택셜(epi) 프로세스는 초박막 SOI 상에서 RSD를 갖는 CMOS 장치의 제조를 방해하는 몇가지의 기술적 문제를 유발하는 것으로 알려져 있다. 제 1로, 고온 사이클은, 에피택셜 단계 이전에 채널 영역 내에 미리 도입된, 도펀트의 TED(transient enhanced diffusion)(소스/드레인 확장 및 헤일로(halo))를 유발한다. 이는 임계 전압(Vth)의 롤오프(rolloff) 등과 같은 중대한 쇼트 채널 효과(short channel effect)를 유발하는 것으로 알려져 있다.
제 2로, 기판 상의 에피택셜층 및 기존의 소스/드레인 영역 사이의 인터페이스는, 상당한 양의 변동성을 유발할 수 있고, 에피택설 프로세스 후에 형성되는 실리사이드층의 균일성을 불충분하게 할 뿐만 아니라, S/D 저항을 증가시킬 수 있다. 제 3으로, 이 사전 세정 프로세스는, 또한 산화물로 이루어진 얇은 STI(shallow trench isolation) 영역에 손상을 입힐 수 있다. 제 4로, 에피택셜층(마모된 면(facets))의 잔여물이 에피택셜 프로세스 도중에 측벽 스페이서(sidewall spacer)에 형성되어, 에피택셜 프로세스 후에 임플란트될 수 있는 소스/드레인 도펀트의 분포를 변동시킴으로써 장치 성능에 악영향을 줄 수 있다. 전반적으로, 종래의 에피택셜 프로세스는 CMOS 장치의 프로세싱에서 복잡한 표면 화학 반응을 포함한다. 또한, 산업계에서 CMOS 제조를 위해 이것을 실행 가능하게 하는 것은 매우 어려운 일이다.
그러므로, 종래의 프로세스 및 구조물의 한계를 극복하는, 초박막 SOI 상에 돌출형 소스/드레인층을 갖는 새로운 CMOS 장치 및 이 장치를 제조하는 방법에 대한 필요성이 존재한다.
앞서 말한 관점에 있어서, 본 발명은, 매립형 산화물(buried oxide : BOX)층, BOX층 위의 SOI 웨이퍼, SOI 웨이퍼 위의 게이트 유전체(gate dielectric), 게이트 유전체 위의 게이트 영역, SOI 웨이퍼에 인접하여 증착된 재료를 포함하는 임플란트층, 임플란트층 및 SOI 웨이퍼 위의 소스 및 드레인 영역, 및 소스/드레인 영역에 인접하여 게이트 유전체의 상부 표면보다 더 높은 상부 표면을 갖는 STI(shallow trench isolation) 영역을 포함하는 돌출형 소스/드레인 SOI(silicon ove insulator) 트랜지스터 장치를 제공한다. 이 장치는 게이트 영역을 둘러싸는 적어도 하나의 절연 스페이서를 더 포함한다. SOI 웨이퍼는 사전 결정된 두께를 갖고, 소스/드레인 영역은 SOI 웨이퍼의 사전 결정된 두께보다 더 큰 두께를 갖는다. 또한, STI 영역은 대체로 둥근 모서리를 갖고, STI 영역은 소스 및 드레인 영 역에 접한다. 더욱이, 임플란트층은 폴리실리콘 및 비정질 실리콘 중의 하나를 포함한다. 추가적으로, 소스 및 드레인 영역은 에피택셜 관련 결함(epitaxially related defects)이 없다. 다시 말해, 소스 및 드레인 영역은 비에피택셜 재료(non-epitaxial material)를 포함한다. 이와 다르게, 본 발명의 실시예는, 매립형 산화물(BOX)층, BOX층 위의 사전 결정된 두께를 갖는 SOI(silicon over insulator) 웨이퍼, SOI 웨이퍼 위의 게이트 구조물, 게이트 구조물 및 SOI 웨이퍼 사이에 있고, BOX층 위에서 제 1 높이에 위치되는 게이트 유전체, SOI 웨이퍼에 인접하여 증착된 재료를 포함하는 임플란트층, 임플란트층 및 SOI 웨이퍼 내에 있고 SOI 웨이퍼의 사전 결정된 두께보다 더 큰 두께를 갖는 소스 및 드레인 영역 및 대체로 둥근 모서리를 갖고 BOX층 위에 위치된 STI 영역(STI 영역의 상부 표면은 BOX층 위에서 제 1 높이보다 더 높음)을 포함하는 CMOS 장치를 제공한다. CMOS 장치는 게이트 구조물을 둘러싸는 적어도 하나의 절연 스페이서를 더 포함한다. SOI 웨이퍼의 사전 결정된 두께는 55㎚보다 작고, 소스/드레인 영역의 두께는 200∼300㎚의 범위 내에 있다. 또한, 임플란트층은 폴리실리콘 및 비정질 실리콘 중의 하나를 포함한다.
CMOS 장치를 제조하는 방법은, 매립형 산화물(BOX) 기판 위에 사전 결정된 두께를 갖는 SOI 웨이퍼를 증착하는 단계와, SOI 웨이퍼 위에 게이트 유전체를 형성하는 단계와, BOX 기판 위에 대체로 둥근 모서리를 갖도록 구성되는 STI(shallow trench isolation) 영역을 형성하는 단계와, 게이트 유전체 위에 게이트 구조물을 형성하는 단계와, SOI 웨이퍼 위에 임플란트층을 증착하는 단계와, SOI 웨이퍼 및 임플란트층 내에 N형 및 P형 도펀트 주입 중의 하나를 수행하는 단계와, 장치를 가열하여 임플란트층 및 SOI 웨이퍼로부터, SOI 웨이퍼의 사전 결정된 두께보다 더 큰 두께를 갖는 소스 및 드레인 영역을 형성하는 단계를 포함하고 게이트 유전체는 STI 영역보다 아래에 위치된다.
이 방법은 게이트 구조물을 둘러싸는 적어도 하나의 절연 스페이서를 형성하는 단계를 더 포함한다. 또한, 임플란트층은 폴리실리콘 및 비정질 실리콘 중의 하나를 포함한다. 추가적으로, SOI 웨이퍼 위에 제 1 게이트 폴리실리콘층을 증착하고, 제 1 게이트 폴리실리콘층 위에 산화물 패드(oxide pad)를 증착하고, 산화물 패드 위에 희생 질화물층(sacrificial nitride layer)을 증착하고, 희생 질화물층 위에 희생 제 2 게이트 폴리실리콘층을 증착하여 게이트 구조물을 형성할 수 있다. SOI 웨이퍼의 사전 결정된 두께는 55㎚미만이고, 소스/드레인 영역의 두께는 200∼300㎚의 범위 내에 있다.
본 발명은, 높은 유용성과 제조가능성을 함께 가지면서 초박막 SOI 상에 저온 RSD 형성, 게이트 후속 도핑(postdoping), S/D 도핑과 폴리실리콘 도핑의 분리 및 게이트 스택 높이 감소를 위한, 특유의 해결책을 제공한다. 본 발명에서는 종래의 장치 및 프로세스를 능가하는 수 개의 특유한 특징이 존재한다. 제 1로, 본 발명은 STI 표면 및 게이트 유전체 인터페이스 사이에서 단차(계단 형상)를 제공한다. 또한, 본 발명에 따르면, 종래의 장치에서 존재하던 마모된 면, 폴리실리콘의 증가, 산소의 계면 집중 및 폴리실리콘 게이트 위의 선택적 에피택시의 측면 과성장(lateral overgrowth) 등과 같은 수 개의 에피택셜에 기반한 RSD 특성이 존재하 지 않는다. 또한, 본 발명에 따르면, 비에피택셜 RSD 폴리실리콘층이 STI 영역 및 활성 영역(active areas) 위에 전반적으로 형성된다.
본 발명은 이하의 이점을 달성한다. 본 발명은 에피택셜(epi)에 의존하지 않고 RSD를 형성하는 것에 의해 초박막 SOI 상의 CMOS를 위한 선택적인 에피택셜 기반의 RSD 장치의 기본적인 문제점을 모두 해결한다. 동시에 본 발명은 버퍼층으로서 소스/드레인 위의 폴리실리콘을 이용하여 폴리실리콘 게이트를 후속 도핑한다. 또한, 본 발명은 RSD 폴리실리콘 평탄화(planarization)에서와 동일한 화학 기계적 폴리싱(chemical mechanical polish : CMP)을 이용하여 폴리실리콘 게이트의 높이가 감소되도록 하였다. 또한, 본 발명은, 고 성능 로직 CMOS 장치 제조를 위해 적극적으로 축소된 종래의 게이트 구조물을 갖는 초박막 SOI 상의 RSD를 달성한다. 더욱이, 본 발명은, STI 표면을 마커(marker)로서 사용하여 단차형 STI 및 폴리실리콘 에치백(etchback)에 의해 형성된 소스/드레인 전극을 절연시키는 방법을 제공한다. 추가적으로, 본 발명은 패드 산화물 에칭 및 라이너 산화(liner oxidation) 도중에 STI 에지의 계단 형상과 유사한 모서리를 둥글게 하는 것에 의해 모서리 주위의 폴리실리콘 레일(rail)과 연관된 문제를 해결하기 위한 방법을 제공한다.
본 발명은 도면을 참조하여 본 발명의 바람직한 실시예에 대한 이하의 상세한 설명으로부터 보다 쉽게 이해될 수 있을 것이다.
앞서 언급된 바와 같이, 종래의 프로세스 및 구조물의 한계를 극복하는, 초 박막 SOI 위에 돌출형 소스/드레인층을 갖는 새로운 CMOS 장치 및 이 장치의 제조 방법에 대한 필요성이 존재한다. 본 발명은, 종래의 프로세스에서 이용되었던 실리콘 선택적 에피택시 대신에 폴리실리콘 증착 및 새롭게 설계된 에치백 프로세스를 이용하여, 돌출형 소스/드레인층을 갖는 매우 얇은 SOI 위에 축소된 CMOS 구조물을 형성하는 방법을 제공한다.
이해를 용이하게 하기 위해서, CMOS 장치(1, 2)의 절반만을 도면 내에 도시하였다(예를 들면, 소스 또는 드레인 영역 중의 어느 한 쪽만을 도시함). 도 15(a)및 도 15(b)는 전체 구조물을 도시한다. 당업자라면, 실제적으로는 각 장치(1, 2)에 있어서 구조물의 미러 이미지(mirror image)가 존재한다는 것을 인식할 것이다(예를 들면, 대응되는 드레인 또는 소스 영역은, 제각기 게이트 구조물(40)의 서로 건너편에 존재함). 본 발명은 일반적으로 이하의 방식으로 작동된다. 예로서 도 15(a)에 도시된 NFET 장치(1)를 취하면, 소스/드레인 영역(79(a), 79(b))에 전기 신호가 주입되어, 채널 영역(20)을 통해 상보적인 드레인/소스 영역(79(a), 79(b))으로 통한다. 언급된 바와 같이, 도 1(a) 내지 도 14(b)에 CMOS 장치(1, 2)의 절반만을 도시하였다. CMOS 장치(1, 2)는 매립형 산화물층(10) 및 게이트 유전체(25) 위에 형성된 대체로 둥근 모서리(37)를 갖는 STI 영역(35)을 포함하며, 이는 게이트(40) 및 소스/드레인 영역(79(a), 79(b)) 사이에서 도전성 장벽(conductive barrier)으로 기능한다. 본 발명의 고유한 특성은, STI 영역(35)의 상부 표면(36)이 게이트 유전체 인터페이스(25)보다 구조적으로 더 높다는 점이다. 이는 프로세싱 도중에, 부상된 STI 영역(35)이 후속적인 에치백 프로세스가 대부분 의 임플란트층(65)을 제거한 이후에도, 임플란트층(65)의 일부분을 잔류될 수 있게 하기 때문에 유용하다. 이는 도펀트에 대한 TED 효과를 제거하고, 또한 임계 전압(Vth) 롤오프 등과 같은 쇼트 채널 효과를 감소시켜서 비에피택셜 기반의 프로세스를 기본적으로 가능하게 하기 때문에 유용하다. 추가적으로, 대체적으로 둥근 STI의 모서리(37)는, 폴리실리콘 증착이 발생된 이후에 남아있는 폴리실리콘 잔류물의 양을 제거하는 것에 의해서 장치 성능을 향상시킨다.
다음에, 도면을 참조하면, 보다 구체적으로는 도 1(a) 내지 도 18을 참조하면, 본 발명의 바람직한 실시예가 도시되어 있다. 본 발명에서 제공된 NFET를 위한 프로세싱 단계의 진행은 도 1(a) 내지 도 15(a)에서 상세히 설명되는 한편, 본 발명에서 제공된 PFET를 위한 프로세싱 단계의 진행은 도 1(b) 내지 도 15(b)에서 상세히 설명된다. 특히, 도 1(a)(NFET) 및 도 1(b)(PFET)에 도시된 바와 같이, 바람직하게는 55㎚미만의 두께를 갖는 초박막 SOI 웨이퍼(20)(예를 들면, 채널 영역)를 매립형 산화물 영역(10) 위에 위치시킨다. 그 이후, 산화물 패드(25) 및 질화물층(30)을 순차적으로 SOI 웨이퍼(20) 위에 증착한다. 산화물 패드(25)는, 습식 에칭 제거 도중에, 채널 영역(26)을 보호하기 위해 이용되는 희생층(sacrificial layer)이며(도 5(a) 및 도 5(b)에 도시됨), 또한 STI 영역(35)의 둥근 모서리를 형성하는 것을 돕기 위해 사용된다(도 2(a) 및 도 2(b)에 도시됨). 에칭 프로세스 도중에 후속적으로 제거될 질화물층(30)의 두께는, 바람직하게는 대략 200∼300㎚로서 후속적인 RSD층의 목표 두께와 대략 동일하게 되도록 치수를 정하고 구성하는 것이 바람직하다.
도 2(a)(NFET) 및 도 2(b)(PFET)에 도시된 프로세스의 다음 단계에서는, 질화물/산화물/SOI 스택(15)을 마스크로 덮고 에칭한 후에 STI 영역(35)을 형성한다. 이 프로세스는, 도 4(a) 및 도 4(b)에서 후속적으로 도시된 STI의 둥근 모서리(37)를 형성하는 것을 돕는 STI 라이너 산화를 포함한다.
다음으로, 도 3(a)(NFET) 및 도 3(b)(PFET)에 도시된 바와 같이, 습식 에칭 프로세스를 이용하여 질화물층(30)을 제거하고, 그것에 의해 STI 영역(35)으로 하나의 계단 형상을 구성한다. 그 결과로, STI 표면(35)은 SOI 표면(20)보다 더 높다. 그 후, 도 4(a)(NEFT) 및 도 4(b)(PFET)에 잘 도시된 바와 같이, 습식 에칭 프로세스를 이용하여 패드 산화물(25)을 제거하고, 동시에 STI(35)의 모서리(37)를 둥글게 한다. 이 STI(35)의 모서리(37)를 둥글게 하는 프로세스는, 가능성이 있는 폴리실리콘 레일의 문제점이 프로세스의 다음 단계에서 발생되는 것을 방지한다. 폴리실리콘 레일 문제점은 폴리실리콘 반응성 이온 에칭(reactive ion etching : RIE) 이후에 STI 경계 주위에 게이트 폴리실리콘의 잔류물을 잔존시켜 장치 성능에 악영향을 미치는 것을 포함한다. 그러므로, 본 발명은, STI(35)의 모서리(37)를 둥글게 하는 것에 의해서, 둥근 STI 영역을 갖지 않는 종래의 장치에 비해서 더 나은 장치 성능을 달성한다. 프로세스 내의 이 단계에서, SOI 표면(20) 위에서 STI 영역(35)의 계단 형상 높이는 대략 300㎚인 것이 바람직하다.
도 5(a)(NFET) 및 도 5(b)(PFET)는 본 발명의 다음 단계를 도시하는 것으로서, TEOS(tetraethylorthosilicate) 하드 마스크(도시하지 않음)를 이용하여 폴리 실리콘 게이트 스택(40)을 패터닝한다. 폴리실리콘 게이트 스택(40)은, 후속 단계에서 자신의 두께를 감소시키도록 설계된다. 바람직하게는 대략 100㎚로 축소된 높이의 타겟을 갖는 폴리실리콘층(42)을 증착하여 폴리실리콘 게이트 스택(40)을 형성한다. 다음에, 얇은 산화물층(44), 질화물층(46) 및 버퍼 더미 폴리실리콘층(buffer dummy polysilicon layer)(48)을 순차적으로 증착한다. 다음에, RIE 프로세스를 수행하여, 게이트 스택(40)을 형성한다. 바람직하게는 대략 300㎚인 STI(35)가 STI(35)의 경계에서 폴리실리콘을 얇아지게 하면, 폴리실리콘(42) 증착 이후에 CMP 프로세스를 이용하여 스택(40)을 선택적으로 평탄화할 수 있고, 그 다음 얇은 산화물(44), 질화물(46), 및 버퍼 더미 폴리실리콘(48)을 증착할 수 있으며, 그 다음으로 RIE 프로세스를 수행하여 STI(35)의 경계 위에 게이트 스택(40)을 균일하게 정의할 수 있다.
도 6(a)(NFET) 및 도 6(b)(PFET)에 도시된 바와 같이, 프로세스의 다음 단계는, 게이트 재산화(reoxidation)로서, 산화물 또는 산질화물(oxynitride) 절연체층(50)을 SOI 웨이퍼(20), STI 영역(35) 및 폴리실리콘 게이트 스택(40) 위에 증착한다. 또한, 도 6(a)에 도시된 바와 같이, SOI 웨이퍼(20) 내에 N-확장/N-헤일로 주입이 발생된다. 영역(51)은 결과적인 N형의 어닐링되지 않은(unannealed) 도핑 영역을 나타내는 한편, 영역(52)은 결과적인 P형의 어닐링되지 않은 도펀트 영역을 나타낸다. 이후에, 저온 산화물(low temperature oxide : LTO) 캡(cap)(55)을 산화물/산질화물층(50) 위에 증착하며, 이는 도 7(a)(NFET) 및 도 7(b)(PET)에 잘 도시되어 있다. 선택적으로, 폴리실리콘 게이트(40)의 측면을 따라 질화물 스페이 서(60)를 형성할 수 있다. 도 7(b)에서 확인되는 바와 같이, SOI 웨이퍼(20) 내에 P-확장/헤일로 주입이 발생된다. 영역(53)은 결과적인 P형의 어닐링되지 않은 도핑 영역을 나타내는 한편, 영역(54)은 결과적인 N형의 어닐링되지 않은 도펀트 영역을 나타낸다.
도 8(a)(NFET) 및 도 8(b)(PFET)은 RTCVD(rapid thermal chemical vapor deposition)을 이용하는 질화물 스페이서(60)의 추가적인 형성 프로세스를 도시하는 것으로, 여기에서 스페이서(60)는 확장되어 있다. 또한, 스페이서(60) 및 SOI 웨이퍼(20) 사이에서 구성되는 부분 및 스페이서(60) 및 폴리실리콘 게이트 스택(40) 사이에서 구성되는 부분을 제외하고는, LTO 캡(55) 및 절연체층(50)을 제거한다. 도 9(a)(NFET) 및 도 9(b)(PFET) 내에 도시된 바와 같은 프로세스의 다음 단계에서, 바람직하게는 대략 620℃이하의 낮은 온도에서 폴리실리콘층(65)을 NFET 장치(1) 및 PFET 장치(2) 위에 예를 들면, 비에피택셜한 방법으로 증착한다. 도펀트가 채널(20)로 이동해가는 것을 방지하는 폴리실리콘층(65)을 LPCVD(low pressure chemical vapor deposition)를 이용하여 증착한다. 이와 다르게, 바람직하게는 낮은 온도에서 비정질 실리콘층(도시하지 않음)을 장치(1, 2) 위에 증착할 수 있다. 그러므로, 종래의 소스/드레인 구조물에서 이용되었던 종래의 에피택셜 성장 기법과는 반대되는 컨포멀 증착(conformal deposition)을 이용하여, 도핑된 소스/드레인 도전체(65)를 형성한다. 이는 컨포멀하게 증착된층(65)에 에피택셜 결함이 없어지게 한다.
다음에, 도 10(a)(NFET) 및 도 10(b)(PFET)에서는, CMP 프로세스(예를 들면, 본 기술 분야에서 알려진 바와 같은 흑요석(Obsidian) CMP 프로세스를 이용할 수 있음)를 이용하여 폴리실리콘층(65)을 평탄화하며, 여기에서 폴리실리콘 게이트(40) 상부의 질화물층(46)을 노출한다. 도 5(a) 및 도 5(b)에서 도시된 프로세스 도중에, 설명된 선택적 CMP 프로세스를 이용하지 않는다면, 도 3(a) 및 도 3(b)에 도시된 프로세스 도중에 생성된 STI 계단 형상(35)에 기인하여, 현재의 흑요석 CMP에 의해서 질화물 표면(46)을 전체적으로 균일하게 노출할 수 없을 것이다. 이 경우에, 질화물(46)의 상부에 더미 폴리실리콘층(48)을 노출하고, 평탄화가 달성되면, 흑요석 CMP 프로세스를 선택적으로 종료할 수 있을 것이다.
이후에, 폴리실리콘층(48)에 짧은 에치백 프로세스를 수행하여 질화물 표면(46)을 노출시킨다. 또한, 도 5(a) 및 도 5(b)에 도시된 단계에서 설명된 선택적 CMP 프로세스를 이용한다면, 이 에치백 프로세스는 필수적이지 않다. 위에서 설명된 바람직한 프로세스 및 선택적인 프로세스 중에서 어느 것을 이용하는지에 관계없이, 결과적인 구조물을 도 10(a)(NFET) 및 도 10(b)(PFET)에 도시하며, 여기에서, 흑요석 CMP 프로세스를 이용하여 질화물층(46) 위의 더미 폴리실리콘층(48)을 제거하고, 그 결과로, S/D 차단 폴리실리콘층(S/D blocking polysislicon layer)(65)의 형성과 동시에 폴리실리콘 게이트(40)의 높이가 원하는 목표 높이로 감소된다.
본 발명에 따르면, 프로세스의 다음 단계에서, 장치(1, 2)는 게이트 후속 도핑 임플란트에 영향을 받는다. 특히, 도 11(a)(NFET) 및 도 11(b)(PFET)에 도시된 바와 같이, 장치(1, 2)에 중성종(neutral species)으로 사전 비정질 화(preamorphization) 프로세스를 거친 다음, N-게이트 및 P-게이트에 제각기 N형 및 P형 도펀트를 도핑한다. 그러므로, S/D 영역 위의 평탄화된 폴리실리콘(65)은 버퍼로서 작용하여 소스/드레인 도핑으로부터 게이트 도핑을 분리시킨다. 영역(51, 54)과 함께 영역(66, 67)은 N형의 어닐링되지 않은 도핑 영역을 나타내는 한편, 영역(52, 53)과 함께 영역(68, 69)은 P형의 어닐링되지 않은 도핑 영역을 나타낸다. 이후에, 도 12(a)(NFET) 및 도 12(b)(PFET)에서 확인되는 바와 같이, 폴리실리콘층(65)은 에치백(건식 에칭 또는 그 대신에 시한적(timed)인 습식 에칭) 프로세스를 거치고, 이 프로세스는 STI 산화물 표면(35)에서 멈춘다. 남아있는 폴리실리콘(65)은 돌출형 소스/드레인 영역을 포함한다. 또한, 폴리실리콘 RSD(65)가 저온에서 증착되기 때문에, 주입된 확장 및 헤일로 도펀트는 임의의 중대한 열적 사이클에 영향을 받지 않는다. 그러므로, 앞서 설명한 바와 같이, 에피택셜 기반의 RDS에 기인한 TED의 문제점이 회피된다. 더욱이, 본 발명은 STI 영역(35) 및 게이트 유전체(25) 인터페이스 사이의 단차(계단 형상)를 제공한다. 즉, STI 영역(35)의 상부 표면(36)은 구조적으로 게이트 유전체 인터페이스(25)에 비해서 더 높다. 이는, 에치백 프로세스가 대부분의 폴리실리콘층(65)을 제거한 후에도, 상승된 STI 영역(35)이 폴리실리콘층(65)의 부분을 잔류시킬 수 있고, 그에 따라 도펀트 주입을 위한 비에피택셜층을 제공하기 때문에 유용하다.
도 13(a)(NFET)에서, NFET(1)는 NFET 소스/드레인(NSD) 비소 주입을 거친다. 기존의 얇은 질화물 스페이서(60)를 이용하는 NSD 비소 주입을 실행하는 것에 의해서, N-확장/NSD 도핑은 가능한 한 게이트 채널(26)에 근접하게 위치되고, 그것에 의해서, PFET에서 비소가 붕소에 비해서 더 느리게 확산되기 때문에, 쇼트 채널 특성에 손상을 주지 않으면서도, 측방향 도핑 레벨을 최대화한다. 그러므로, 영역(71)은 영역(51, 67)과 함께, 결과적인 N형의 어닐링되지 않은 도핑 영역을 나타낸다. 도 13(b)에 도시된 PFET는 이전 단계에서부터 변동되지 않은 채로 유지된다.
도 14(a)(NFET) 및 도 14(b)(PFET)에 있어서, RTCVD를 이용하여 제 1 질화물 스페이서(60)에 인접하게 제 2 질화물 스페이서(61)를 증착한다. 그 후에, 과도 에칭(overetch) 도중에 RIE 프로세스로 폴리실리콘 게이트(40)의 상부에서 얇은 보호 질화물층(46)을 제거한다. 과도 에칭이 RSD층(71, 72)의 표면(80)에 영향을 준다면, 최종 RTCVD 질화물 스페이서 증착 이전에, 선택적으로 LTO 캡(도시하지 않음)을 증착하여 RSD층(71, 72)을 보호할 수 있다. 도 14(b)는, 최종 질화물 스페이서(61)의 형성 이후의 PFET 소스/드레인(PSD) 붕소/BF2 주입을 도시하는 것으로, 충분한 측면 간격을 제공하여 후속 최종 열적 사이클 도중에 PFET 장치(2) 내에서 붕소의 측면 침식을 최소화한다. 영역(72)은 영역(53, 69)과 함께, 결과적인 P형의 어닐링되지 않은 도핑 영역을 나타내는 한편, 영역(54)은 결과적인 N형의 어닐링되지 않은 도핑 영역을 나타낸다.
다음으로, 도 15(a)(NFET) 및 도 15(b)(PFET)에서 도시된 바와 같이, 장치(1, 2)는, 바람직하게는 950∼1150℃의 온도에서 최종 RTA(rapid thermal annealing) 프로세스를 거쳐 모든 도펀트를 어닐링한다. 비에피택셜 RSD(71, 72) 가 매우 낮은 온도에서 형성되고, 그 이외의 사전 열적 사이클이 존재하지 않기 때문에, 오직 RTA 프로세스만이 장치(1, 2) 내의 모든 도펀트가 영향을 받게 되는 어닐링 프로세스가 된다. 그러므로, 본 발명은 고 성능의 0.1㎛이하의 깊이를 갖는 CMOS 장치 제조에 있어서 도펀트의 순수한 최소 재분포를 제공한다. 영역(73, 85, 86)(도 15(a)에 도시함) 및 영역(87)(도 15(b)에 도시함)은 결과적인 N형 활성화 도핑 영역을 나타내는 한편, 영역(74)(도 15(a)에 도시함) 및 영역(75, 88, 89)(도 15(b)에 도시함)은 결과적인 P형 활성화 도핑 영역을 나타낸다. 영역(70)은 장치(1, 2)의 활성화 영역을 나타낸다. 장치의 여러 영역은 다양한 도핑, 주입 및 어닐링 프로세스를 거치게 되는데, 이것으로 새로운 재료 특성 및 물리적 구조를 생성할 수 있다. 예를 들면, 도 13(a)에 도시된 영역(67)은 도 15(a)에 도시된 영역(73)이 된다. 추가적으로, 도 13(a)에 도시된 영역(52)은 도 15(a)에 도시된 영역(74)이 된다. 또한, 도 13(a)에 도시된 영역(51)은 도 15(a)에 도시된 영역(85)이 된다. 더욱이, 도 13(a)에 도시된 영역(51)의 다른 부분은 도 15(a)에 도시된 영역(86)이 된다. 또한, 도 14(b)에 도시된 영역(69)은 도 15(b)에 도시된 영역(75)이 된다. 이와 유사하게, 도 14(b)에 도시된 영역(54)은 도 15(b)에 도시된 영역(87)이 된다. 추가적으로, 도 14(b)에 도시된 영역(53)은 도 15(b)에 도시된 영역(88)이 된다. 또한, 도 14(b)에 도시된 영역(65)은 도 15(b)에 도시된 영역(89)이 된다. 마지막으로, 제각기 도 13(a) 및 도 14(b)에 도시된 영역(71, 72)은, 제각기 도 15(a) 및 도 15(b)에 도시된 영역(79(a), 79(b))이 된다. 이후에, 실리콘화 및 백엔드 프로세싱(backend processing)으로 프로세스를 완료한다(도시 하지 않음).
CMOS 장치(1, 2)를 제조하는 방법을 도 16의 흐름도로 설명하며, 이 방법은 SOI 웨이퍼(20)에 인접하게 STI 영역(35)을 형성하는 단계(100)를 포함하고, 여기에서, SOI 웨이퍼(20)는 NFET 영역(51) 및 PFET 영역(53)을 포함하고, STI 영역(35)은 대체로 둥근 모서리(37)를 갖는다. 다음 단계는 SOI 웨이퍼(20) 위에 게이트 구조물(40)을 형성하는 단계(110)와, SOI 웨이퍼(20)의 NFET 영역(51) 내에 N-확장 및 N-헤일로 주입을 수행하는 단계(120)와, SOI 웨이퍼(20)의 PFET 영역(53) 내에 P-확장 및 P-헤일로 주입을 수행하는 단계(130)를 포함한다. 이후의 단계는, 바람직하게는 폴리실리콘 및 비정질 실리콘 중의 하나를 포함하는 비에피택셜 임플란트층(65)을, 대략 620℃ 이하의 최소 온도에서 SOI 웨이퍼(20) 위에 증착하는 단계(140)이다. 프로세스의 다음 단계는 게이트 후속 도핑 임플란트를 장치(1, 2)에 주입하는 단계(150)를 포함한다. 선택적으로, 이 방법은, 게이트 구조물(40)에 인접하게 적어도 하나의 절연 스페이서(60, 61)를 형성하는 단계(155)를 포함한다. 다음에는, 임플란트층(65) 내에 N형 및 P형 소스/드레인 주입을 수행하는 단계(160)이다. 마지막으로는, 대략 950∼1150℃의 범위의 상승된 온도에서 장치(1, 2)에 어닐링 프로세스를 수행하는 단계(170)이다.
도 17의 흐름도에 도시된 바와 같이, 제 1 게이트 폴리실리콘층(42)을 SOI 웨이퍼(20) 상에 증착(112)하고, 산화물 패드(44)를 제 1 게이트 폴리실리콘층(42) 상에 증착(114)하고, 희생 질화물층(46)을 산화물 패드(44) 상에 증착(116)하고, 희생 제 2 게이트 폴리실리콘층(48)을 희생 질화물층(46) 상에 증착(118)하여 게이 트 구조물(40)을 형성한다.
또한, 본 발명은, 도 18의 흐름도에 도시된 바와 같이 CMOS 장치(1, 2)를 제조하는 방법을 제공하며, 여기에서 이 방법은 매립형 산화물 기판(10) 위에 사전 결정된 두께를 갖는 SOI 웨이퍼(20)를 증착하는 단계(200)를 포함한다. 다음 단계는 SOI 웨이퍼(20) 위에 게이트 유전체(25)를 형성하는 단계(210)를 포함한다. 다음에, 대체로 둥근 모서리(37)를 갖도록 구성되는 STI 영역(35)을 매립형 산화물 기판(10) 위에 형성(220)하며, 게이트 유전체(25)는 STI 영역(35)보다 아래에 위치된다. 다음에, 게이트 구조물(40)을 게이트 유전체(25) 위에 형성(230)하고, 비에피택셜 임플란트층(65)을 SOI 웨이퍼(20) 위에 증착(240)한다. 프로세스에서 그 다음 단계는, SOI 웨이퍼(20) 및 임플란트층(65) 내에 N형 및 P형 도펀트의 주입을 실행하는 단계(250)와, 장치(1, 2)를 가열(260)하여 임플란트층(65) 및 SOI 웨이퍼(20) 내에 소스 및 드레인 영역(85, 86, 88, 89)을 형성하는 단계를 포함하며, 여기에서, 소스/드레인 영역(85, 86, 88, 89)은 SOI 웨이퍼(20)의 사전 결정된 두께보다 더 큰 두께를 갖는다. 본 방법은, 게이트 구조물(40)을 둘러싸도록 적어도 하나의 절연 스페이서(60, 61)를 형성하는 단계(270)와, 상승된 온도로 CMOS 장치(1, 2)를 어닐링하는 단계(280)를 더 포함한다.
본 발명은 높은 활용성 및 제조 가능성을 함께 갖고, 초박막 SOI 상에 저온 RSD 형성, 게이트 후속 도핑, S/D 도핑과 폴리실리콘 도핑의 분리, 및 게이트 스택 높이 감소를 위한 고유의 해결책을 제공한다. 여기에는 종래의 장치 및 프로세스를 능가하는 본 발명의 수 개의 특유한 특성이 존재하며, 그들 중의 몇몇을 이하에 서 설명할 것이다. 제 1로, 본 발명은 STI 표면(35) 및 게이트 유전체(25) 인터페이스 사이에서 단차(계단 형상)를 제공한다. 이는, 에치백 프로세스가 대부분의 폴리실리콘층(65)을 제거한 후에도, 상승된 STI에 의해서 폴리실리콘층(65)의 일부분이 잔류될 수 있는 것에 의해서, 도펀트 주입을 위한 비에피택셜층을 제공하기 때문에 유용하다. 또한, 본 발명에 따르면, 종래의 장치에서는 고유한 것이었던, 마모된 면, 폴리실리콘의 증가, 산소의 계면 집중 및 폴리실리콘 게이트 위의 선택적 에피택시의 측면 과성장 등과 같은 수 개의 에피택셜 기반 RSD 특성이 존재하지 않는다. 또한, 본 발명에 따르면, 비에피택셜 RSD 폴리실리콘층(65)을 STI 영역(35) 및 활성 영역 위에 전반적으로 형성한다. 그러므로, 실리콘화 이후에, 소스/드레인 영역(종합하면 85, 86, 88, 89)은 활성 영역(79(a), 79(b)) 사이에서 단락된다.
본 발명은 일반적으로 이하의 방식으로 작동된다. 예로서 도 15(a)에 도시된 NFET 장치(1)를 들면, 전기적 신호(electrical signal)가 소스/드레인 영역(79(a), 79(b))으로 주입되고 채널 영역(20)을 통해 상보적인 드레인/소스 영역(79(a), 79(b))으로 통한다. 그러므로, 본 발명은 통상적인 트랜지스터의 작동과 동일하게 작동된다. 그러나, CMOS 장치(1, 2)는, 매립형 산화물층 및 게이트 유전체 인터페이스(25) 위에 형성된 대체로 둥근 모서리를 갖는 STI 영역(35)을 포함하며, 이는 게이트(40) 및 소스/드레인 영역(74, 85, 86) 사이에서 도전성 장벽의 역할을 한다. 본 발명의 고유한 특성은, STI 영역(35)의 상부 표면(36)이 게이트 유전체 인터페이스(25)보다 구조적으로 더 높다는 것이다. 이는, 프로세싱 도 중에, 후속적인 에치백 프로세스가 임플란트층(65)을 대부분 제거한 후에도, 상승된 STI 영역(35)에 의해서 임플란트층(65)의 일부분이 잔류될 수 있기 때문에 유용하다. 이는 기본적으로 도펀트에 대한 TED 효과를 제거하고, 또한 임계 전압(Vth) 롤오프 등과 같은 쇼트 채널 효과를 감소시키기 때문에, 유용한 비에피택셜 기반의 프로세스를 가능하게 한다. 추가적으로, 대체로 둥근 STI 모서리(37)는, 폴리실리콘 증착이 이뤄진 이후에, STI 위에 남아있는 폴리실리콘 잔류물의 양을 감소시키는 것에 의해서 장치 성능을 향상시킨다.
본 발명은 이하의 이점을 달성한다. 본 발명은 에피택셜에 의존하지 않고 RSD를 형성하는 것에 의해 초박막 SOI 상에 CMOS를 위한 선택적 에피택셜 기반의 RSD 장치의 기본적인 문제점을 전부 해결한다. 동시에 본 발명은 S/D 위의 폴리실리콘을 버퍼층으로서 이용하여 폴리실리콘 게이트를 후속 도핑한다. 또한, 본 발명은 RSD 폴리실리콘 평탄화에서와 동일한 화학 기계적 폴리싱(CMP)을 이용하여 폴리실리콘 게이트의 높이를 축소시킬 수 있다. 더욱이, 본 발명은 고 성능 로직 CMOS 장치 제조를 위해 적극 축소된 종래의 게이트 구조물을 갖는 초박막 SOI 위의 RSD를 달성한다. 또한, 본 발명은, 계단 형상 STI 및 STI 표면을 마커로서 이용하는 폴리실리콘 에치백에 의해 형성된 S/D 전극을 절연시키는 방법을 제공한다. 추가적으로, 본 발명은, 패드 산화물 에칭 및 라이너 산화 도중에 모서리를 둥글게 하는 것에 의해서 STI 에지의 계단 형상과 유사한 모서리 주위의 폴리실리콘 레일과 연관된 문제를 해결하기 위한 방법을 제공한다.
위에서 설명된 이점을 결합하면, 본 발명은 매우 낮은 온도에서의 증착을 통해 돌출형 소스/드레인 영역을 형성하는 것에 의해, 초박막 SOI 기판을 이용하는 최대 성능의 CMOS 장치를 제조할 수 있고, 그것에 의해서 얇은 SOI 상의 실리사이드 형성, 쇼트 채널 열화(short-channel degradation) 및 고온에서의 선택적 epi 기반의 돌출형 소스/드레인 프로세스에 의해 유발된 epi-기판 인터페이스에서의 결함과 연관된 문제 등과 같은 문제점을 완전히 회피할 수 있다.
본 발명은 바람직한 실시예에 대해서 설명하였으나, 당업자라면 본 발명을 첨부된 청구항의 정신 및 범주 내에서 수정하여 실행할 수 있다는 것을 인식 수 있을 것이다. 또한, 이해를 용이하게 하기 위해서, 도면 내에서는 CMOS 장치(1, 2)의 절반만을 도시하였다(예를 들면, 소스 또는 드레인 영역의 어느 한쪽만을 도시함). 당업자라면, 실제적으로는 각각의 장치(1, 2)에서 구조물의 미러 이미지가 존재한다는 것을 인식할 것이다(예를 들면, 대응되는 드레인 또는 소스 영역은 제각기 게이트 구조물(40)의 건너편에 존재함).
본 발명에 의하면, 매우 낮은 온도에서의 증착을 통해 돌출형 소스/드레인 영역을 형성하는 것에 의해, 초박막 SOI 기판을 이용하는 최대 성능의 CMOS 장치를 제조할 수 있고, 그것에 의해서 얇은 SOI 상의 실리사이드 형성, 쇼트 채널 열화(short-channel degradation) 및 고온에서의 선택적 에피택셜 기반의 돌출형 소스/드레인 프로세스에 의해 유발된 에피택셜 기판 인터페이스에서의 결함과 연관된 문제 등과 같은 문제점을 완전히 회피할 수 있다.

Claims (3)

  1. 돌출형 소스/드레인(raised source/drain : RSD) SOI(silicon over insulator) 트랜지스터 장치에 있어서,
    매립형 산화물(buried oxide : BOX)층과,
    상기 BOX층 위의 SOI 웨이퍼와,
    상기 SOI 웨이퍼 위의 게이트 유전체(gate dielectric)와,
    상기 게이트 유전체 위의 게이트 영역과,
    상기 게이트 영역의 대향 면 상의 적어도 네 개의 절연층―상기 적어도 네 개의 절연층은 동일 평면의 상부면을 포함하며, 제 1 절연층의 조성물, 제 2 절연층의 조성물, 및 제 3 절연층과 제 4 절연층 양자를 포함하는 조성물은 그 재료가 서로 상이함―과,
    상기 SOI 웨이퍼에 인접하여 증착된 재료를 포함하는 임플란트층(implant layer)과,
    상기 임플란트층 및 상기 SOI 웨이퍼 위의 소스 및 드레인 영역과,
    상기 소스/드레인 영역에 인접하여 상기 게이트 유전체의 상부 표면보다 더 높은 상부 표면을 갖는 STI(shallow trench isolation) 영역
    을 포함하고,
    상기 제 1 절연층은 상기 게이트 영역에 인접하며 산화물과 산질화물 중의 하나를 포함하며, 상기 제 2 절연층은 상기 제 1 절연층에 인접하며 저온 산화 물(LTO)을 포함하며, 상기 제 3 절연층은 상기 제 1 및 제 2 절연층에 인접하며 질화물을 포함하며, 상기 제 4 절연층은 상기 제 3 절연층에 인접하며 질화물을 포함하는 것인 돌출형 소스/드레인 SOI 트랜지스터 장치.
  2. 매립형 산화물(BOX)층과,
    상기 BOX층 위의 사전 결정된 두께를 갖는 SOI(silicon over insulator) 웨이퍼와,
    상기 SOI 웨이퍼 위의 게이트 구조물과,
    상기 게이트 영역의 대향 면 상의 적어도 네 개의 절연층―상기 적어도 네 개의 절연층은 동일 평면의 상부면을 포함하며, 제 1 절연층의 조성물, 제 2 절연층의 조성물, 및 제 3 절연층과 제 4 절연층의 조성물은 그 재료가 서로 상이함―과,
    상기 게이트 구조물 및 상기 SOI 웨이퍼 사이에 있고, 상기 BOX층 위에서 제 1 높이에 위치되는 게이트 유전체와,
    상기 SOI 웨이퍼에 인접하여 증착된 재료를 포함하는 임플란트층(implant layer)과,
    상기 임플란트층 및 상기 SOI 웨이퍼 내에서 상기 SOI 웨이퍼의 상기 사전 결정된 두께보다 더 큰 두께를 갖는 소스 및 드레인 영역과,
    대체로 둥근 모서리를 가지고 상기 BOX층 위에 위치되는 STI(shallow trench isolation) 영역-상기 STI 영역의 상부 표면은 상기 BOX층 위의 상기 제 1 높이보 다 더 높음-
    을 포함하고,
    상기 제 1 절연층은 상기 게이트 구조물에 인접하며 산화물과 산질화물 중의 하나를 포함하며, 상기 제 2 절연층은 상기 제 1 절연층에 인접하며 저온 산화물(LTO)을 포함하며, 상기 제 3 절연층은 상기 제 1 및 제 2 절연층에 인접하며 질화물을 포함하며, 상기 제 4 절연층은 상기 제 3 절연층에 인접하며 질화물을 포함하는 것인 CMOS 장치.
  3. 제 2 항에 있어서,
    상기 임플란트층은 폴리실리콘 및 비정질 실리콘 중의 하나를 포함하는 CMOS 장치.
KR1020060046593A 2003-01-07 2006-05-24 돌출형 소스/드레인을 가진 초박막 ｓｏｉ형 트랜지스터장치 및 ｃｍｏｓ 장치 KR100625065B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/338,103 2003-01-07
US10/338,103 US6828630B2 (en) 2003-01-07 2003-01-07 CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020030088551A Division KR100628820B1 (ko) 2003-01-07 2003-12-08 돌출형 소스/드레인을 구비한 초박막 ｓｏｉ 형 ｃｍｏｓ 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060080905A true KR20060080905A (ko) 2006-07-11
KR100625065B1 KR100625065B1 (ko) 2006-09-18

Family

ID=32681377

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030088551A KR100628820B1 (ko) 2003-01-07 2003-12-08 돌출형 소스/드레인을 구비한 초박막 ｓｏｉ 형 ｃｍｏｓ 장치의 제조 방법
KR1020060046593A KR100625065B1 (ko) 2003-01-07 2006-05-24 돌출형 소스/드레인을 가진 초박막 ｓｏｉ형 트랜지스터장치 및 ｃｍｏｓ 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020030088551A KR100628820B1 (ko) 2003-01-07 2003-12-08 돌출형 소스/드레인을 구비한 초박막 ｓｏｉ 형 ｃｍｏｓ 장치의 제조 방법

Country Status (4)

Country Link
US (2) US6828630B2 (ko)
JP (1) JP4472972B2 (ko)
KR (2) KR100628820B1 (ko)
SG (1) SG115598A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781891B1 (ko) * 2006-12-05 2007-12-03 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW566041B (en) * 2001-07-06 2003-12-11 Hitachi Ltd Digital data recording device and output device
US7071043B2 (en) * 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
JP2004311903A (ja) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
US6812105B1 (en) * 2003-07-16 2004-11-02 International Business Machines Corporation Ultra-thin channel device with raised source and drain and solid source extension doping
US20050048732A1 (en) * 2003-08-26 2005-03-03 International Business Machines Corporation Method to produce transistor having reduced gate height
DE102004004846B4 (de) * 2004-01-30 2006-06-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Abscheiden einer Schicht aus einem Material auf einem Substrat
JP4434832B2 (ja) * 2004-05-20 2010-03-17 Ｏｋｉセミコンダクタ株式会社 半導体装置、及びその製造方法
US7227228B2 (en) * 2004-05-21 2007-06-05 Kabushika Kaisha Toshiba Silicon on insulator device and method of manufacturing the same
JP2006120814A (ja) * 2004-10-21 2006-05-11 Renesas Technology Corp 半導体装置の製造方法
US7235433B2 (en) * 2004-11-01 2007-06-26 Advanced Micro Devices, Inc. Silicon-on-insulator semiconductor device with silicon layers having different crystal orientations and method of forming the silicon-on-insulator semiconductor device
US7453122B2 (en) * 2005-02-08 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. SOI MOSFET device with reduced polysilicon loading on active area
FR2890662B1 (fr) * 2005-09-14 2008-09-19 St Microelectronics Sa Procede d'epitaxie a faible budget thermique et son utilisation
US7569434B2 (en) * 2006-01-19 2009-08-04 International Business Machines Corporation PFETs and methods of manufacturing the same
TW200742087A (en) * 2006-03-14 2007-11-01 Koninkl Philips Electronics Nv Source and drain formation
US7473594B2 (en) * 2006-07-25 2009-01-06 International Business Machines Corporation Raised STI structure and superdamascene technique for NMOSFET performance enhancement with embedded silicon carbon
JP4300228B2 (ja) * 2006-08-28 2009-07-22 株式会社東芝 不揮発性半導体記憶装置
US7998821B2 (en) * 2006-10-05 2011-08-16 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8415748B2 (en) 2010-04-23 2013-04-09 International Business Machines Corporation Use of epitaxial Ni silicide
CN102437183B (zh) * 2010-09-29 2015-02-25 中国科学院微电子研究所 半导体器件及其制造方法
US8426265B2 (en) 2010-11-03 2013-04-23 International Business Machines Corporation Method for growing strain-inducing materials in CMOS circuits in a gate first flow
US9087741B2 (en) 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US8642424B2 (en) * 2011-07-12 2014-02-04 International Business Machines Corporation Replacement metal gate structure and methods of manufacture
US8435846B2 (en) 2011-10-03 2013-05-07 International Business Machines Corporation Semiconductor devices with raised extensions
US20130292766A1 (en) 2012-05-03 2013-11-07 International Business Machines Corporation Semiconductor substrate with transistors having different threshold voltages
US8546203B1 (en) 2012-07-17 2013-10-01 International Business Machines Corporation Semiconductor structure having NFET extension last implants
US8673699B2 (en) * 2012-07-17 2014-03-18 International Business Machines Corporation Semiconductor structure having NFET extension last implants
CN103400858B (zh) * 2013-08-02 2016-01-20 清华大学 绝缘体上三维半导体器件及其形成方法
US9876110B2 (en) * 2014-01-31 2018-01-23 Stmicroelectronics, Inc. High dose implantation for ultrathin semiconductor-on-insulator substrates
US9786755B2 (en) * 2015-03-18 2017-10-10 Stmicroelectronics (Crolles 2) Sas Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
JP6649190B2 (ja) 2016-06-28 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN106206316A (zh) * 2016-07-27 2016-12-07 上海集成电路研发中心有限公司 一种金属氧化物半导体场效应晶体管的制造方法
US20180138177A1 (en) * 2016-11-16 2018-05-17 Globalfoundries Inc. Formation of band-edge contacts
RU2643938C1 (ru) * 2016-12-23 2018-02-06 Акционерное общество "Научно-исследовательский институт молекулярной электроники" Способ изготовления высокотемпературных КМОП КНИ интегральных схем
CN107768309B (zh) * 2017-10-11 2019-12-10 深圳市华星光电半导体显示技术有限公司 混合型cmos器件及其制作方法
US10559696B2 (en) 2017-10-11 2020-02-11 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Hybrid CMOS device and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5567966A (en) 1993-09-29 1996-10-22 Texas Instruments Incorporated Local thinning of channel region for ultra-thin film SOI MOSFET with elevated source/drain
AU5386796A (en) * 1995-04-11 1996-10-30 Kinetech, Inc. Identifying data in a data processing system
US5814553A (en) * 1996-05-09 1998-09-29 United Microelectronics Corp. Method of fabricating self-align contact window with silicon nitride side wall
US6777759B1 (en) * 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
US6051458A (en) 1998-05-04 2000-04-18 Taiwan Semiconductor Manufacturing Company Drain and source engineering for ESD-protection transistors
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
US6403433B1 (en) 1999-09-16 2002-06-11 Advanced Micro Devices, Inc. Source/drain doping technique for ultra-thin-body SOI MOS transistors
US6248637B1 (en) 1999-09-24 2001-06-19 Advanced Micro Devices, Inc. Process for manufacturing MOS Transistors having elevated source and drain regions
US6372589B1 (en) 2000-04-19 2002-04-16 Advanced Micro Devices, Inc. Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781891B1 (ko) * 2006-12-05 2007-12-03 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법

Also Published As

Publication number Publication date
KR100628820B1 (ko) 2006-09-27
JP2004214628A (ja) 2004-07-29
US20040129979A1 (en) 2004-07-08
KR20040063768A (ko) 2004-07-14
JP4472972B2 (ja) 2010-06-02
US6828630B2 (en) 2004-12-07
SG115598A1 (en) 2005-10-28
US20050040465A1 (en) 2005-02-24
KR100625065B1 (ko) 2006-09-18
US6891228B2 (en) 2005-05-10

Similar Documents

Publication Publication Date Title
KR100625065B1 (ko) 돌출형 소스/드레인을 가진 초박막 ｓｏｉ형 트랜지스터장치 및 ｃｍｏｓ 장치
TWI255543B (en) A CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture
US8106456B2 (en) SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
JP4814498B2 (ja) 半導体基板の製造方法
US7399679B2 (en) Narrow width effect improvement with photoresist plug process and STI corner ion implantation
US6372559B1 (en) Method for self-aligned vertical double-gate MOSFET
US8685847B2 (en) Semiconductor device having localized extremely thin silicon on insulator channel region
US7071515B2 (en) Narrow width effect improvement with photoresist plug process and STI corner ion implantation
US9530871B1 (en) Method for fabricating a semiconductor device
US6482724B1 (en) Integrated circuit asymmetric transistors
JP2007513489A (ja) 減少されたゲート高さを有するトランジスタを製造する方法
US7598572B2 (en) Silicided polysilicon spacer for enhanced contact area
US20160035843A1 (en) Cmos in situ doped flow with independently tunable spacer thickness
EP1972005A1 (en) Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
US20180269115A1 (en) Method of simultaneously manufacturing different transistors
US7026203B2 (en) Method for forming dual gate electrodes using damascene gate process
JP2009111046A (ja) 半導体装置および半導体装置の製造方法
CN108074870B (zh) 晶体管及其形成方法
KR100639464B1 (ko) 반도체 장치 및 그 제조 방법
KR20080081550A (ko) 모스펫 소자 및 그의 제조방법
US7259053B2 (en) Methods for forming a device isolation structure in a semiconductor device
US7098095B1 (en) Method of forming a MOS transistor with a layer of silicon germanium carbon
KR100485004B1 (ko) 에스오아이 반도체 소자 및 그 제조 방법
KR100301249B1 (ko) 반도체 소자 제조 방법
KR100605908B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130827

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee