CN104218040B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。在使用了SOI基板的半导体装置中，防止MISFET的动作不良，提高半导体装置的可靠性。另外，降低MISFET的寄生电阻，提高半导体装置的性能。以覆盖与SOI层SL邻接的元件分离区域STI的上表面的端部的方式，以宽的宽度来形成在SOI基板上部的SOI层SL上形成的外延层T1。由此，防止形成位置偏移了的接触插塞CP与SOI层SL下方的半导体基板SB连接。另外，通过以宽的宽度形成外延层T1，防止其下的SOI层SL的端部被硅化物化，从而防止MISFET的寄生电阻增大。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别涉及应用于使用了SOI(Silicon OnInsulator，绝缘体硅)基板的半导体装置及其制造方法而有效的技术。
背景技术
作为能够实现短沟道特性的抑制以及元件偏差的抑制的半导体装置，当前在使用采用了SOI基板的半导体装置。SOI基板是在由高电阻的Si(硅)等构成的支承基板上形成了BOX(Buried Oxide)膜(埋入氧化膜)，并在BOX膜上形成了主要包含Si(硅)的薄的层(硅层、SOI层)而得到的基板。在SOI基板上形成了MISFET(Metal Insulator SemiconductorField Effect Transistor：MIS型场效应晶体管)的情况下，无需在沟道层中掺杂杂质而能够抑制短沟道特性。其结果，能够提高迁移率，并且改善由杂质波动所致的元件偏差。因此，通过使用SOI基板来制造半导体装置，能够期待半导体装置的集成密度以及动作速度的提高、基于偏差降低的动作余量的提高。
在专利文献1(日本特开2006-190821号公报)中，记载了通过第1外延生长层和第2外延生长层构成硅基板上的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)的源极/漏极区域，以在元件分离区域上承载的方式形成第2外延生长层。
在专利文献2(日本特开2006-190823号公报)中，记载了以在元件分离区域上承载的方式形成构成硅基板上的MOSFET的源极/漏极区域的外延生长层的构造。
在专利文献3(日本特开2009-094369号公报)中，记载了在硅基板上设置SOI区域和体区域，并在各个区域中形成MISFET。
在专利文献4(日本特开2008-270473号公报)中，记载了在SOI基板上形成SRAM(Static Random Access Memory，静态随机存取存储器)。
【专利文献1】日本特开2006-190821号公报
【专利文献2】日本特开2006-190823号公报
【专利文献3】日本特开2009-094369号公报
【专利文献4】日本特开2008-270473号公报
发明内容
如果在SOI基板上的有源区域中形成MISFET的源极/漏极区域，并希望对该源极/漏极的上表面连接接触插塞(contact plug)，则存在接触插塞的形成位置从SOI层上向元件分离区域侧偏移的忧虑。在该情况下，由于接触插塞到达支承基板，从而MISFET和支承基板导通，产生MISFET无法正常地动作的问题。
另外，在对SOI层上的外延层进行硅化物化时，由于SOI层从横向被硅化物化，SOI层的宽度变小，从而存在MISFET的电阻变高，MISFET无法正常地动作的忧虑。
上述问题随着半导体装置的微型化的发展而变得更显著。
其他目的和新的特征根据本说明书的记述以及附图将更加明确。
如果简单说明在本申请中公开的实施方式中的代表性的发明的概要，则如下所述。
在一个实施方式的半导体装置中，通过在SOI基板上部的SOI层上形成的外延层，覆盖与SOI层邻接的元件分离区域的上表面的端部。
另外，在一个实施方式的半导体装置的制造方法中，通过在SOI基板上部的SOI层上形成的外延层，覆盖与SOI层邻接的元件分离区域的上表面的端部。
根据在本申请中公开的一个实施方式，能够提高半导体装置的可靠性。特别地，能够防止半导体装置的动作不良。
另外，根据在本申请中公开的一个实施方式，能够提高半导体装置的性能。特别地，能够降低半导体装置的电阻。
附图说明
图1是示出本发明的实施方式1的半导体装置的制造方法的剖面图。
图2是示出接着图1的半导体装置的制造方法的剖面图。
图3是示出接着图2的半导体装置的制造方法的剖面图。
图4是示出接着图3的半导体装置的制造方法的剖面图。
图5是示出接着图4的半导体装置的制造方法的剖面图。
图6是示出接着图4的半导体装置的制造方法的剖面图。
图7是示出接着图5的半导体装置的制造方法的剖面图。
图8是示出接着图7的半导体装置的制造方法的剖面图。
图9是示出接着图8的半导体装置的制造方法的剖面图。
图10是示出接着图9的半导体装置的制造方法的剖面图。
图11是示出接着图10的半导体装置的制造方法的俯视图。
图12是示出接着图10的半导体装置的制造方法的剖面图。
图13是示出接着图10的半导体装置的制造方法的剖面图。
图14是示出接着图11的半导体装置的制造方法的俯视图。
图15是示出接着图11的半导体装置的制造方法的剖面图。
图16是示出接着图11的半导体装置的制造方法的剖面图。
图17是示出接着图14的半导体装置的制造方法的剖面图。
图18是示出接着图17的半导体装置的制造方法的剖面图。
图19是示出接着图18的半导体装置的制造方法的剖面图。
图20是示出接着图19的半导体装置的制造方法的剖面图。
图21是示出接着图20的半导体装置的制造方法的剖面图。
图22是示出接着图21的半导体装置的制造方法的剖面图。
图23是示出接着图21的半导体装置的制造方法的剖面图。
图24是示出接着图22的半导体装置的制造方法的剖面图。
图25是示出接着图24的半导体装置的制造方法的俯视图。
图26是示出接着图24的半导体装置的制造方法的剖面图。
图27是示出接着图24的半导体装置的制造方法的剖面图。
图28是示出接着图24的半导体装置的制造方法的俯视图。
图29是示出接着图24的半导体装置的制造方法的剖面图。
图30是示出接着图24的半导体装置的制造方法的剖面图。
图31是示出本发明的实施方式2的半导体装置的制造方法的剖面图。
图32是示出接着图31的半导体装置的制造方法的俯视图。
图33是示出接着图31的半导体装置的制造方法的剖面图。
图34是示出接着图31的半导体装置的制造方法的剖面图。
图35是示出接着图32的半导体装置的制造方法的俯视图。
图36是示出接着图32的半导体装置的制造方法的剖面图。
图37是本发明的实施方式2的半导体装置的等效电路图。
图38是示出本发明的实施方式3的半导体装置的制造方法的剖面图。
图39是示出接着图38的半导体装置的制造方法的俯视图。
图40是示出接着图38的半导体装置的制造方法的剖面图。
图41是示出接着图38的半导体装置的制造方法的剖面图。
图42是示出本发明的实施方式3的半导体装置的剖面图。
图43是示出本发明的实施方式3的变形例的半导体装置的剖面图。
图44是示出本发明的实施方式3的变形例的半导体装置的剖面图。
图45是示出比较例的半导体装置的制造方法的俯视图。
图46是示出比较例的半导体装置的制造方法的剖面图。
图47是示出比较例的半导体装置的制造方法的剖面图。
图48是示出接着图45的半导体装置的制造方法的俯视图。
图49是示出接着图45的半导体装置的制造方法的剖面图。
图50是示出接着图45的半导体装置的制造方法的剖面图。
图51是示出比较例的半导体装置的制造方法的剖面图。
图52是示出比较例的半导体装置的制造方法的剖面图。
【符号说明】
1A：SOI区域；1B：体区域；1C：背栅接触区域；1D：NMIS区域；1E：PMIS区域；AN1、AN2、AP1、AP2：有源区域；BX：BOX膜；CS：绝缘膜；CH：接触孔；CP：接触插塞；D1：氧化硅膜；D2：氮化硅膜；DL1、DL2：数据线；E1～E4：电压控制扩散区域；ES：绝缘膜；F1、F2：栅极绝缘膜；G1：多晶硅膜；GS：栅电极；IL：层间绝缘膜；INV1、INV2：CMIS反相器；MC：存储器单元；N1、N2：n型阱；O1：氧化硅膜；OX：绝缘膜；P1、P2：p型阱；PR1：光致抗蚀剂图案；QD1、QD2：驱动用MISFET；QP1、QP2：负载用MISFET；QT1、QT2：传送用MISFET；S1、S2：井壁；SB：半导体基板；SC：硅化物层；SCP：共享接触插塞；SD1、SD3：n型扩散层；SD2、SD4：p型扩散层；SL：SOI层(硅层)；STI：元件分离区域；T1～T7：外延层；WL：字线；X1～X4：延展层；Y1～Y4：半导体区域。
具体实施方式
以下，根据附图，详细说明实施方式。另外，在用于说明实施方式的全部图中，对具有同一功能的部件附加同一符号，省略其重复的说明。另外，在以下的实施方式中，除了特别必要时以外，原则上不重复同一或者同样的部分的说明。
(实施方式1)
在本实施方式中，以下关于在SOI基板上形成半导体元件时防止与该元件连接的接触插塞被连接到支承基板进行说明。另外，以下关于防止BOX膜上的SOI层的宽度变小进行说明。
首先，参照附图，说明本实施方式的SOI基板上的元件分离区域以及MIS型场效应晶体管(以下简称为MISFET)的制造工序。图1～图30是本实施方式的半导体装置、即在SOI基板上以及体硅基板上分别形成的、n沟道型以及p沟道型的MISFET的制造工序中的剖面图。
首先，准备如图1所示地在上方层叠了BOX膜BX以及SOI层(硅层)SL的半导体基板SB。半导体基板SB是由Si(硅)构成的支承基板，半导体基板SB上的BOX膜BX、即第1绝缘膜是氧化硅膜，作为BOX膜BX上的第1半导体层的SOI层SL是由具有1～10Ωcm左右的电阻的单晶硅构成的层。
在本申请中，将作为支承基板的半导体基板SB、作为半导体基板SB上的埋入氧化膜的BOX膜BX、以及BOX膜BX上的SOI层SL统一称为SOI基板。另外，将在后述工序中从BOX膜BX以及SOI层SL露出的半导体基板SB称为体硅基板。另外，将半导体基板SB的上表面被BOX膜BX以及SOI层SL覆盖的区域称为SOI区域，将半导体基板SB的上表面从BOX膜BX以及SOI层SL露出的区域、即形成半导体元件的区域称为体区域。
由半导体基板SB、BOX膜BX以及SOI层SL构成的SOI基板能够通过以下的步骤形成。即，能够通过SIMOX(Silicon Implanted Oxide)法来形成，该SIMOX法首先在由Si(硅)构成的半导体基板SB的主面上以高的能量对O2(氧)进行离子注入，并在之后的热处理中使Si(硅)和氧结合而在比半导体基板的表面稍微更深的位置形成埋入氧化膜(BOX膜)。
另外，SOI基板还能够通过如下方式来形成：通过施加高热以及压力将在表面形成了氧化膜的半导体基板SB、和另一个由Si(硅)构成的半导体基板粘接并贴合之后，对单侧的硅层进行研磨而进行薄膜化。
此处，将SOI层SL以及半导体基板SB的结晶面方位设为(100)，将沟道的方向(以下简称为沟道方位)设为45度、即<100>。虽然考虑将沟道方位设为例如0度或者45度等，但此处将沟道方位设为45度而不是0度。其目的在于，以更宽的宽度形成在之后的工序中形成的外延层。此处所称的沟道的方向、即沟道方位是指：构成在半导体基板SB上形成的MISFET的一对源极/漏极区域彼此之间的方向。即，沟道方位是指：在源极区域与漏极区域之间的沟道内流过的电流的方向。
接下来，如图2所示，使用公知的方法，在半导体基板SB上形成由具有STI(ShallowTrench Isolation，浅沟槽绝缘)构造的绝缘膜构成的元件分离区域STI。在形成元件分离区域STI的工序中，首先，例如在SOI层SL上形成由绝缘膜构成的硬掩模图案(未图示)，将该硬掩模图案作为掩模来进行干蚀刻，从而形成从SOI层SL的上表面达到至半导体基板SB的中途深度的多个槽。该槽是对SOI层SL、BOX膜BX以及半导体基板SB进行开口而形成的。
之后，通过对在该槽的内侧露出的Si(硅)进行热氧化，从而形成内衬氧化膜，接下来利用通过CVD法形成的氧化硅膜来完全埋入该槽内之后，使用CMP(Chemical MechanicalPolishing)法等对该氧化硅膜的上表面进行研磨。之后，去除硬掩模。由此，形成主要包含该氧化硅膜的元件分离区域STI。元件分离区域STI是将半导体基板SB上的多个有源区域彼此分离的非有源区域。即，元件分离区域STI所分离的SOI层SL或者半导体基板SB、即有源区域的俯视时的形状是通过由元件分离区域STI包围而规定的。
在以下的说明中使用的图3～图5、图7～图10、图12、图15、图17～图22、图24以及图26中，在图的左侧示出SOI区域1A，在图的右侧示出体区域1B。另外，将在SOI区域中形成的MISFET称为SOI-MISFET，将在体区域中形成的MISFET称为体-MISFET。另外，形成有多个元件分离区域STI，以在SOI区域1A、体区域1B以及背栅接触区域1C的各区域之间进行分离。另外，在SOI区域1A以及体区域1B的各个区域中，形成有多个元件分离区域STI，以分离形成元件的区域。
图6是制造工序中的半导体装置的剖面图，示出背栅接触区域1C。图11、图14、图25以及图28是制造工序中的半导体装置的俯视图。图13、图16、图23、图27、图29以及图30是制造工序中的半导体装置的剖面图。
接下来，如图3所示，使用热氧化法，在SOI层的上表面形成由氧化硅膜构成的绝缘膜OX。另外，也可以通过使上述由绝缘膜构成的硬掩模的一部分残留，形成覆盖SOI层SL的上表面的由该硬掩模构成的绝缘膜OX。
之后，在形成绝缘膜SOI-MISFET的SOI区域1A中，使用平版印刷技术，通过隔着薄的绝缘膜OX、薄的SOI层SL以及薄的BOX膜BX而进行的离子注入，在半导体基板SB的期望区域中，选择性地形成p型阱P1和阈值电压控制扩散区域E1。接下来同样地，在半导体基板SB的期望区域中，选择性地形成n型阱N1和阈值电压控制扩散区域E2。
接下来，如图4所示，在形成SOI-MISFET的SOI区域1A中，形成光致抗蚀剂图案PR1。具体而言，在SOI基板上，涂覆光致抗蚀剂膜，形成对通过平版印刷技术形成体-MISFET的体区域1B、和对形成背栅接触的背栅接触区域1C(参照图6)进行开口那样的光致抗蚀剂图案PR1。
另外，背栅接触是指：在SOI区域1A中形成了元件的情况下，为了对半导体基板SB进行供电并经由BOX膜BX进行该元件的下部的SOI层SL的沟道的调制，形成对半导体基板SB电连接的导体膜。此时，以架设于SOI区域1A和体区域1B的边界的元件分离区域STI、以及SOI区域1A和背栅接触区域1C(参照图6)的边界的元件分离区域STI的方式，形成光致抗蚀剂图案PR1。由此，用光致抗蚀剂图案PR1覆盖SOI区域1A。
接下来，如图5以及图6所示，通过例如氢氟酸洗净，去除被开口了的体区域1B、背栅接触区域1C的绝缘膜OX。此时，由氧化硅膜构成的体区域1B的元件分离区域STI上部的一部分也被切削，在体区域1B中，能够调整半导体基板SB与元件分离区域STI的台阶，并且，能够使在光致抗蚀剂图案PR1的边界部产生的STI上的台阶变得平缓。接下来，在通过例如干蚀刻技术将BOX膜BX作为止挡物而将SOI层SL选择性地去除之后，去除光致抗蚀剂图案PR1。
之后，根据需要，也可以在通过例如氢氟酸洗净去除了体区域1B的半导体基板SB上的BOX膜BX之后，通过热氧化法将半导体基板SB的表面氧化10nm左右，使用将该形成的氧化硅膜去除的牺牲氧化法，通过去除SOI层SL的干蚀刻来去除导入到半导体基板SB中的损伤层。之后，通过例如热氧化法，在半导体基板SB上重新形成10nm左右的薄的氧化硅膜，从而再现与图5以及图6相同的状态。
在经由以上的工序形成的体区域1B以及背栅接触区域1C中，半导体基板SB表面与SOI区域1A的SOI层SL表面的台阶小到20nm左右。这在后面的作为栅极的多晶硅膜的沉积和加工中，使得能够在同一工序中形成SOI-MISFET和体-MISFET，并且对台阶部的加工剩余或者栅极断线的防止等是有效的。
接下来，如图7所示，在体区域1B中，通过平版印刷技术和隔着薄的BOX膜BX而进行的离子注入，在半导体基板SB的期望区域中选择性地形成p型阱P2以及阈值电压控制扩散区域E3。接下来同样地，在半导体基板SB的期望区域中，选择性地形成n型阱N2以及阈值电压控制扩散区域E4。
接下来，如图8所示，在SOI区域1A中形成SOI-MISFET的栅极绝缘膜F1，在体区域1B中形成体-MISFET的栅极绝缘膜F2。之后，通过例如CVD法，依次层叠40nm厚的多晶硅膜G1、50nm厚的氧化硅膜D1、30nm厚的氮化硅膜D2，通过平版印刷技术和各向异性干蚀刻，形成由多晶硅膜G1构成的栅电极、和由氧化硅膜D1以及氮化硅膜D2构成的栅极保护膜。另外，在图8以及以下使用的剖面图中，为了易于理解附图，将氧化硅膜D1的膜厚表示得较薄，未准确地表示上述那样的多晶硅膜G1、氧化硅膜D1以及氮化硅膜D2的各膜的膜厚的大小关系。
此处，具体而言，如以下那样地形成SOI区域1A中的SOI-MISFET的栅极绝缘膜F1、以及体区域1B中的体-MISFET的栅极绝缘膜F2。首先，通过例如氢氟酸洗净来去除在体区域1B的表面露出的BOX膜BX，使半导体基板SB表面露出。接下来，通过例如热氧化法，在半导体基板SB上形成7.5nm的热氧化膜。
此时，关于SOI区域1A也同样地，去除在表面露出的绝缘膜OX被，在SOI层SL上形成了厚度7.5nm的热氧化膜。在通过例如平版印刷技术和氢氟酸洗净将其选择性地去除了之后，为了去除蚀刻残渣以及蚀刻液等而进行了洗净之后，通过例如热氧化法在SOI层SL上形成厚度1.9nm的热氧化膜。
通过利用NO气体对这些7.5nm厚的热氧化膜以及1.9nm厚的热氧化膜的表面进行氮化，从而在主表面层叠形成0.2nm的氮化膜，分别将在SOI层SL上形成的绝缘膜设为栅极绝缘膜F1，将在半导体基板SB上形成的绝缘膜设为栅极绝缘膜F2。之后，如上述那样，形成多晶硅膜G1、氧化硅膜D1以及氮化硅膜D2。
这样，相比SOI-MISFET的栅极绝缘膜F1，能够使体-MISFET的栅极绝缘膜F2形成得更厚。由此，能够提高体-MISFET的耐压，实现高电压动作。
另外，在本实施方式中，如上述那样，SOI区域1A和体区域1B的台阶低到20nm左右，所以在平版印刷时，能够在焦深的容许范围内，同时形成两个区域。
接下来，如图9所示，利用平版印刷技术，通过45keV的加速能量，分别在注入量3×1013/cm2、5×1013/cm2的条件下，在n型的体-MISFET中对例如As(砷)离子进行离子注入，在p型的体-MISFET中对例如BF2离子进行离子注入。此时，通过作为栅极保护膜的氮化硅膜D2以及氧化硅膜D1，从而不注入杂质到作为栅电极的多晶硅膜G1以及栅极下的沟道区域，而自匹配地在半导体基板SB的表面区域中形成浅的n型扩散层(以下称为延展层)X3、和浅的p型扩散层(同样地称为延展层)X4。另外，在该离子注入中，SOI区域1A被光致抗蚀剂膜(未图示)保护，未注入杂质。
接下来，如图10所示，通过例如CVD法依次沉积10nm厚的氧化硅膜O1、40nm厚的氮化硅膜，将氧化硅膜O1作为止挡物而对氮化硅膜选择性地进行各向异性蚀刻，从而形成由氮化硅膜构成的井壁S1。在本方法中，薄的SOI层SL被氧化硅膜O1保护，所以能够防止由干蚀刻所致的膜厚的减少、损伤的导入。
接下来，如图11、图12以及图13所示，通过例如氢氟酸洗净，去除所露出的氧化硅膜O1，使作为源极/漏极区域的SOI-MISFET的SOI层SL以及体-MISFET的半导体基板SB露出。图12的SOI区域1A的左侧的n型的SOI-MISFET的形成区域的剖面图是图11的俯视图的A-A线处的剖面图。图13是图11的B-B线处的剖面图。即，图12是沿着MISFET的栅极长度方向的剖面图，图13是沿着MISFET的栅极宽度方向、即栅电极的长度方向的剖面图，并示出了被元件分离区域STI夹着的有源区域的剖面。
此时，根据需要，为了去除通过离子注入或者干蚀刻等导入了的SOI层SL以及半导体基板SB表面的损伤层，也可以进行CDE(Chemical Dry Etching，化学干蚀刻)。之后，为了去除蚀刻残渣等，对半导体基板SB进行洗净。
如图11所示，多晶硅膜G1在沿着半导体基板SB(参照图12)的第1方向上延伸，在该方向、即栅极宽度方向的一个端部形成了用于针对之后作为栅电极的多晶硅膜G1连接接触插塞的供电区域。该供电区域由多晶硅膜G1构成，在与第1方向正交的第2方向、即之后形成的栅电极的栅极长度方向上，具有比栅电极宽的宽度。该供电区域配置于元件分离区域STI的正上方，而不是有源区域的正上方。
被元件分离区域STI包围且上表面从元件分离区域STI露出的SOI层SL是有源区域，以在俯视时与多晶硅膜G1的延伸方向交叉的方式，在第2方向上延伸。另外，如图13所示，相比栅极长度方向的SOI层SL的宽度，栅极宽度方向上的SOI层SL的上表面的宽度非常小。
另外，在本实施方式中，如图11以及图13所示，作为在半导体基板SB上形成的元件的例子，图示了n沟道型的SOI-MISFET的制造过程中的构造而进行说明。
接下来，如图14、图15以及图16所示，使用选择外延生长法，在露出了的单晶硅(SOI层SL、半导体基板SB)上选择性地形成由硅或者硅锗构成的堆叠单晶层。即，使用选择外延生长法，在SOI区域1A中露出的SOI层SL上形成外延层(堆叠层)T1，在体区域1B中露出的半导体基板SB上形成外延层(堆叠层)T2。另外，图11以及图14是示出相互相同的部位的俯视图，图15以及图16分别是示出与图12以及图13所示的区域相同的部位的剖面图。
外延生长是通过使用例如炉式的纵型外延生长装置，将配置了多个半导体基板的舟皿(boat)在作为反应室的炉内处理来进行的。此时，通过对炉内作为成膜气体供给例如SiH4(硅烷)气体，并且作为蚀刻气体供给含氯原子的气体，从而进行外延生长处理。关于作为蚀刻气体的含氯原子的气体，能够使用例如HCl(盐酸)气体或者Cl(氯)气等。
上述成膜气体是主要构成外延层T1、T2的含Si原子的气体。另外，上述蚀刻气体是为了防止元件分离区域STI的上表面被过度地形成的外延层T1、T2覆盖而使用的气体。即，通过进行外延生长并且使用蚀刻气体，防止外延层T1、T2过度地大量形成。
另外，此处，在选择外延生长法中，利用根据作为基底的单晶硅中包含的杂质的浓度而所生长的单晶半导体层的膜厚不同的特性，在SOI区域1A和体区域1B中，进行设置以使外延层T1、T2各自的膜厚有差异。即，利用作为基底的硅层中包含的杂质浓度越浓，所生长的外延膜的膜厚越薄的性质。
在体-MISFET中作为基底的半导体基板SB中，形成了延展层X3以及X4，所以相比于体区域1B，在SOI区域1A中作为基底的SOI层SL的杂质浓度变低。因此，如图15所示，根据上述的外延膜厚对作为基底的单晶硅层的杂质浓度的的依赖性，通过一次的外延生长，相比于体-MISFET的外延层T2的膜厚，能够将SOI-MISFET的外延层T1的膜厚形成得更厚。例如，针对SOI-MISFET形成膜厚50nm的外延层T1，针对体-MISFET形成膜厚30nm的外延层T2。另外，在图中，未示出该外延层T1、T2的膜厚的差。
此处，如图14、图15以及图16所示，外延层T1、T2以从SOI层SL上表面的端部向与该端部邻接的元件分离区域STI侧鼓出的方式形成。即，关于外延层T1、T2，并非仅在SOI层SL的正上方形成，而是以承载到元件分离区域STI的上表面的方式，以宽的宽度形成。因此，在沿着半导体基板SB的主面的方向上，外延层T1、T2各自的宽度大于在它们的底面相接的SOI层SL的相同方向上的宽度。换言之，在栅极长度方向以及栅极宽度方向上，外延层T1、T2的宽度大于SOI层SL的宽度。
即，在俯视时，外延层T1、T2被形成为与元件分离区域STI部分重叠。在图14中，用虚线表示被外延层T1覆盖了的SOI层SL的上表面的轮廓、即SOI层SL与元件分离区域STI的边界。
本发明者通过实验发现：相比于沟道方位是0度、即<110>的情况，在沟道方位是45度、即<100>的情况下，关于在基板上形成了外延层的那个，沿着半导体基板的主面的方向、即横向上的外延层的宽度更大。这样，外延层的向横向的生长难易度根据相对基底的硅层的沟道方位而变化。
在本实施方式中，为了如上所述以宽的宽度地形成外延层T1、T2，针对半导体基板SB以及SOI层SL，通过将面方位设为(100)、将沟道方位设为<100>，能够使外延层T1、T2各自的宽度更大。
另外，在本实施方式中，采用了在上述外延生长工序中降低所供给的蚀刻气体的量等，而降低了蚀刻的选择比的外延生长的条件。由此，能够抑制通过蚀刻气体去除外延层T1、T2的量，如上所述以宽的宽度形成外延层。
另外，在本实施方式中，通过延长进行外延生长的时间，使外延层T1、T2更大地生长。由此，能够如上所述以宽的宽度形成外延层。
另外，如上述那样，起因于基底的硅层中包含的杂质的浓度，外延层的膜厚变化。利用该现象，在本实施方式中，还能够通过降低SOI层SL的上表面或者半导体基板SB的上表面的杂质浓度，来增大在它们的上表面上形成的外延层T1、T2的膜厚，增大向横向的外延层T1、T2的扩展。
通过使用上述方法，形成横向的宽度宽的外延层T1、T2，并以在元件分离区域STI上承载的方式形成外延层T1、T2。具体而言，在沿着半导体基板SB的主面的方向上，外延层T1、T2以从基底的SOI层SL或者半导体基板SB的端部向元件分离区域STI侧凸出5nm以上的方式形成。
即，在沿着半导体基板SB的主面的方向、且相对SOI区域1A的SOI层SL与元件分离区域STI的边界正交的方向上，该边界附近的外延层T1的端部与该边界之间的距离L1相离5nm以上。同样地，在沿着半导体基板SB的主面的方向、且相对体区域1B的半导体基板SB与元件分离区域STI的边界正交的方向上，该边界附近的外延层T2的端部与该边界之间的距离L2相离5nm以上。
此处，元件分离区域STI的上表面的端部相比于元件分离区域STI的上表面的中央部其高度变低而凹陷。其目的在于，在沿着半导体基板SB的主面的方向上，元件分离区域STI的端部相比于元件分离区域的中央部，其绝缘膜的密度有时变低，并且，在形成元件分离区域STI的工序中，该端部的上表面处于易于被蚀刻去除的位置。在本实施方式中，如上所述，扩大了外延层T1的宽度，所以外延层T1的一部分掩埋元件分离区域STI的上表面的端部的凹处。即，在栅极长度方向以及栅极宽度方向上，元件分离区域STI的上表面的端部的凹处被外延层T1、T2掩埋。
此处，该凹处的上表面形成于比与该元件分离区域STI邻接的SOI层SL或者半导体基板SB的上表面更低的位置。换言之，元件分离区域STI的上表面的端部的凹处凹陷至比与该元件分离区域STI邻接的SOI层SL或者半导体基板SB的上表面更低的位置。
在元件分离区域STI的端部的上述凹处大的情况下，元件分离区域STI的端部的上表面的高度比SOI层SL的上表面的高度更低，考虑到SOI层SL的侧壁从元件分离区域STI露出。在这样的情况下，通过利用上述工序进行外延生长，对与露出的SOI层SL的侧壁相接的外延层T1进行成膜。即，SOI层SL的侧壁被外延层T1覆盖。
接下来，如图17所示，使用平版印刷技术，在n型的SOI-MISFET和n型的体-MISFET中，在加速能量11keV、注入量4×1015/cm2的条件下，对例如As离子进行离子注入。此时，通过作为栅极保护膜的氮化硅膜D2以及氧化硅膜D1，不向作为栅电极的多晶硅膜G1以及栅极下的沟道区域注入杂质，而自匹配性地形成SOI-MISFET的n型扩散层SD1以及体-MISFET的n型扩散层SD3。
即，在n型的SOI-MISFET中，在外延层T1以及其下的SOI层SL中注入杂质，而形成构成源极/漏极区域的n型扩散层SD1。此时，构成n型扩散层SD1的SOI层SL的区域被形成为半导体区域Y1。同样地，在n型的体-MISFET中，在外延层T2以及其下的半导体基板SB中注入杂质，形成构成源极/漏极区域的n型扩散层SD3。此时，构成n型扩散层SD3的半导体基板SB的区域被形成为半导体区域Y3。
另外，虽然省略图示，也可以通过追加地在加速能量12keV、注入量5×1014/cm2的条件下将例如P(磷)离子进行离子注入，在SOI-MISFET中的BOX膜BX下的半导体基板SB中也形成SOI-MISFET的扩散层杂质补偿区域。这是以降低构成源极/漏极区域的扩散层的接合电容为目的，其用于通过注入相反导电类型的离子来补偿之前被注入了的阈值电压控制扩散区域E1，形成接近本征杂质区域的杂质补偿区域。
在以上的离子注入中，为了简化工艺，能够调整注入条件，针对SOI-MISFET和体-MISFET在共同的工序中进行。另外，在本实施方式中，如上述那样，在SOI层SL内注入杂质离子来形成半导体区域Y1、Y2，在之后的工序中进一步地在SOI层SL内注入杂质离子来形成半导体区域X1、X2(参照图19)，但在本申请中所称的SOI层SL是指包括该半导体层X1、X2、Y1、Y2的半导体层。例如，在图17中，可以说半导体区域Y1与外延层T1的底面相接，但也可以说SOI层SL与外延层T1的底面相接。
接下来，针对p型的SOI-MISFET和体-MISFET，也与上述同样地，形成SOI-MISFET的p型扩散层SD2以及体-MISFET的p型扩散层SD4。即，在p型的SOI-MISFET中，向外延层T1以及其下的SOI层SL注入杂质，形成构成源极/漏极区域的p型扩散层SD2。此时，构成p型扩散层SD2的SOI层SL的区域被形成为半导体区域Y2。同样地，在p型的体-MISFET中，向外延层T2以及其下的半导体基板SB注入杂质，而形成构成源极/漏极区域的p型扩散层SD4。此时，构成p型扩散层SD4的半导体基板SB的区域被形成为半导体区域Y4。
另外，也可以在p型的SOI-MISFET的半导体基板SB的上表面上，形成扩散层杂质补偿区域(未图示)。
接下来，如图18所示，通过例如利用热磷酸的洗净，选择性地去除由氮化硅膜构成的井壁S1、和栅极保护膜的氮化硅膜D2。
接下来，如图19所示，使用平版印刷技术，在n型的SOI-MISFET中，在加速能量4keV、注入量5×1015/cm2的条件下，将例如As离子进行离子注入。此时，通过作为栅极保护膜的氧化硅膜D1，不向作为栅电极的多晶硅膜G1以及栅极下的沟道区域注入杂质，而是自匹配性地形成n型的延展层X1。
同样地，在p型的SOI-MISFET中，在加速能量2keV、注入量5×1014/cm2的条件下，将例如B(硼)离子进行离子注入，形成p型的延展层X2。
接下来，通过例如氮气气氛中的1050℃的RTA(Rapid Thermal Anneal，快速热退火)，使被注入了的杂质活化并且扩散，控制延展层X1以及X2与栅极的距离。
此时，预先沉积了的栅极侧壁的氧化硅膜O1作为偏置间隔物，能够起到控制离子注入时的延展层X1以及X2与栅极的距离的作用。
另外，在本实施方式中，能够减少形成了延展层X1以及X2之后的热负荷，所以能够防止热扩散所致的延展层的扩大，控制性良好地形成。
进而，即使通过高浓度的离子注入而延展层X1以及X2非晶化了，关于两肋的栅极正下方的沟道区域以及半导体区域Y1或者Y2，本工序的注入离子没有达到这些区域，也还是单晶层，所以能够将其作为种子层而使延展层单晶化，能够防止外部电阻增大。
接下来，如图20所示，在SOI基板的整个表面沉积40nm厚的氮化硅膜，进行各向异性蚀刻，从而在栅极肋处形成由氮化硅膜构成的井壁S2。此时，在外延层T1以及T2与元件分离区域STI之间也形成井壁(未图示)。它起到在后面的硅化物工序中，防止在STI上沉积的Ni(镍)扩散至堆叠层，而过剩地形成硅化物层的作用。
接下来，如图21所示，通过例如氢氟酸洗净，选择性地去除栅极保护膜的氧化硅膜D1，使作为栅极的多晶硅膜G1露出。
接下来，如图22以及图23所示，通过例如溅射法，使金属膜、例如20nm厚的Ni膜粘附(沉积)到SOI基板的整个表面，通过320℃的热处理与硅进行反应而形成硅化物层。接下来，在通过例如盐酸和过氧化氢水的混合水溶液去除了未反应的Ni膜之后，施加550℃的热处理来控制硅化物层的相位。图23是示出与图16相同的部位的剖面图。
由此，形成对露出了的由多晶硅膜G1构成的栅电极的全部区域进行全硅化物化而得到的栅电极GS。另外，由此，在作为n型以及p型的高浓度扩散层的n型扩散层SD1、SD3、p型扩散层SD2以及SD4各自的至少上部区域中，形成硅化物层SC。
在上述硅化物处理中，未添加杂质的多晶硅膜G1被全部变换为硅化物层直至与栅极绝缘膜F1以及F2相接的区域，形成栅电极GS。由此，通过栅极布线的低电阻化和该硅化物层的功函数，实现MISFET的期望的阈值电压值。另外，能够抑制在多晶硅栅电极中成为问题的栅极耗尽化。
通过上述工序，在SOI区域1A中，形成具有源极/漏极区域和栅电极GS的n型以及p型的SOI-MISFET。另外，在体区域1B中，形成具有源极/漏极区域和栅电极GS的n型以及p型的体-MISFET。
在上述硅化物化的工序中，外延层T1、T2和与各自的侧壁相接的金属膜反应，Si(硅)从横向也被消耗，从而被硅化物化。但是，如使用图14～图16说明，外延层T1、T2以分别在元件分离区域STI上承载的方式，以宽的宽度形成。因此，能够防止作为半导体层的SOI层SL从横向被硅化物化，所以能够防止通过横向的宽度变小，SOI层SL的寄生电阻增大。
如上述那样，外延层T1以在元件分离区域STI上承载的方式形成，所以在通过上述硅化物化的工序对外延层T1的表面进行了硅化物化之后，与SOI层SL邻接的元件分离区域STI的上表面成为被外延层T1以及在外延层T1的表面形成的硅化物层SC覆盖了的状态。另外，在元件分离区域STI的正上方的外延层T1全部被硅化物化了的情况下，与SOI层SL邻接的元件分离区域STI的上表面成为被在外延层T1的表面形成的硅化物层SC覆盖了的状态。
上述构造在体区域1B的外延层T2中也是同样的。即，与作为体区域1B的有源区域的半导体基板SB的上表面邻接的元件分离区域STI的上表面成为至少被在外延层T2的表面形成的硅化物层SC覆盖了的状态。
另外，在本申请中，有时将在外延层T1的表面形成的硅化物层SC作为外延层T1的一部分进行说明。其关于外延层T2以及在其表面形成的硅化物层SC也是同样的。例如，在图23中，外延层T1看起来未覆盖元件分离区域STI的上表面，但通过对外延层T1的表面进行硅化物化而形成的硅化物层SC是外延层T1的一部分，所以外延层T1可以说覆盖了元件分离区域STI的上表面。
关于硅化物层SC，随着在外延层T1、T2各自的表面上形成，在沿着半导体基板SB的主面的方向、且相对SOI区域1A的SOI层SL与元件分离区域STI的边界正交的方向上，该边界附近的外延层T1的表面上的硅化物层SC的端部与该边界之间的距离L3(参照图22以及图23)相离5nm以上。同样地，在沿着半导体基板SB的主面的方向、且相对体区域1B的半导体基板SB与元件分离区域STI的边界正交的方向上，该边界附近的外延层T2的表面上的硅化物层SC的端部与该边界之间的距离L4(参照图22)相离5nm以上。
接下来，如图24所示，进行由氮化硅膜构成并用作蚀刻阻止膜的绝缘膜ES、以及由氧化硅膜构成的层间绝缘膜IL的沉积和平坦化。
接下来，如图25、图26以及图27所示，通过形成到达栅极、背栅、源极/漏极区域的接触插塞CP，本实施方式的半导体装置构造完成。之后，虽然图示省略，经由包括金属膜的沉积和图案化以及布线间绝缘膜的沉积和平坦化研磨等的布线工序，半导体装置大致完成。另外，图11以及图25是表示相互相同的部位的俯视图，图26以及图27分别是与图12以及图13所示的区域相同的部位的剖面图。
在图25所示的俯视图中，在有源区域的附近示出了硅化物层SC。但是，在该硅化物层SC下，形成了外延层T1、SOI层SL，SOI层SL包括构成源极/漏极区域的n型扩散层SD1。这在后述的图28所示的俯视图也是同样的。
通过使用平版印刷技术进行各向异性干蚀刻，对多个作为贯通层间绝缘膜IL以及绝缘膜ES的孔部的接触孔CH进行开口，之后将例如主要包含W(钨)的导体膜埋入到各接触孔CH内，从而形成图26所示的接触插塞CP。
具体而言，在使用了上述平版印刷技术的蚀刻工序中，对以覆盖层间绝缘膜IL的方式涂覆了的光致抗蚀剂膜的一部分进行曝光，接下来通过显影液将光致抗蚀剂膜去除一部分来形成抗蚀剂图案。之后，通过将该抗蚀剂图案作为掩模来进行干蚀刻，对层间绝缘膜IL以及绝缘膜ES进行开口。在对光致抗蚀剂膜进行曝光时，使用曝光装置，在曝光装置内，经由光掩模对光致抗蚀剂膜进行曝光，从而进行图案转印。
之后，在埋入上述导体膜的工序中，首先，通过溅射法等，依次形成包含例如Ti(钛)的阻挡导体膜和钨膜，完全埋入在接触孔CH内。之后，通过使用例如CMP法将层间绝缘膜IL上的阻挡导体膜以及钨膜去除而使层间绝缘膜IL的上表面露出，形成在接触孔CH内残留的阻挡导体膜以及钨膜所构成的作为柱状的导体膜的接触插塞CP。
接触插塞CP需要与栅电极GS或者源极/漏极区域等可靠地连接。其目的在于，防止由于接触插塞CP的形成位置偏移，接触插塞CP与其连接对象区域的接触面积变小而接触电阻增大，半导体元件无法正常地动作。另外，如果接触插塞CP的形成位置的偏移进一步变大，则还存在接触插塞CP和其连接对象区域无法电连接的忧虑。因此，在形成接触插塞CP时，要求高的位置精度。
接触插塞CP的形成位置是根据形成埋入接触插塞CP的接触孔CH的位置决定的。接触孔CH的形成位置的精度受到在对接触孔CH进行开口时使用的上述曝光装置的精度等的大幅影响。关于构成逻辑电路等的比较低耐压的MISFET，俯视时的源极/漏极区域的面积小，特别是栅极宽度方向的宽度小。因此，难以针对该源极/漏极区域等，在期望的位置高精度地形成需要规定的直径的接触插塞CP。
在图25～图27中，示出了在期望的位置形成了接触插塞CP的情况的构造。相对于此，以下，使用图28、图29以及图30，说明在本实施方式的半导体装置的制造工序中，在接触插塞CP的形成位置产生了偏移的情况。图28、图29以及图30是示出进行与使用图25～图27说明的工序相同的工序，并形成了接触插塞CP的时刻的构造的图。另外，图28是示出与图25相同的部位的俯视图，图29以及图30是示出与图27相同的部位的剖面图。在图29和图30中，示出了分别在不同的位置形成了接触插塞CP的情况。
如图28、图29以及图30所示，接触孔CH以及接触插塞CP形成于相比期望的形成位置(参照图25以及图27)而在栅极宽度方向上偏移了的位置。此处，与源极/漏极区域连接的接触插塞CP的一部分被形成为在栅极宽度方向上向SOI层SL的外侧鼓出。即，在俯视时，该接触插塞CP的一部分形成于不与SOI层SL的上表面重叠而与元件分离区域STI的上表面重叠的位置。
即，接触插塞CP被形成为在俯视时与SOI层SL以及元件分离区域STI各自的上表面重叠。换言之，接触插塞CP被形成为跨越SOI层SL的正上方以及与SOI层SL邻接的元件分离区域STI的正上方。
但是，由覆盖SOI层SL的上表面的外延层T1以及在其表面形成的硅化物层SC构成的构造体在作为沿着半导体基板SB的主面的方向的横向上，具有比SOI层SL宽的宽度，覆盖与SOI层SL邻接的元件分离区域STI的上表面。因此，在俯视时从SOI层SL鼓出的接触插塞CP不与元件分离区域STI相接，而经由硅化物层SC与外延层T1的上表面连接。
即，在俯视时接触插塞CP和元件分离区域STI重叠，但在接触插塞CP与元件分离区域STI之间介有外延层T1以及在其表面形成的硅化物层SC，所以接触插塞CP不与元件分离区域STI相接。
另外，在图29中，示出了仅在外延层T1的表面形成的硅化物层SC的正上方形成了接触插塞CP的构造。相对于此，在图30中，示出了接触插塞CP的形成位置进一步偏移，相比于在外延层T1的表面形成的硅化物层SC的端部，接触插塞CP的一部分向元件分离区域STI侧鼓出而形成的构造。
在图30所示的构造中，将接触插塞CP埋入到内部的接触孔CH的形成位置偏移，从而在通过对接触孔CH进行开口的工序而被开口了的孔部的底面，元件分离区域STI露出，并且元件分离区域STI的一部分被去除。因此，埋入到接触孔CH内的接触插塞CP被形成为与在外延层T1的表面形成的硅化物层SC连接，并且也形成于在元件分离区域STI的上表面被开口了的孔部内。
此处，在元件分离区域STI的上表面被开口了的孔部的底面到达至与邻接于该STI的SOI层SL的正下方的半导体基板SB的上表面相同的高度、或者比其更深的位置。即，接触插塞CP的最低的底面的高度位于与BOX膜BX相接的半导体基板SB的上表面的高度以下的高度。
在本实施方式中，埋入了元件分离区域STI的槽的侧壁具有锥形部，构成该侧壁的半导体基板SB在俯视时从SOI层SL以及BOX膜BX露出，但被在外延层T1的表面形成的硅化物层SC覆盖。
因此，即使如图29所示，接触插塞CP的形成位置偏移，而在俯视时在SOI层SL的外侧、即有源区域的外侧形成了接触插塞CP的一部分，但如使用图50在后面叙述的比较例那样，接触插塞CP不与作为SOI区域1A的支承基板的半导体基板SB连接。在此，接触插塞CP的底面的两端都在外延层T1、T2的表面的硅化物层SC的正上方终止。
另外，如图30所示，在埋入了元件分离区域STI的槽的侧壁附近从SOI层SL露出的半导体基板SB、与俯视时的在外延层T1的表面形成的硅化物层SC的端部的距离相离5nm以上。因此，由于接触插塞CP的形成位置向非有源区域侧大幅偏移，在俯视时，即使从该硅化物层SC的端部向外侧鼓出了的接触插塞CP形成到达至元件分离区域STI的中途深度，该接触插塞CP也不与半导体基板SB相接。
此处，作为比较例，使用图45～图50，说明外延层以与该基底的SOI层等同的宽度形成的情况。在比较例中，与上述实施方式同样地，在具有SOI区域以及体区域的半导体基板上形成MISFET。
图45以及图48是示出作为比较例的半导体装置的制造工序的俯视图，图47是图45的B-B线处的剖面图，图50是与图47相同的位置处的剖面图。图46以及图49是与图15相同的部位的剖面图，在图46中，在图的左侧示出图45的A-A线处的剖面，在图49中，在图的左侧示出图48的A-A线处的剖面。
在比较例的半导体装置的制造工序中，首先，与上述本实施方式同样地进行图1～图13的工序。此处，将SOI层SL以及半导体基板SB的结晶面方位设为(100)，但与本实施方式不同，在比较例中，将沟道方位设为0度、即<110>。
接下来，如图45、图46以及图47所示，在SOI区域1A的SOI层SL上形成外延层T3，并且形成体区域1B的T4。即，该工序对应于使用图14～图16说明的外延层的形成工序。
与使用图14～图16说明的本实施方式不同，此处以与基底的有源区域等同的宽度形成了外延层T3以及T4。即，在图46所示的SOI区域1A中从元件分离区域STI、多晶硅膜G1以及井壁S2露出的SOI层SL的上表面的横向上的宽度、与相同方向上的外延层T3的宽度是大致相同。因此，外延层T3未覆盖元件分离区域STI的上表面。另外，即使外延层T3覆盖了元件分离区域STI的上表面，元件分离区域STI的上表面被外延层T3覆盖了的区域仅为在沿着半导体基板SB的主面的方向上从元件分离区域STI与SOI层SL的边界起小于5nm的范围内的区域。
在图45以及图47中，虽然示出了SOI区域的制造工序中的元件的构造，但关于上述构造，如图46所示，对于体区域1B也是同样的。即，体区域1B的外延层T4的横向的宽度与其基底的半导体基板SB的上表面的相同方向上的宽度等同。
如上所述，外延层T3、T4的宽度形成得较窄的理由之一在于，如上所述，将元件的沟道方位设为0度、即<110>。其目的在于，在沟道方位是<110>的情况下，相比于沟道方位是<100>的情况，外延层向横向生长被抑制。
另外，外延层T3、T4的宽度形成得较窄的理由之一在于，通过增加在形成外延层T3、T4时的外延生长工序中供给的气体的蚀刻成分，提高选择比，从而外延层易于被去除。
另外，外延层T3、T4的宽度形成得较窄的理由之一在于，在形成外延层T3、T4时的外延生长工序中的进行成膜的时间比较短。
接下来，通过进行使用图17～图24说明的工序，利用绝缘膜ES以及层间绝缘膜IL覆盖在半导体基板SB上形成的多个MISFET。
接下来，如图48、图49以及图50所示，在形成贯通绝缘膜ES以及层间绝缘膜IL的接触孔CH之后，形成埋入接触孔CH内的接触插塞CP。即，该工序对应于使用图25～图29说明的接触插塞CP的形成工序。
此处，说明与使用图28以及图29说明的构造同样地，接触孔CH以及接触插塞CP的形成位置在MISFET的栅极宽度方向上偏移了的情况。如图48以及图50所示，外延层T3仅形成于作为从元件分离区域STI露出的有源区域的SOI层SL的上表面的正上方，元件分离区域STI的上表面未被外延层T3或者在外延层T3的表面形成的硅化物层SC覆盖。
外延层T3的横向的宽度与在其下从井壁S2以及元件分离区域STI等的膜露出的SOI层SL的上表面的相同方向上的宽度等同。因此，在本来应该与元件分离区域STI在俯视时不重叠地形成的接触插塞CP超过SOI层SL与元件分离区域STI的边界而向元件分离区域STI侧偏移地形成了的情况下，成为图50所示那样的构造。
即，在形成接触孔CH的蚀刻工序中，在进行去除层间绝缘膜IL并进而去除绝缘膜ES的蚀刻工序而对这些绝缘膜进行了开口时，元件分离区域STI的上表面在开口部的底面露出，进而元件分离区域STI被蚀刻，从而半导体基板SB的表面有时在该开口部内露出。即，在该情况下，接触孔CH的底部到达至与在SOI层SL下方与BOX膜BX相接的半导体基板SB上表面的高度相同或者比其更深的位置。
如上所述，在半导体基板SB在SOI区域1A中形成的接触孔CH的内侧露出之后，以埋入到接触孔CH内的方式形成的接触插塞CP成为与半导体基板SB电连接的状态。关于之后的工序，与上述本实施方式的半导体装置的制造工序同样地，通过在接触插塞CP上形成布线，比较例的半导体装置大致完成。
如图48以及图50所示，在比较例中，从期望的位置偏移而形成的接触插塞CP的一部分在俯视时相比于SOI层SL向外侧形成，从而存在达到SOI层SL下方的半导体基板SB的忧虑。在包括这样连接了接触插塞CP的SOI-MISFET的半导体装置中，接触插塞CP与源极/漏极区域和支承基板这两者相接地形成，从而在SOI-MISFET的动作时，对源极/漏极区域供给的电位还被供给到半导体基板SB。
在该情况下，难以对半导体基板SB供给期望的电位，无法使SOI-MISFET正常地动作。即，作为SOI基板的支承基板的半导体基板能够固定该电位来提高SOI-MISFET的电流驱动特性，并且能够通过使该电位变化而使SOI-MISFET的特性变化，并且能够通过控制该电位而将半导体基板用作背栅。但是，如上所述，如果以与SOI-MISFET的源极/漏极区域连接的目的而形成的接触插塞CP无意地连接到半导体基板SB，则难以得到上述效果，SOI-MISFET发生动作异常。由此，产生半导体装置的可靠性降低的问题。
另外，如图46以及图47所示，外延层T3的横向的宽度小到与SOI层SL的相同方向的宽度相同的程度，所以如果进行与使用图22以及图23说明的工序同样的工序来进行硅化物化，则Si(硅)与覆盖外延层T3的表面的金属膜反应，不仅是外延层T3，而且SOI层SL也从横向的端部被硅化物化。
如图47所示，在栅极宽度方向上SOI层SL的宽度小的情况下，在该方向上SOI层SL的两端硅化物化，从而SOI层SL的宽度非常小。在该情况下，作为导入了n型杂质(例如P(磷))的源极/漏极区域发挥功能的区域变小，并且SOI层SL的膜厚非常薄，所以源极/漏极区域的电阻增大。另外，SOI层SL缩小，从而硅化物层SC与源极/漏极区域的接触面积变小，所以硅化物层SC与源极/漏极区域之间的接触电阻增大。
另外，元件分离区域STI的上表面的端部的高度比元件分离区域的上表面的中央部更低，元件分离区域STI的上表面的端部凹陷，从而如果SOI层SL的侧壁从元件分离区域STI露出，则SOI层SL的侧壁的硅化物化变得显著，源极/漏极区域的电阻进一步增大。
因此，上述比较例中的SOI-MISFET得不到期望的特性，无法正常地动作，所以产生半导体装置的可靠性降低的问题。另外，SOI-MISFET的电阻增大，从而产生半导体装置的性能降低的问题。
另外，在图49所示的体区域1B中，即使接触插塞CP的形成位置在例如栅极宽度方向上从有源区域向元件分离区域STI侧偏移，并在将有源区域元件分离区域STI去除一部分而形成的接触孔CH内形成了接触插塞CP，只要该接触插塞CP与源极/漏极区域连接，则不产生上述那样的问题。其原因为，SOI区域1A的SOI-MISFET的特性大幅受到在SOI层SL下方隔着BOX膜BX存在的半导体基板SB的电位的影响，与此相对地，在体区域中，在有源区域的下部隔着绝缘膜形成的支承基板不存在。
另外，在体区域1B中，即使有源区域的上表面的源极/漏极区域例如如图50所示地在栅极宽度方向上从横向被硅化物化，体区域1B的源极/漏极区域形成于膜厚比SOI层SL充分大的半导体基板SB的主面而接合深度大，所以其电阻不怎么增大。另外，即使有源区域的上表面的源极/漏极区域的上端从横向被硅化物化，由于由此形成了的硅化物层SC在其底面中与源极/漏极区域相接，所以在体区域1B中硅化物层SC与源极/漏极区域之间的接触电阻也不会增大。
针对上述问题，在本实施方式中，如图14以及图16所示，以使沿着半导体基板SB的主面的方向的宽度变大的方式，形成了外延层T1。此处特别地，根据设计而宽度变窄的情况较多，其目的在于，增大针对接触插塞CP的位置偏移的余量变小的有源区域上的外延层的宽度。即，其目的在于，增大构成例如SOI-MISFET的源极/漏极区域上的外延层T1的、栅极宽度方向上的宽度。由此，与SOI层SL邻接的元件分离区域STI的上表面的一部分被在外延层T1的表面形成的硅化物层SC覆盖。
因此，外延层T1以及其表面的硅化物层SC在横向扩展而形成，所以即使起因于光刻技术的精度等而接触插塞CP的形成位置偏移了，该硅化物层SC成为接触插塞CP的托盘，接触插塞CP的底面全部与该硅化物层SC的上表面连接。因此，即使是由于半导体装置的微型化等而例如栅极宽度方向上的SOI层SL的宽度形成得较小的SOI-MISFET，也能够将形成与源极/漏极区域连接的接触插塞CP时的、针对位置偏移的余量确保得较大。
即，即使在接触插塞CP跨越有源区域和非有源区域地形成的情况、即如图48所示被形成为在俯视时一个接触插塞CP与SOI层SL和元件分离区域STI重叠的情况下，也能够防止应该与源极/漏极区域连接的接触插塞CP与半导体基板SB电连接。
由此，在俯视时相比于SOI层SL向外侧鼓出而形成了接触插塞CP的情况下，能够防止接触插塞CP与SOI层SL下方的半导体基板SB连接而支承基板和元件导通。因此，能够防止SOI-MISFET发生动作异常，所以能够提高半导体装置的可靠性。
此处，如果在沿着半导体基板SB的主面的方向上，从SOI层SL的端部至向元件分离区域STI侧帽状地变宽而形成了的外延层T1(参照图16)的端部的距离L1是5nm以上，则从SOI层SL的端部至在外延层T1的表面形成的硅化物层SC(参照图23)的端部的距离L3达到5nm以上。如果SOI层SL的端部与该硅化物层SC的端部的距离L3相离5nm以上，则能够充分增大接触插塞CP的形成位置的余量。
另外，即使如图30所示，接触插塞CP的一部分相对于在外延层T1的表面形成的硅化物层SC向外侧形成，而形成于达到至元件分离区域STI的中途深度的孔内，在元件分离区域STI的侧壁附近且在俯视时从SOI层SL露出的半导体基板SB和该孔部内的接触插塞CP相间隔，所以不会相互接触。其原因为，横向上的SOI层SL的端部、与在外延层T1的表面形成的硅化物层SC的端部充分地间隔。
此时，如果SOI层SL的端部与该硅化物层SC的端部的距离L3间隔5nm以上，则能够使该孔部内的接触插塞CP和半导体基板SB充分间隔，而防止接触插塞CP向半导体基板SB导通。
另外，即使在由于接触插塞CP的形成位置进一步偏移，而成为在俯视时SOI层SL和接触插塞CP完全不重叠的构造(未图示)的情况下，通过形成宽度比SOI层SL宽的外延层T1，接触插塞CP不与SOI-MISFET连接，而能够防止MISFET无法正常地动作。在体区域1B(参照图26)中也能够得到该效果。
另外，在如上述比较例那样，接触插塞CP跨越有源区域和非有源区域地形成了的情况下，相比于相对源极/漏极区域的表面的硅化物层SC在正常的位置形成了接触插塞CP的情况，存在接触插塞CP和该硅化物层SC接触的面积降低，接触电阻增大的问题。即使在接触插塞CP的一部分未到达作为SOI基板的支承基板的半导体基板SB，也产生该问题。
但是，通过如本实施方式那样扩大外延层T1的宽度，来扩大接触插塞CP的形成位置的余量，即使在接触插塞CP的形成位置偏移了的情况下，也能够防止接触插塞CP以及硅化物层SC之间的接触电阻增大。在体区域1B(参照图26)中也能够得到该效果。
另外，起因于在沿着半导体基板SB的主面的方向上SOI层SL的端部被硅化物化，能够防止源极/漏极区域缩小而SOI-MISFET的电阻增大，半导体装置无法正常地动作。其目的在于，在使用图14～图16说明的工序中，通过使外延层T1在横向上大幅生长，从而在使用图22以及图23说明的硅化物化工序中，能够防止金属膜和Si(硅)反应而化合的区域到达SOI层SL。
即使在由于元件分离区域STI的上表面的端部凹陷而SOI层SL的侧壁从元件分离区域STI露出那样的情况下，也能够通过如上所述使外延层T1向横向扩展地形成，用充分厚的硅膜来覆盖SOI层SL的侧壁。在本实施方式中，以扩大外延层T1的横宽，掩埋元件分离区域STI的上表面的端部的凹处的方式形成。即，在栅极长度方向以及栅极宽度方向上，在元件分离区域STI的上表面的端部的凹处，埋入了外延层T1、T2。因此，即使进行硅化物化的工序，也能够防止SOI层SL的端部被硅化物化，能够防止SOI层的电阻增大。
在本实施方式中，即使SOI层SL的侧壁的一部分被硅化物化，由于在横向上较大地形成了外延层T1，所以能够降低SOI层SL的Si(硅)的消耗，使横向上的SOI层SL的宽度充分残留。换言之，在栅极长度方向以及栅极宽度方向上，外延层T1、T2的宽度大于SOI层SL的宽度。由此，能够防止由源极/漏极区域的体积的缩小所致的电阻增加、和构成源极/漏极区域的SOI层SL以及硅化物层SC之间的接触电阻增加，能够防止SOI-MISFET的寄生电阻增大。
另外，如果在沿着半导体基板SB的主面的方向上，从SOI层SL的端部至向元件分离区域STI侧帽状地变宽而形成的外延层T1(参照图16)的端部的距离L1是5nm以上，则能够有效地防止SOI层SL的硅化物化。
由此，能够防止由膜厚薄的SOI层SL构成的源极/漏极区域的高电阻化，所以能够防止SOI-MISFET不正常地动作，并能够提高半导体装置的可靠性。另外，由于SOI-MISFET的低电阻化，所以能够提高半导体装置的性能。
(实施方式2)
在本实施方式中，对将在上述实施方式1中说明了的、扩大了外延层的宽度的构造应用于SRAM的情况进行说明。以下，使用图31～图37，说明本实施方式的半导体装置的制造工序。图31、图33、图34以及图36是用于说明本实施方式的半导体装置的制造工序的剖面图。图32以及图35是用于说明本实施方式的半导体装置的制造工序的俯视图。另外，图37是用于说明在本实施方式中形成的SRAM的构造的等效电路图。
另外，在图32以及图35中，用虚线表示了在SOI层上形成的外延层下方的SOI层、即有源区域AN1、AN2、AP1或者AP2与元件分离区域STI的边界。另外，在图32以及图35中，透视地示出了被共享接触插塞SCP覆盖的图案的形状。
首先，如图31所示，准备SOI基板，形成将SOI基板上的多个区域分离的多个元件分离区域STI。即，进行使用图1以及图2说明的工序。在图31中，与上述实施方式1不同，未图示出去除SOI层而形成体基板的区域，仅示出了SOI基板。即，构成在本实施方式中形成的SRAM的MISFET全部形成于SOI基板上。在图31中，从图的左侧依次示出了N型的SOI-MISFET、P型的SOI-MISFET、P型的SOI-MISFET以及N型的SOI-MISFET这4个元件的形成区域。
另外，图31所示的剖面图并非如图26那样示出栅极长度方向的剖面，而与图27同样地示出沿着在之后的工序中形成的MISFET的栅极宽度方向的剖面、且形成该MISFET的源极/漏极区域的部位。图31是与后述的图33以及图36相同的位置处的剖面图。另外，以下，将N型的MISFET称为NMIS，将P型的MISFET称为PMIS。在图31中，将4个并列的元件形成区域中的、图的左右的两端的区域称为NMIS区域1D，将中央的2个区域称为PMIS区域1E。
接下来，针对NMIS区域1D进行使用图3～图27说明的工序中的、对SOI区域1A(参照图26)的N型的SOI-MISFET的形成区域进行了的工序，针对PMIS区域1E进行对SOI区域1A(参照图26)的P型的SOI-MISFET的形成区域进行了的工序。由此，如图32～图34所示，形成由6个PMIS以及NMIS构成的SRAM的存储器单元MC，形成与该存储器单元MC连接的接触插塞CP以及共享接触插塞SCP。之后，虽然省略图示，但通过在接触插塞CP上以及共享接触插塞SCP上形成布线，半导体装置大致完成。
在图32中，示出了由6个MISFET构成的一个单位的存储器单元MC的平面布局。图33是沿着各MISFET的栅极宽度方向的剖面图，并且是图32的C-C线处的剖面图。图34是连接后述的负载用MISFET QP2的漏极区域、和负载用MISFET QP1的栅电极GS以及驱动用MISFETQD1(参照图32)的栅电极GS的共享接触插塞SCP附近的剖面图，且是示出沿着负载用MISFETQP1以及QP2的栅极长度方向的剖面图的图。共享接触插塞SCP是在与接触插塞CP相同的工序中形成的导电体。
在图32中，示出了连接于栅电极GS、有源区域AP1以及AP2各自的上表面的共享接触插塞SCP。另外，在图32中，示出了连接于各MISFET的有源区域AP1、AP2、AN1以及AN2各自的上表面的接触插塞CP。此处虽然未图示，但在共享接触插塞SCP未连接的栅电极GS的上表面也连接了接触插塞CP。
在图32～图34所示的构造中，位置未偏移地形成了接触插塞CP以及共享接触插塞SCP。如图33以及图34所示，作为本实施方式的特征，构成各MISFET的源极/漏极区域的SOI层SL上方的外延层T1是在横向上从SOI层SL的上表面端部向元件分离区域STI侧鼓出5nm以上而形成的。
以下，说明通过上述工序形成的SRAM。
首先，说明构成SRAM的存储器单元的等效电路。如图37的等效电路图所示，该存储器单元MC配置于一对互补性数据线(数据线DL1、数据线DL2)与字线WL的交叉部，由一对驱动用MISFET QD1、QD2、一对负载用MISFET QP1、QP2以及一对传送用MISFET QT1、QT2构成。驱动用MISFET QD1、QD2以及传送用MISFET QT1、QT2由NMIS构成，负载用MISFET QP1、QP2由PMIS构成。
构成存储器单元MC的上述6个MISFET中的、驱动用MISFET QD1以及负载用MISFETQP1构成了CMIS(Complementary Metal Insulator Semiconductor)反相器INV1，驱动用MISFET QD2以及负载用MISFET QP2构成了CMIS反相器INV2。
这一对CMIS反相器INV1、INV2的相互的输入输出端子(累积节点A、B)交叉耦合，构成了作为存储1比特的信息的信息累积部的触发器电路。另外，该触发器电路的一个输入输出端子(累积节点A)与传送用MISFET QT1的源极区域、漏极区域的一个连接，另一个输入输出端子(累积节点B)与传送用MISFET QT2的源极区域、漏极区域的一个连接。
进而，传送用MISFET QT1的源极区域、漏极区域的另一个与数据线DL1连接，传送用MISFET QT2的源极区域、漏极区域的另一个与数据线DL2连接。另外，触发器电路的一端(负载用MISFET QP1、QP2的各源极区域)与电源电压(Vcc)连接，另一端(驱动用MISFETQD1、QD2的各源极区域)与基准电压(Vss)连接。
在说明上述电路的动作时，当一个CMIS反相器INV1的累积节点A是高电位(H)时，驱动用MISFET QD2变为ON，所以另一个CMIS反相器INV2的累积节点B变为低电位(L)。因此，驱动用MISFET QD1变为OFF，累积节点A的高电位(H)被保持。即，通过使一对CMIS反相器INV1、INV2交叉耦合了的锁存电路，相互的累积节点A、B的状态被保持，在施加电源电压的期间，信息被保存。
在传送用MISFET QT1、QT2各自的栅电极上连接字线WL，通过该字线WL控制传送用MISFET QT1、QT2的导通、非导通。即，在字线WL是高电位(H)时，传送用MISFET QT1、QT2变为ON，锁存电路和互补性数据线(数据线DL1、DL2)被电连接，所以累积节点A、B的电位状态(H或者L)出现在数据线DL1、DL2中，并作为存储器单元MC的信息被读出。
为了对存储器单元MC写入信息，使字线WL变为(H)电位电平并使传送用MISFETQT1、QT2变为ON状态，将数据线DL1、DL2的信息传递到累积节点A、B。如以上那样，能够使SRAM动作。
接下来，说明本实施方式中的SRAM的布局结构。SRAM的存储器单元MC例如如图32所示，由在半导体基板中形成的一对驱动用MISFET QD1、QD2、一对负载用MISFET QP1、QP2以及一对传送用MISFET QT1、QT2这6个场效应晶体管构成。此时，一对驱动用MISFET QD1、QD2以及一对传送用MISFET QT1、QT2由NMIS构成，一对负载用MISFETQP1、QP2由PMIS构成。
具体而言，半导体基板通过元件分离区域STI被划分为多个有源区域AN1、AN2、AP1以及AP2。通过元件分离区域STI划分了的多个有源区域AN1、AN2、AP1以及AP2成为以在作为沿着半导体基板的主面的方向的第1方向上排列、且在与第1方向正交的第2方向上延伸的方式配置，由元件分离区域STI包围有源区域AN1、AN2、AP1以及AP2的周围的构造。
在形成NMIS的有源区域AN1以及AN2中，向有源区域AN1内以及AN2内导入P(磷)或者As(砷)等n型杂质，从而形成了源极区域以及漏极区域。然后，在源极区域与漏极区域之间的有源区域AN1上以及AN2上，隔着栅极绝缘膜，形成了栅电极GS。
多个栅电极GS的各个在与有源区域AN1以及AN2延伸的第2方向交叉的第1方向上延伸。这样，由在有源区域AN1上以及AN2上形成的栅电极GS、以及以夹着栅电极GS的方式在有源区域AN1内以及AN2内形成的源极区域以及漏极区域来形成NMIS。同样地，由在有源区域AP1上以及AP2上形成的栅电极GS、以及以在夹着栅电极GS的方式在有源区域AP1内以及AP2内形成的源极区域以及漏极区域来形成PMIS。
例如，在SRAM的存储器单元MC中，通过在有源区域AN1中形成的源极区域以及漏极区域和2个栅电极GS，驱动用MISFET QD1以及传送用MISFET QT1形成于同一有源区域AN1中。另外，通过在有源区域AP1中形成的源极区域以及漏极区域和栅电极GS，形成了负载用MISFET QP1，通过在有源区域AP2中形成的源极区域以及漏极区域和栅电极GS，形成了负载MISFET QP2。同样地，通过在有源区域AN2中形成的源极区域以及漏极区域和栅电极GS，驱动用MISFET QD2以及传送用MISFET QT2形成于同一有源区域AN2中。
如图33所示，在形成了源极/漏极区域的有源区域中，在NMIS区域1D以及PMIS区域1E中，也与图27所示的构造同样地，与SOI基板的上表面的多个SOI层SL各自的上表面相接地形成了外延层T1，在各外延层T1的表面形成了硅化物层SC。
在NMIS区域1D的SOI层SL内、即有源区域AN1内以及AN2内，形成了半导体区域Y1，半导体区域Y1以及外延层T1构成了n型扩散层SD1。另外，在PMIS区域1E的SOI层SL内、即有源区域AP1内以及AP2内，形成了半导体区域Y2，半导体区域Y2以及外延层T1构成了p型扩散层SD2。在NMIS区域1D的硅化物层SC的上表面，分别连接了接触插塞CP，在PMIS区域1E的硅化物层SC的上表面，分别连接了共享接触插塞SCP。
如图32以及图33所示，相比于驱动用MISFET QD1、QD2、传送用MISFET QT1以及QT2，负载用MISFET QP1、QP2的有源区域的尺寸更小。其原因为，负载用MISFET QP1、QP2是要求高速动作化以及低功耗化的元件。负载用MISFET QP1、QP2在半导体芯片上的所有MISFET中都是以特别小的尺寸形成的。
即，例如如图33所示，栅极宽度方向上的有源区域AP1、AP2的宽度小于有源区域AN1、AN2。因此，关于与有源区域AP1、AP2的各个区域连接的接触插塞CP，特别地对形成位置要求高的精度。
另外，如图34所示，共享接触插塞SCP在栅极长度方向上具有比接触插塞CP宽的宽度，与负载用MISFET QP2的漏极区域、和负载用MISFET QP1(参照图32)的栅电极GS以及驱动用MISFET QD1(参照图32)的栅电极GS连接。一个共享接触插塞SCP的两端在栅极长度方向上，终止于该漏极区域的上部的外延层T1的表面的硅化物层SC的正上方、和栅电极GS的正上方。与上述实施方式1同样地，外延层T1在栅极长度方向上也以宽的宽度形成，并且被形成为跨越SOI层SL、和与SOI层SL邻接的元件分离区域STI即在正上方形成了栅电极GS的元件分离区域STI的上表面。
此处，有时在通过共享接触插塞SCP连接的栅电极GS与外延层T1之间，元件分离区域STI的表面露出。其原因为，如图32所示，即使将各有源区域以及栅电极GS的俯视时的形状设为例如矩形，实际上这些图案的角部变圆，根据部位有时无法通过栅电极GS等覆盖共享接触插塞SCP的正下的元件分离区域STI的上表面。
因此，如图34所示，共享接触插塞SCP也形成在栅电极GS与外延层T1之间露出的元件分离区域STI的上表面所形成的孔部内。其原因为，如使用图30说明，在接触孔CH的形成工序中元件分离区域STI露出了的情况下，通过对接触孔CH进行开口的蚀刻，元件分离区域STI也被去除一部分。这样，共享接触插塞SCP有时与在栅电极GS与外延层T1之间露出的元件分离区域STI相接地形成。
此处，作为比较例，示出将外延层T5以与在其正下从各绝缘膜露出的SOI层SL的上表面相同程度的宽度来形成了的情况的剖面图、即作为与图34相同的部位的剖面图的图51。在图51所示的比较例中，在形成共享接触插塞SCP的部位，与SOI层SL邻接的元件分离区域STI未被栅电极GS、外延层T5或者硅化物层SC覆盖。因此，SOI层SL下方的半导体基板SB和SOI层SL以及栅电极GS与共享接触插塞SCP连接，产生半导体装置无法正常地动作的问题。
即，在如上所述在SOI基板上形成了SRAM的情况下，即使在接触插塞的形成位置产生了偏移，在外延层T5与栅电极GS之间，元件分离区域STI也有时露出。在这样的情况下，存在共享接触插塞SCP埋入于元件分离区域STI的开口部并且在半导体基板SB中SOI层SL以及栅电极GS相互导通的忧虑。
相对于此，在本实施方式中，如图34所示，外延层T1以及在其表面形成的硅化物层SC被形成为跨越SOI层SL的上表面和元件分离区域STI的上表面，所以在元件分离区域STI中被开口了的接触孔CH内埋入了的共享接触插塞SCP与SOI层SL的正下方的半导体基板SB相间隔。因此，能够防止在半导体基板SB中SOI层SL以及栅电极GS导通，能够提高半导体装置的可靠性。
另外，通过以在元件分离区域STI的正上方承载的方式以宽的宽度形成外延层T1，还能够通过外延层T1完全覆盖在SOI层SL与栅电极GS之间露出那样的元件分离区域STI的上表面。即，还能够以与元件分离区域STI上的栅电极GS的侧壁的井壁S2相接的方式，扩大外延层T1的横向的宽度而形成。在该情况下，能够防止在SOI层SL的附近接触孔CH对元件分离区域STI开口，所以能够防止在接触孔CH内埋入的共享接触插塞SCP与SOI层SL下方的半导体基板SB连接。
接下来，在本实施方式中，使用图35以及图36，说明接触插塞的形成位置在栅极宽度方向上偏移而形成了的情况。图36是图35的C-C线处的剖面图。在图35中，用虚线表示了有源区域AN1、AN2、即SOI层与元件分离区域STI的边界。
即使如图35以及图36所示，接触插塞CP以及共享接触插塞SCP的形成位置偏移地形成，但认为在存储器单元MC内与尺寸比较大的有源区域AN1、AN2连接的接触插塞CP被形成为在俯视时在有源区域AN1、AN2的各个区域中向内侧收敛。但是，即使在这样接触插塞形成位置的偏移小的情况下，在存储器单元MC内与尺寸比较小的有源区域AP1、AP2连接的接触插塞CP以及共享接触插塞SCP各自的一部分存在从有源区域AP1、AP2各自的端部向元件分离区域STI侧鼓出地形成的可能性。
作为比较例，示出在这样插塞的形成位置偏移了的情况下，以与在外延层T5的正下方从各绝缘膜露出的SOI层SL的上表面相同程度的宽度形成了外延层T5的情况的剖面图、即作为与图36相同的部位的剖面图的图52。
如使用图36说明地，在插塞的形成位置的偏移小的情况下，关于与有源区域AN1、AN2连接的接触插塞CP，不从有源区域AN1、AN2各自的正上方向元件分离区域STI侧鼓出地形成，在图52所示的比较例中，也不会引起接触插塞CP和半导体基板SB的导通。但是，即使在这样插塞的形成位置的偏移小的情况下，关于连接于以比有源区域AN1、AN2小的尺寸形成的有源区域AP1、AP2的接触插塞CP以及共享接触插塞SCP，也存在在俯视时从有源区域AP1、AP2各自的正上方向元件分离区域STI侧鼓出地形成的忧虑。
如作为比较例的图52所示，外延层T5以及在其表面形成的硅化物层SC未覆盖与SOI层SL邻接的元件分离区域STI的上表面，所以关于形成位置从有源区域AP1、AP2的正上方向元件分离区域STI侧偏移了的接触插塞CP，如使用图50说明的那样，存在与半导体基板SB连接的忧虑。在该情况下，产生负载用MISFET不正常地动作且半导体装置的可靠性降低的问题。
另外，如使用图50说明，外延层T5(参照图52)的横向上的宽度小，从而SOI层SL的相同方向上的端部被硅化物化，负载用MISFET的源极/漏极区域的电阻增大。在该情况下，SRAM的高速动作化以及低功耗化变得困难，所以产生半导体装置的性能降低的问题。
如以上叙述，构成SRAM的负载用MISFET QP1、QP2的有源区域AP1、AP2是在半导体芯片上尺寸特别小的图案，所以与有源区域AP1、AP2连接的接触插塞CP以及共享接触插塞SCP(参照图35)由于其形成位置的偏移而易于引起与半导体基板的短路。
相对于此，在本实施方式中，如图36所示，外延层T1以及在其表面形成的硅化物层SC被形成为跨越SOI层SL的上表面和元件分离区域STI的上表面。因此，即使在接触插塞CP以及共享接触插塞SCP(参照图35)的形成位置偏移了的情况下，覆盖元件分离区域STI的上表面的该硅化物层SC成为接触插塞CP以及共享接触插塞SCP(参照图35)各自的底部的托盘。
因此，能够防止接触插塞CP以及共享接触插塞SCP(参照图35)与构成负载用MISFET QP1、QP2的有源区域AP1、AP2、即SOI层SL的正下方的半导体基板SB连接。由此，能够防止半导体装置的可靠性降低。
另外，通过相比于图52所示的比较例使外延层T1(参照图36)的宽度形成地更宽，能够防止SOI层SL的端部被硅化物化。由此，能够防止SOI层SL的体积缩小、以及由SOI层SL和硅化物层SC的接触面积缩小所引起的寄生电阻增大。因此，能够使负载用MISFET QP1、QP2正常地动作，所以能够提高半导体装置的可靠性。另外，通过降低构成SRAM的各MISFET的寄生电阻，能够提高半导体装置的性能。
如以上叙述，在本实施方式中，在容易发生由接触插塞的位置偏移所引起的半导体基板和元件的短路的SRAM的存储器单元中，也得到与上述实施方式同样的效果。另外，即使在SRAM中未产生接触插塞的位置偏移的情况下，也存在共享接触插塞在半导体基板中短路的忧虑，但通过扩大外延层的宽度，能够防止上述短路，提高半导体装置的可靠性。
(实施方式3)
在本实施方式中，说明与上述实施方式1以及上述实施方式2同样地，防止在具有SOI基板的半导体装置中，与有源区域连接的接触插塞在俯视时与非有源区域重叠地形成所引起的MISFET的动作不良。在本实施方式中，其特征在于，在使用SOI基板来形成SRAM的情况下，将传送用MIFET以及驱动用MISFET形成于SOI基板上，将负载用MISFET形成于体硅基板上。
以下，使用图38～图42，说明本实施方式的半导体装置的制造工序。图38、图40～图42是用于说明本实施方式的半导体装置的制造工序的剖面图。图39是用于说明本实施方式的半导体装置的制造工序的俯视图。
首先，如图38所示，通过进行使用图1以及图2说明的工序，准备在上表面形成了多个元件分离区域STI的SOI基板。之后，通过进行使用图3～图7说明的工序，在半导体基板SB上形成SOI区域以及体区域。在图38中，与在上述实施方式2的说明中使用的图31同样地，从图的左侧，依次示出了NMIS区域1D、PMIS区域1E、PMIS区域1E以及NMIS区域1D这4个MISFET的形成区域。在图38中，示出了形成该4个MISFET各自的源极/漏极区域的区域。
在该工序中，对PMIS区域1E(参照图38)进行在上述实施方式1中使用图3～图5以及图7说明的工序中对体区域1B进行了的工序。另外，在该工序中，对NMIS区域1D(参照图38)进行在上述实施方式1中使用图3～图5以及图7说明的工序中对SOI区域1A进行了的工序。即，将作为形成构成SRAM的传送用MIFET以及驱动用MISFET的区域的NMIS区域1D设为SOI区域，将作为形成构成SRAM的负载用MISFET的区域的PMIS区域1E设为体区域。
接下来，如图39以及图40所示，对PMIS区域1E(参照图40)进行在使用图8～图27说明的工序中对体区域1B进行了的工序。另外，在该工序中，对NMIS区域1D(参照图40)进行在使用图8～图27说明的工序中对SOI区域1A进行了的工序。另外，图40是图39的C-C线处的剖面图，且是与图38相同的部位的剖面图。另外，在图39以及图40中，示出了接触插塞的形成位置未产生偏移的情况的构造。
由此，在PMIS区域1E中形成P型的体-MISFET，在NMIS区域1D中形成N型的SOI-MISFET。对各MISFET的源极/漏极区域连接接触插塞CP或者共享接触插塞SCP。另外，在PMIS区域1E的半导体基板SB的上表面上形成外延层T6，在NMIS区域1D的SOI层SL的上表面上形成外延层T7。
但是，此处与上述实施方式1以及上述实施方式2不同，将沟道方位设为0度、即<110>。另外，通过增加在形成外延层T6、T7时的外延生长工序中供给的气体的蚀刻成分，并提高选择比，外延层易于被去除。另外，进行该外延生长的时间比上述实施方式1以及上述实施方式2更短。因此，外延层T6、T7的横向上的宽度与基底的半导体基板SB或者基底的SOI层SL的上表面的相同方向上的宽度大致等同，外延层T6、T7的端部未覆盖邻接的元件分离区域STI的上表面。
如图39所示，本实施方式的SRAM的存储器单元MC的布局与上述实施方式2的SRAM相同。与上述实施方式2同样地，PMIS区域1E的有源区域AP1、AP2的横向的宽度小于NMIS区域1D的相同方向的宽度。但是，如上所述，此处形成的外延层T6、T7的宽度与在其正下方露出的有源区域的上表面的宽度等同，这一点与上述实施方式2不同。另外，有源区域AP1、AP2形成于体区域中，所以构成负载用MISFET QP1、QP2以及驱动用MISFET QD1、QD2的栅电极GS是跨越SOI区域以及体区域地形成的。相对于此，构成传送用MISFET QT1、QT2的栅电极GS仅形成于SOI区域中。
此处，图41示出图39的D-D线处的剖面图。图41所示的构造与图34所示的构造相似，但外延层T6的宽度小这一点、以及共享接触插塞SCP与半导体基板SB相接这一点与上述实施方式2不同。外延层T6未形成为从元件分离区域STI与半导体基板SB的边界向元件分离区域STI侧鼓出，未覆盖元件分离区域STI的上表面。
在栅电极GS与半导体基板SB之间露出的元件分离区域STI的一部分在形成接触孔CH时被去除，在由此形成的孔部中埋入共享接触插塞SCP。此时，外延层T6未覆盖元件分离区域STI的上表面的端部，所以该孔部与图34所示的构造不同，不是与半导体基板SB间隔地形成，而以使埋入元件分离区域STI的槽的侧壁的半导体基板SB的表面露出的方式被开口。因此，在接触孔CH内形成的共享接触插塞SCP在该槽的侧壁处与半导体基板SB连接。
但是，与在上述实施方式2中使用图51说明的比较例不同，本实施方式的PMIS区域1E的负载用MISFET QP1、QP2(参照图39)形成于体硅基板上，所以即使共享接触插塞SCP与元件分离区域STI的槽内的侧壁的半导体基板SB连接，也不会产生MISFET无法正常地动作那样的问题。其原因为，相对于SOI-MISFET的特性受到在SOI层下方隔着BOX膜存在的半导体基板SB的电位的大幅影响，在体区域中，在有源区域的下部隔着绝缘膜形成的支承基板不存在。
如在上述实施方式2中叙述的那样，在SRAM中连接栅电极GS和负载用MISFET的漏极区域的共享接触插塞SCP的正下方，元件分离区域STI的上表面有时从栅电极GS等露出。但是，即使在这样的情况下，通过将负载用MISFET设为体-MISFET，能够防止引起MISFET的动作不良，能够提高半导体装置的可靠性。
另外，在SRAM中使用了SOI-MISFET的情况下，具有能够抑制MISFET的杂质偏差这样的优点。但是，针对SRAM的动作稳定性，PMIS的偏差所造成的影响相比于NMIS比较小。即，如果将构成SRAM的元件中的NMIS形成于SOI基板上，则SRAM的动作稳定性提高，但即使将该PMIS形成于SOI基板上，对SRAM的动作稳定性提高也没有多少贡献。因此，即使将构成SRAM的元件中的作为负载用MISFET的PMIS设为体-MISFET，对SRAM的动作稳定性也几乎不产生恶劣影响。
接下来，使用图42，说明接触插塞CP以及共享接触插塞SCP的形成位置偏移了的情况。图42是本实施方式的半导体装置的剖面图，是示出与图40相同的部位的剖面的图。
如图42所示，接触插塞CP的形成位置的偏移比较小，所以在有源区域AN1、AN2的宽度比PMIS区域1E大的NMIS区域1D中，接触插塞CP不向元件分离区域STI侧鼓出，而仅形成于外延层T7的表面的硅化物层SC的正上方，未与半导体基板SB连接。相对于此，在栅极宽度方向上的宽度比有源区域AN1、AN2小的有源区域AP1、AP2中，接触插塞SCP以及接触插塞CP(未图示)各自的一部分向元件分离区域STI侧鼓出地形成，在埋入了元件分离区域STI的槽的侧壁处与半导体基板SB连接。
在PMIS区域1E的MISFET形成于SOI基板上的情况下，如果与该MISFET的源极/漏极区域连接的接触插塞CP连接到半导体基板SB，则引起该MISFET的动作不良。但是，如上述那样，在本实施方式中，在PMIS区域1E中负载用MISFET形成于体硅基板上，所以即使接触插塞CP由于位置偏移而连接到半导体基板SB，也不会对负载用MISFET的动作造成影响。
即，在本实施方式中，并未将构成SRAM的MISFET全部形成于SOI基板上，而是将作为负载用MISFET的PMIS设为体-MISFET，从而即使在接触插塞CP的形成位置偏移了的情况下，也能够防止引起PMIS的动作不良。由此，能够提高半导体装置的可靠性。
另外，在此由于外延层T6、T7的宽度形成得较窄，所以认为其基底的SOI层SL或者半导体基板SB各自的上表面的端部被硅化物化。但是，NMIS区域1D的有源区域AN1、AN2相比于PMIS区域1E，其布局的尺寸更大，所以即使其端部被硅化物化，MISFET的寄生电阻也几乎不增大。另外，如上所述，有源区域AN1、AN2的尺寸大，所以即使源极/漏极区域的上端从横向被硅化物化，由此形成的硅化物层SC与源极/漏极区域之间的接触电阻也不怎么增大。
另外，在PMIS区域1E中，外延层T6的基底的有源区域AP1、AP2形成于比SOI层SL厚的半导体基板SB的上表面，所以即使这些有源区域的源极/漏极区域从横向被硅化物化，其电阻也几乎不增大。另外，即使有源区域AP1、AP2的上端从横向被硅化物化，由此形成了的硅化物层SC在其底面与源极/漏极区域相接，所以硅化物层SC与源极/漏极区域之间的接触电阻不会增大。
如上所述，在本实施方式中，通过将栅极宽度方向的尺寸特别小的PMIS设为体-MISFET而非设为SOI-MISFET，能够防止硅化物化所引起的MISFET的寄生电阻增大。由此，能够防止PMIS无法正常地动作，并能够提高半导体装置的可靠性。另外，能够防止PMIS的寄生电阻增大，所以能够使SRAM更高速动作化并且低功耗化，所以能够提高半导体装置的性能。
另外，在上述实施方式2中，说明了通过扩大外延层的宽度，防止接触插塞与半导体基板连接，但也可以将该构造应用于使用图38～图42说明的半导体装置。此处，作为变形例，图43以及图44示出在将作为构成SRAM的负载用MISFET的PMIS设为体-MISFET，进而将构成SRAM的各MISFET的外延层的宽度扩大地形成了的情况下的构造。图43是与图40相同的部位的剖面图，图44是与图41相同的部位的剖面图。
如图43所示，外延层T1是以覆盖与有源区域AP1、AP2、AN1以及AN2的各个区域邻接的元件分离区域STI的上表面的端部的方式增加宽度地形成的，所以能够增大接触插塞CP的位置偏移的余量。因此，即使接触插塞CP的形成位置产生了偏移，也能够防止对半导体基板SB连接接触插塞CP，能够得到与上述实施方式2同样的效果。
此处，构成各MISFET的源极/漏极区域的半导体基板SB或者SOI层SL各自的上方的外延层T1是在横向上从半导体基板SB或者SOI层SL各自的上表面端部向元件分离区域STI侧鼓出5nm以上而形成的。
另外，如图44所示，通过在形成共享接触插塞SCP的部位，如上所述地扩大外延层T1的宽度而形成，能够防止共享接触插塞SCP与半导体基板SB连接，能够得到与上述实施方式2同样的效果。
另外，在该变形例中，即使假设对形成了负载用MISFET的区域的半导体基板SB直接连接了接触插塞CP，在此由于将负载用MISFET设为体-MISFET而非设为SOI-MISFET，所以能够防止引起MISFET的动作不良，能够提高半导体装置的可靠性。另外，通过将负载用MISFET设为体-MISFET而非设为SOI-MISFET，能够防止硅化物化所致的负载用MISFET的寄生电阻增大，能够提高半导体装置的性能。
另外，在接触插塞以及共享接触插塞的形成位置偏移了的情况下，如果这些插塞的一部分在俯视时与外延层的外侧的元件分离区域重叠地形成，则在外延层与插塞之间接触面积减少，接触电阻增大。但是，在图43以及44所示的变形例中，扩大外延层T1的宽度而增加元件分离区域STI上表面的一部分，增大了针对接触插塞CP以及共享接触插塞SCP的形成位置的偏移的余量。因此，即使插塞的形成位置产生了偏移，也能够防止在MISFET的源极/漏极区域与插塞之间接触电阻增大。
以上，根据实施方式，具体说明了本发明者完成的发明，但本发明不限于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
另外，以下记载实施方式中记载的内容的一部分。
(1)一种半导体装置的制造方法，具有：
(a1)准备具有具有第1区域以及第2区域的半导体基板、所述半导体基板上的第1绝缘膜、以及所述第1绝缘膜上的半导体层的SOI基板的工序；
(b1)形成包括在对所述半导体层以及所述半导体基板进行开口的槽内埋入了的第2绝缘膜的元件分离区域的工序；
(c1)通过去除所述第2区域的所述半导体层而形成体区域的工序；
(d1)形成跨越所述第1区域以及所述第2区域的多个第1栅电极，在所述第1区域中形成多个第2栅电极的工序；
(e1)在所述第1区域的所述半导体基板的上表面导入P型的杂质来形成第1源极/漏极区域，形成具有所述第1源极/漏极区域以及所述第1栅电极的负载用晶体管的工序；
(f1)在所述第2区域的所述半导体层的上表面导入N型的杂质来形成第2源极/漏极区域，形成具有所述第2源极/漏极区域以及所述第1栅电极的多个驱动用晶体管、和具有所述第2源极/漏极区域以及所述第2栅电极的多个传送用晶体管的工序；以及
(g1)对所述第1源极/漏极区域、所述第2源极/漏极区域、所述第1栅电极以及所述第2栅电极各自连接接触插塞的工序。
(2)在(1)记载的半导体装置的制造方法中，
所述接触插塞在俯视时与所述第1源极/漏极区域以及所述元件分离区域重叠地形成。
(3)在(1)记载的半导体装置的制造方法中，
还具有(d2)在所述(d1)工序之后，在所述第1栅电极的旁边的所述半导体基板的上表面上、和所述第2栅电极的旁边的所述半导体层的上表面上的各个表面上形成外延层的工序，
所述外延层被形成为覆盖所述第1源极/漏极区域的上表面或者所述第2源极/漏极区域的上表面、和所述元件分离区域的上表面。

Claims (13)

1.一种半导体装置，其特征在于，具有：
SOI基板，具有半导体基板、所述半导体基板上的绝缘膜、以及所述绝缘膜上的半导体层；
场效应晶体管，包括形成于所述半导体基板的阱区域、在所述半导体层上隔着栅极绝缘膜形成的第1栅电极、以及在所述第1栅电极的旁边的所述半导体层和与其上表面相接的外延层中形成的源极/漏极区域；
元件分离区域，埋入到对所述半导体层以及所述半导体基板进行开口而在所述SOI基板的上表面形成的槽内；以及
接触插塞，与所述外延层连接，
所述外延层被形成为覆盖所述半导体层的上表面以及所述元件分离区域的上表面，
在所述元件分离区域的所述上表面的端部形成有凹部，
从剖面上看，所述凹部的上表面的高度低于所述半导体层的所述上表面，
在所述凹部内埋入了所述外延层，
所述半导体层的侧壁被所述外延层覆盖，
与经由所述接触插塞供给到所述源极/漏极区域的电位独立地控制供给到所述阱区域的电位。
2.根据权利要求1所述的半导体装置，其特征在于，
所述接触插塞在俯视时与所述半导体层以及所述元件分离区域重叠地形成。
3.根据权利要求2所述的半导体装置，其特征在于，
所述接触插塞的底面的端部终止于所述外延层的正上方。
4.根据权利要求1所述的半导体装置，其特征在于，
在所述外延层的表面形成了硅化物层，
所述接触插塞经由所述硅化物层与所述外延层连接。
5.根据权利要求1所述的半导体装置，其特征在于，
所述半导体层的结晶面方位是(100)，沟道方位是<100>。
6.根据权利要求2所述的半导体装置，其特征在于，
所述接触插塞与在所述元件分离区域的正上方形成的第2栅电极连接，
所述接触插塞与在所述外延层与所述第2栅电极之间露出的所述元件分离区域相接。
7.根据权利要求6所述的半导体装置，其特征在于，
所述场效应晶体管是构成SRAM的P型的负载用晶体管，
所述SRAM具有多个所述负载用晶体管、多个N型的驱动用晶体管以及多个N型的传送用晶体管，
所述接触插塞与所述负载用晶体管的漏极区域和作为所述多个所述负载用晶体管中的其他负载用晶体管的栅电极的所述第2栅电极连接。
8.一种半导体装置的制造方法，其特征在于，具有：
(a1)准备具有半导体基板、所述半导体基板上的第1绝缘膜、以及所述第1绝缘膜上的半导体层的SOI基板的工序；
(b1)形成包括在对所述半导体层以及所述半导体基板进行开口的槽内埋入了的第2绝缘膜的元件分离区域的工序；
(c1)在所述半导体基板形成阱区域的工序；
(d1)在所述(b1)工序以及所述(c1)工序之后，在所述半导体层上隔着栅极绝缘膜形成第1栅电极的工序；
(e1)在所述第1栅电极的旁边的区域中，形成与所述半导体层的上表面相接的外延层的工序；
(f1)通过在所述外延层以及其下方的所述半导体层中导入杂质来形成源极/漏极区域，从而形成具有所述第1栅电极以及所述源极/漏极区域的场效应晶体管的工序；以及
(g1)对所述外延层连接接触插塞的工序，
所述外延层被形成为覆盖所述半导体层的上表面以及所述元件分离区域的上表面，
在所述元件分离区域的所述上表面的端部形成有凹部，
从剖面上看，所述凹部的上表面的高度低于所述半导体层的所述上表面，
在所述凹部内埋入了所述外延层，
所述半导体层的侧壁被所述外延层覆盖，
与经由所述接触插塞供给到所述源极/漏极区域的电位独立地控制供给到所述阱区域的电位。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，
所述接触插塞在俯视时与所述半导体层以及所述元件分离区域重叠地形成。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于，还具有：
(h1)在所述(f1)工序和所述(g1)工序之间，在所述外延层的表面形成硅化物层的工序，
在所述(g1)工序中，将所述接触插塞经由所述硅化物层连接到所述外延层。
11.根据权利要求8所述的半导体装置的制造方法，其特征在于，
所述半导体层的结晶面方位是(100)，沟道方位是<100>。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述(c1)工序中，在所述元件分离区域上形成第2栅电极，
所述接触插塞与在所述元件分离区域的正上方形成的第2栅电极连接，
所述接触插塞与在所述外延层和所述第2栅电极之间露出的所述元件分离区域相接。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，
所述场效应晶体管是构成SRAM的P型的负载用晶体管，
所述SRAM具有多个所述负载用晶体管、多个N型的驱动用晶体管以及多个N型的传送用晶体管，
所述接触插塞与所述负载用晶体管的漏极区域和作为所述多个所述负载用晶体管中的其他负载用晶体管的栅电极的所述第2栅电极连接。
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