CN114188322A - 半导体结构及半导体结构的制作方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括半导体基体、位线以及字线，半导体基体内设置有多个有源区；位线位于半导体基体内，且沿第一方向延伸，位线与有源区相连接；字线位于半导体基体上，且沿第二方向延伸，字线位于位线的上方，且与有源区相交。半导体基体上的单元配置尺寸较小，即半导体结构的尺寸可进一步减小，且埋入式位线的控制能力更强，以此改善半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
随着半导体制作工艺中集成度的不断增加，提升存储器的集成密度已成为一种趋势。
动态随机存取存储器(dynamic random access memory，DRAM)是一种半导体存储器，其包含由复数个存储单元构成的阵列区以及由控制电路构成的周边区。各存储单元包含一晶体管电连接至一电容器，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其数据的存取。
现有DRAM的技术中，主要以埋入式字线结构为主，其单元配置尺寸较大，控制能力有限。
发明内容
本发明提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本发明的第一个方面，提供了一种半导体结构，包括：半导体基体，半导体基体内设置有多个有源区；位线，位线位于半导体基体内，且沿第一方向延伸，位线与有源区相连接；字线，字线位于半导体基体上，且沿第二方向延伸，字线位于位线的上方，且与有源区相交。
在本发明的一个实施例中，字线为多个，有源区包括：支撑段，支撑段的下表面与位线相连接，支撑段沿第三方向延伸；柱塞段，柱塞段成对设置，成对的两个柱塞段位于支撑段的上表面，且分别与相邻的两个字线相交。
在本发明的一个实施例中，半导体结构还包括：位线接触柱塞，位线接触柱塞的两端分别连接支撑段和位线；其中，位线接触柱塞连接于支撑段的中部，柱塞段位于支撑段的端部。
在本发明的一个实施例中，半导体基体包括：衬底；隔离结构，隔离结构位于衬底的上方，有源区、位线以及字线均位于隔离结构内。
在本发明的一个实施例中，隔离结构包括：第一绝缘介质层，第一绝缘介质层位于衬底上；隔离层，隔离层位于第一绝缘介质层上；第二绝缘介质层，第二绝缘介质层位于隔离层上；其中，有源区、位线以及字线均位于第二绝缘介质层上。
在本发明的一个实施例中，字线为多个，隔离结构还包括：位线隔离层，位线隔离层位于第二绝缘介质层与位线之间；字线隔离层，字线隔离层位于相邻两个字线之间。
在本发明的一个实施例中，位线为多个，字线为多个；其中，相邻两个位线的同一侧之间的距离为a，相邻两个字线的同一侧之间的距离为b，
在本发明的一个实施例中，在位线和字线空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线上，且与位线连接，一个交叠区域对应一个立式存储晶体管，立式存储晶体管在半导体基体上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
根据本发明的第二个方面，提供了一种半导体结构的制作方法，包括：提供衬底；在衬底上形成埋入式位线，位线沿第一方向延伸；在位线上形成多个有源区，位线与有源区相连接；在位线的上方形成字线，字线沿第二方向延伸，且与有源区相交。
在本发明的一个实施例中，形成位线，包括：在衬底上形成第一绝缘介质层；在第一绝缘介质层上形成隔离层；在隔离层上形成位线层；在位线层上开设第一开口，第一开口暴露隔离层，剩余的位线层作为位线。
在本发明的一个实施例中，还包括：形成多个有源区之前，在隔离层上形成位线隔离层，位线隔离层覆盖位线的侧壁和顶端；在位线隔离层上形成第二绝缘介质层，第二绝缘介质层填充第一开口，且覆盖位线隔离层的顶端；在第二绝缘介质层上开设开孔，并暴露位线。
在本发明的一个实施例中，形成有源区，包括：在第二绝缘介质层上覆盖有源材料层，有源材料层填充开孔；在有源材料层上开设第二开口，并暴露第二绝缘介质层；在有源材料层上开设第三开口，剩余的有源材料层作为有源区。
在本发明的一个实施例中，还包括：形成字线之前，在第三开口的侧壁上形成第四绝缘介质层。
在本发明的一个实施例中，形成字线，包括：在第四绝缘介质层上形成功函数层；在功函数层内填充导电材料层；在导电材料层上形成第四开口，剩余的功函数层和导电材料层作为字线。
本发明的半导体结构的位线位于半导体基体内，且与有源区相连接，而字线位于半导体基体上，且与有源区相交，由此可以使得半导体基体上的单元配置尺寸较小，即半导体结构的尺寸可以进一步减小，且埋入式位线的控制能力更强，以此改善半导体结构的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标，特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制作方法的形成位线层的结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制作方法的形成位线的结构示意图；
图4是图3中A-A处的剖面结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制作方法的形成位线隔离层的结构示意图；
图6是根据一示例性实施方式示出的一种半导体结构的制作方法的形成第二绝缘介质层的结构示意图；
图7是根据另一示例性实施方式示出的一种半导体结构的制作方法的形成第二绝缘介质层的结构示意图；
图8是根据一示例性实施方式示出的一种半导体结构的制作方法的形成开孔的结构示意图；
图9是图8中B-B处的剖面结构示意图；
图10是根据一示例性实施方式示出的一种半导体结构的制作方法的形成有源材料层的结构示意图；
图11是根据一示例性实施方式示出的一种半导体结构的制作方法的形成第二掩膜层和第三掩膜层的结构示意图；
图12是根据一示例性实施方式示出的一种半导体结构的制作方法的去除部分有源材料层后的结构示意图；
图13是图12中C-C处的剖面结构示意图；
图14是图12中D-D处的剖面结构示意图；
图15是根据一示例性实施方式示出的一种半导体结构的制作方法的形成第三绝缘介质层的结构示意图；
图16是图15中E-E处的剖面结构示意图；
图17是根据一示例性实施方式示出的一种半导体结构的制作方法的形成第四掩膜层的结构示意图；
图18是图17中F-F处的剖面结构示意图；
图19是根据一示例性实施方式示出的一种半导体结构的制作方法的形成功函数层的结构示意图；
图20是根据一示例性实施方式示出的一种半导体结构的制作方法的形成导电材料层的结构示意图；
图21是根据一示例性实施方式示出的一种半导体结构的制作方法的去除部分导电材料层后的结构示意图；
图22是根据一示例性实施方式示出的一种半导体结构的制作方法的形成第五掩膜层的结构示意图；
图23是图22中G-G的剖面结构示意图；
图24是根据一示例性实施方式示出的一种半导体结构的制作方法的形成字线隔离层的结构示意图；
图25是根据一示例性实施方式示出的一种半导体结构的制作方法的形半导体结构的结构示意图；
图26是图25中H-H的剖面结构示意图；
图27是图25中I-I的剖面结构示意图；
图28是图25中J-J的剖面结构示意图；
图29是根据一示例性实施方式示出的一种半导体结构的结构示意图；
图30是根据一示例性实施方式示出的一种半导体结构的制作方法的掩膜层的分布结构示意图。
附图标记说明如下：
10、半导体基体；11、有源区；111、支撑段；112、柱塞段；12、衬底；13、隔离结构；131、第一绝缘介质层；132、隔离层；133、第二绝缘介质层；134、位线隔离层；135、第三绝缘介质层；136、第四绝缘介质层；137、字线隔离层；20、位线；30、字线；40、位线接触柱塞；50、电容；21、位线层；211、W层；212、Wsi层；213、TIN层；214、TI层；215、多晶硅层；22、第一开口；23、开孔；24、第一掩膜层；25、掩膜层图形；26、有源材料层；27、第二开口；28、第二掩膜层；29、第三掩膜层；31、第三开口；32、第四掩膜层；33、功函数层；34、导电材料层；35、第四开口；36、第五掩膜层。
具体实施方式
本发明的一个实施例提供了一种半导体结构的制作方法，请参考图1，半导体结构的制作方法包括：
S101，提供衬底12；
S103，在衬底12上形成位线20，位线20沿第一方向延伸；
S105，在位线20上形成多个有源区11，位线20与有源区11相连接；
S106，在位线20的上方形成字线30，字线30沿第二方向延伸，且与有源区11相交。
本发明一个实施例的半导体结构的制作方法通过在衬底12上形成埋入式位线20，并在位线20上方形成有源区11和字线30，其中，位线20与有源区11相连接，字线30与有源区11相交，由此可以使得衬底12上的单元配置尺寸较小，即半导体结构的尺寸可以进一步减小，且埋入式位线20的控制能力更强，以此改善半导体结构的性能。
需要说明的是，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个交叠区域对应一个立式存储晶体管，其中，立式存储晶体管包括有源区11。
相关技术中，一个存储晶体管在垂直于字线方向上的宽度尺寸为3F，在垂直于位线方向上的宽度尺寸为2F，一个存储晶体管的在衬底上需要为其配置的面积即为6F2(3F*2F，即3×2埋入式字线结构)，其中，F为最小特征尺寸，即基于当前的微影设备的解析度，能够获得的最小极限线宽尺寸和最小极限线距尺寸。其中，最小极限线宽尺寸和最小极限线距尺寸相等。即基于现有的微影设备的解析度，所制备出的存储晶体管的单位尺寸仅能够达到6F2，而无法继续缩减。
“单元配置尺寸”指的是：针对一个存储单元而言需要在衬底上为其配置的单元配置尺寸，具体包括：一个存储单元在衬底上实际需要占用的尺寸，以及该存储单元与相邻的存储单元之间所需要预留的间隔尺寸。例如是，N个存储晶体管在所述衬底上所占用的尺寸为M，那么一个存储晶体管在衬底上的单元配置尺寸即为N/M。基于竖直结构的立式存储晶体管而言，字线和所述位线空间相交并具有交叠区域，其中，一个交叠区域即对应一个立式存储晶体管。
本实施例中的制作得到的半导体结构，根据相关制备工艺能够形成具有最小特征尺寸F的位线20和字线30，以及使所形成的相邻位线20和相邻字线30之间的线间距也大于等于最小特征尺寸F，那么一个立式存储晶体管在垂直于位线方向上的宽度尺寸即为2F，在垂直于字线方向上的宽度尺寸也为2F，因此可相应的使所述立式存储晶体管的单元配置尺寸达到4F2(2F*2F，即2×2埋入式位线结构)。即，立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。相比于3×2埋入式字线结构，单元配置尺寸更小，即堆积密度更高。
在一个实施例中，形成位线20，包括：在衬底12上形成第一绝缘介质层131；在第一绝缘介质层131上形成隔离层132；在隔离层132上形成位线层21；在位线层21上开设第一开口22，第一开口22暴露隔离层132，剩余的位线层21作为位线20。
具体的，衬底12可以由含硅材料形成。衬底12可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
第一绝缘介质层131可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。隔离层132可以包括氮化硅(SiN)、碳氮化硅(SiCN)等材料，隔离层132防止位线20包括的金属材料扩散至第一绝缘介质层131内。
具体而言，位线20为叠层结构，叠层结构包括位线导电层、位线功函数层以及位线接触层，其中，位线导电层的材料可以包括W，位线功函数层的材料可以包括WSi、TIN、TI中的至少之一，位线接触层的材料可以包括多晶硅。具体而言，位线20可以包括氮化钛(TiN)、钛(Ti)、氮化钨(WN)、钨(W)、氮化钨(WN)、氮化钽(TaN)、钽(Ta)、钛氮硅化合物(TiSiN)、钽氮硅化合物(TaSiN)、钨氮硅化合物(WSiN)、硅化钨(WSi)、多晶硅等材质。在一个实施例中，如图2所示，位线20包括钨(W)、硅化钨(WSi)、氮化钛(TiN)、钛(Ti)以及多晶硅。
需要说明的是，上述各结构层的成型可以通过采用物理气相沉积(PhysicalVapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、等离子体渗氮(remote plasmanitridization，RPN)、热氧化工艺等成型。
在一个实施例中，结合图2，在衬底12上通过热氧化工艺形成第一绝缘介质层131，如5nm厚的SiO2层，通过热氧化炉后生长一层隔离层132，如90nm-110nm厚的SiN层，通过PVD工艺形成15nm-25nm厚的W层211，通过CVD工艺形成1nm-3.5nm厚的Wsi层212，通过CVD工艺形成5nm-12nm厚的TIN层213，通过PVD工艺形成1nm-5nm厚的TI层214，最后在通过氧化炉后生长一层7nm-13nm后的多晶硅层215。其中，W层211、Wsi层212、TIN层213、TI层214以及多晶硅层215作为位线层21，具体的，W层211作为位线导电层，Wsi层212、TIN层213以及TI层214作为位线功函数层，多晶硅层215作为位线接触层。其中，多晶硅层215进行离子掺杂，即P型离子和N型离子，掺杂元素可以为硼(B)、镓(Ga)、磷(P)或砷(As)，在本实施例中，多晶硅层215掺杂硼或镓中的至少之一。
在图2的基础上，通过蚀刻等图形转移工艺形成第一开口22，如图3和图4所示，即剩余的位线层21作为位线20，此时形成间隔的多个位线20。
在一个实施例中，如图4所示，第一开口22延伸至隔离层132内，且位于隔离层132内的深度h1为10nm～20nm。
在一个实施例中，半导体结构的制作方法，还包括：形成多个有源区11之前，在隔离层132上形成位线隔离层134，位线隔离层134覆盖位线20的侧壁和顶端；在位线隔离层134上形成第二绝缘介质层133，第二绝缘介质层133填充第一开口22，且覆盖位线隔离层134的顶端；在第二绝缘介质层133上开设开孔23，并暴露位线20。
具体的，位线隔离层134可以包括SiN、SiCN等材料，位线隔离层134防止位线20包括的金属材料扩散至第二绝缘介质层133内。第二绝缘介质层133可以包括SiO2、SiOC等材料。
需要说明的是，位线隔离层134和第二绝缘介质层133可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，在图4的基础上，通过ALD工艺形成位线隔离层134，例如2nm～3nm厚的SIN层，即如图5所示。通过CVD工艺形成第二绝缘介质层133，例如SiO2层，即如图6所示。通过蚀刻或者化学机械研磨(Chemical Mechanical Polishing，CMP)进行平坦化，形成如图7所示的结构。
在一个实施例中，开设开孔23，包括：在第二绝缘介质层133上形成第一掩膜层24，第一掩膜层24覆盖位线20所在区域；在第一掩膜层24上形成掩膜层图形25，掩膜层图形25覆盖在开孔23的第一预设区域，且暴露出第一预设区域之外的区域；通过蚀刻或图形转移工艺在第一预设区域开设开孔23；其中，沿第二方向上，开孔23的宽度不大于位线20的宽度。
在图7的基础上，在第二绝缘介质层133上形成多个第一掩膜层24，即多个第一掩膜层24与多个位线20一一相对应，并在第一掩膜层24上形成掩膜层图形25，如图8所示，通过蚀刻或图形转移工艺去除掩膜层图形25所覆盖的第二绝缘介质层133，以形成开孔23，如图9所示。其中开孔23暴露位线20的顶端，即暴露多晶硅层215，其中，每个第一掩膜层24上可形成多个掩膜层图形25。
在一个实施例中，开孔23可以是圆孔或椭圆孔。
在一个实施例，如图9所示，开孔23的深度h2为20nm～40nm。
在一个实施例中，形成有源区11，包括：在第二绝缘介质层133上覆盖有源材料层26，有源材料层26填充开孔23；在有源材料层26上开设第二开口27，并暴露第二绝缘介质层133；在有源材料层26上开设第三开口31，剩余的有源材料层26作为有源区11。
具体的，有源材料层26可以为硅、锗等，硅可以进行离子掺杂。
在图9的基础上，在第二绝缘介质层133上形成有源材料层26，有源材料层26填充满开孔23，且覆盖第二绝缘介质层133的上表面，如图10所示。
需要说明的是，有源材料层26可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，开设第二开口27，包括：在有源材料层26上形成第二掩膜层28，第二掩膜层28沿第二方向延伸，第二掩膜层28覆盖第二开口27的第二预设区域的部分，且暴露第二预设区域之外的区域；在有源材料层26上形成第三掩膜层29，第三掩膜层29沿第三方向延伸，第三掩膜层29覆盖第二预设区域的部分，且暴露第二预设区域之外的区域，第二掩膜层28与第三掩膜层29相交，且具有第二预设夹角，第二预设夹角为锐角；通过蚀刻或图形转移工艺在第二预设区域开设第二开口27。
如图10的基础上，在有源材料层26上形成第二掩膜层28，即多个第二掩膜层28沿第一方向间隔设置，第二掩膜层28避开有源区11所在区域，即位于相邻两个有源区11的端部之间，相应地，在有源材料层26上形成第三掩膜层29，多个第三掩膜层29间隔设置，且位于相邻两个有源区11的侧部之间，即第二掩膜层28和第三掩膜层29覆盖了有源区11之外的区域，如图11所示。通过蚀刻或图形转移工艺去除有源材料层26的部分，以此得到了如图12至14所示的结构，即在有源区11之外的区域形成了第二开口27，此时有源材料层26的部分位于第二绝缘介质层133的外部。
需要说明的是，第一方向与第二方向垂直，而第三方向与第二方向之间的第二预设夹角大于第一方向与第三方向之间的第一预设夹角，在本实施例中，第二预设夹角为40度至75度之间。
在一个实施例中，如图10所示，有源材料层26的顶端与第二绝缘介质层133的顶端之间的距离h3为80nm～120nm。
在一个实施例中，开设第三开口31，包括：在第二绝缘介质层133上形成第三绝缘介质层135，第三绝缘介质层135填充第二开口27，且覆盖有源材料层26；在第三绝缘介质层135上形成第四掩膜层32，第四掩膜层32沿第二方向延伸，第四掩膜层32覆盖第三开口31的第三预设区域之外的区域；通过蚀刻或图形转移工艺在第三预设区域开设第三开口31；其中，有源区11包括支撑段111和位于支撑段111上的成对的两个柱塞段112，两个柱塞段112分别与相邻的两个字线30相交，且支撑段111埋设于第三绝缘介质层135内。
具体的，第三绝缘介质层135可以包括SiO2、SiOC等材料。
在图14的基础上，在第二绝缘介质层133上形成第三绝缘介质层135，第三绝缘介质层135完全覆盖有源材料层26，即将有源材料层26埋入到第二绝缘介质层133和第三绝缘介质层135内，如图15和图16所示。
需要说明的是，第二绝缘介质层133可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在第三绝缘介质层135上形成第四掩膜层32，多个第四掩膜层32沿第一方向间隔设置，此时，第四掩膜层32与字线30所在区域部分重合，即第四掩膜层32覆盖字线30所在区域的部分，且位于字线30所在区域的中间位置处，如图17所示。通过蚀刻或图形转移工艺去除未被第四掩膜层32覆盖的第三绝缘介质层135以及有源材料层26的部分，即形成了第三开口31，如图18所示，此时有源材料层26的部分位于第三绝缘介质层135内，且有源材料层26的顶部覆盖有第三绝缘介质层135，有源材料层26的中部并去除，从而形成了两个柱塞段112，柱塞段112的顶端覆盖第三绝缘介质层135，此时剩余的有源材料层26作为最终的有源区11。
在一个实施例中，如图18所示，第三开口31的深度h4为60nm～100nm。第三开口31的深度h4即为柱塞段112的高度。
在一个实施例中，半导体结构的制作方法，还包括：形成字线30之前，在第三开口31的侧壁上形成第四绝缘介质层136。
在图18中，支撑段111的顶端以及柱塞段112的侧壁暴露，故在支撑段111的顶端以及柱塞段112的侧壁上覆盖第四绝缘介质层136，如图19所示。其中，第四绝缘介质层136的厚度可以为5nm～10nm。
具体的，第四绝缘介质层136可以包括SiO2、SiOC等材料。
需要说明的是，第四绝缘介质层136可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺、原位水汽生成(In-Situ Steam Generation，ISSG)工艺等形成。
在一个实施例中，形成字线30，包括：在第四绝缘介质层136上形成功函数层33；在功函数层33内填充导电材料层34；在导电材料层34上形成第四开口35，剩余的功函数层33和导电材料层34作为字线30。
具体的，功函数层33的材质可以包括硅化钨(WSi)、氮化钛(TiN)等。
导电材料层34的材质可以包括氮化钨(WN)、氮化钼(MoN)、氮化钽(TaN)、氮化钛硅(TiSiN)，氮化钽硅(TaSiN)或钨(W)中的至少一种。
如图19所示，在第四绝缘介质层136上覆盖功函数层33，功函数层33的厚度可以为2nm～3nm，在功函数层33内填充导电材料层34，导电材料层34完全覆盖功函数层33，如图20所示。
通过蚀刻或者化学机械研磨(Chemical Mechanical Polishing，CMP)进行平坦化，即去除功函数层33和导电材料层34的部分，即形成如图21所示的结构。
需要说明的是，功函数层33和导电材料层34可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，如图21所示，位于有源区11顶端的第三绝缘介质层135的厚度为h5为30nm～40nm。即在去除功函数层33和导电材料层34时，部分的第三绝缘介质层135和第四绝缘介质层136被去除。
在一个实施例中，形成第四开口35，包括：在导电材料层34上形成第五掩膜层36，第五掩膜层36沿第二方向延伸，第五掩膜层36覆盖第四开口35的第四预设区域之外的区域，第五掩膜层36与字线30相重合；通过蚀刻或图形转移工艺在第四预设区域开设第四开口35。
在图21的基础上，形成如图22所示的第五掩膜层36，第五掩膜层36覆盖功函数层33、导电材料层34、第三绝缘介质层135和第四绝缘介质层136的顶端，且多个第五掩膜层36沿第一方向间隔设置，第五掩膜层36与字线30所在区域一一相对应，且与字线30所在区域相重合，即通过蚀刻或图形转移工艺去除第五掩膜层36覆盖之外的功函数层33和导电材料层34之后，即形成了多个字线30。从而使得相邻两个字线30与有源区11的两个柱塞段112相交。
在一个实施例中，半导体结构的制作方法，还包括：在第四开口35内填充字线隔离层137。
具体的，字线隔离层137可以包括SiN、SiCN等材料，字线隔离层137防止字线30包括的金属材料扩散。
需要说明的是，字线隔离层137可以通过采用物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，在图23的基础上，采用ALD工艺形成字线隔离层137，字线隔离层137填充满第四开口35，且覆盖字线30的顶端，如图24所示。通过蚀刻或者化学机械研磨(Chemical Mechanical Polishing，CMP)进行平坦化，以暴露有源区11的顶端，形成如图25至图28所示的半导体结构。
在一个实施例中，在有源区11上安装电容50，以形成图29所示的半导体结构。
在一个实施例中，如图30所示，针对第一掩膜层24、第二掩膜层28、第三掩膜层29、第四掩膜层32以及第五掩膜层36的相对位置关系进行了说明，第四掩膜层32和第五掩膜层36的侧边之间的距离CD为3nm～5nm。第一掩膜层24和第五掩膜层36所在位置分别对应位线20和字线30。
如图25所示，相邻两个位线20的同一侧之间的距离为a，相邻两个字线30的同一侧之间的距离为b，
其中，b＝30nm～70nm。
本发明的一个实施例还提供了一种半导体结构，请参考图25至图29，半导体结构包括：半导体基体10，半导体基体10内设置有多个有源区11；位线20，位线20位于半导体基体10内，且沿第一方向延伸，位线20与有源区11相连接；字线30，字线30位于半导体基体10上，且沿第二方向延伸，字线30位于位线20的上方，且与有源区11相交。
本发明一个实施例的半导体结构的位线20位于半导体基体10内，且与有源区11相连接，而字线30位于半导体基体10上，且与有源区11相交，由此可以使得半导体基体10上的单元配置尺寸较小，即半导体结构的尺寸进一步减小，且埋入式位线20的控制能力更强，以此改善半导体结构的性能。
在一个实施例中，如图28和图29所示，半导体结构还包括：位线接触柱塞40，位线接触柱塞40的两端分别连接有源区11和位线20。位线接触柱塞40将位线20和有源区11相连接。
具体的，位线接触柱塞40可以是金属材料，例如，Cu、Al、W或其合金。或者，位线接触柱塞40可以是硅进行离子掺杂。
在一个实施例中，如图27所示，字线30为多个，有源区11包括：支撑段111，支撑段111的下表面与位线接触柱塞40相连接，支撑段111沿第三方向延伸；柱塞段112，柱塞段112成对设置，成对的两个柱塞段112位于支撑段111的上表面，且分别与相邻的两个字线30相交。
具体的，每个有源区11与相邻两个字线30相交，即两个柱塞段112分别插设在两个字线30内，以用于与两个电容50相连接。而支撑段111位于位线20和字线30之间。
在一个实施例中，位线接触柱塞40连接于支撑段111的中部，柱塞段112位于支撑段111的端部。
需要说明的是，此处的中部并非特指中间位置，端部也并非特指与支撑段111的外边缘相接触，从整体布置来看，两个柱塞段112朝向水平面的垂直投影分别位于位线接触柱塞40朝向水平面的垂直投影的两侧，柱塞段112的垂直投影可以与位线接触柱塞40的垂直投影具有重合部分，当然也可以没有，此处不作限定。
在一个实施例中，柱塞段112的横截面为圆或椭圆；和/或，位线接触柱塞40的横截面为圆或椭圆。
在一个实施例中，第一方向垂直于第二方向，第三方向与第一方向之间的夹角为第一预设夹角，第三方向与第二方向之间的夹角为第二预设夹角，第一预设夹角和第二预设夹角均为锐角。多个位线20沿第二方向间隔设置，多个字线30沿第一方向间隔设置，而同时与相邻两个字线30相交的有源区沿第二方向间隔设置。
在一个实施例中，第二预设夹角可以为60度。
在一个实施例中，沿第一方向上，字线30的宽度为c，柱塞段112的宽度为d，c-d＝6nm-10nm。
具体的，字线30的宽度与柱塞段112的宽度差可以参考图30中第四掩膜层32和第五掩膜层36的侧边之间的距离CD，即2倍的CD即为字线30的宽度与柱塞段112的宽度差。
在一个实施例中，如图26和图27所示，半导体基体包括：衬底12；隔离结构13，隔离结构13位于衬底12的上方，有源区11、位线20以及字线30均位于隔离结构13内。
具体的，衬底12可以由含硅材料形成，具体不作限定，可以是相关技术中的可选材料，也可以参见上述半导体结构的制作方法中给出的实施例。
而隔离结构13主要用于埋设有源区11、位线20以及字线30，并对相应的结构进行隔离，隔离结构13可以是SiO2、SiOC、SiN、SiCN等材料。
在一个实施例中，如图27和图28所示，隔离结构13包括：第一绝缘介质层131，第一绝缘介质层131位于衬底12上；隔离层132，隔离层132位于第一绝缘介质层131上；第二绝缘介质层133，第二绝缘介质层133位于隔离层132上；其中，有源区11、位线20以及字线30均位于第二绝缘介质层133上。
具体的，位线20位于第二绝缘介质层133内，形成了埋入式位线20结构，而有源区11的部分位于第二绝缘介质层133内。
在一个实施例中，第一绝缘介质层131和第二绝缘介质层133的材料可以是相同的，也可以是不同的，具体可以包括SiO2、SiOC等材料。隔离层132可以包括SiN、SiCN等材料。
在一个实施例中，如图27所示，隔离结构13还包括：位线隔离层134，位线隔离层134位于第二绝缘介质层133与位线20之间。位线隔离层134用于防止位线20包括的金属材料扩散至第二绝缘介质层133内。
在一个实施例中，位线隔离层134和隔离层132的材料可以是相同的，也可以是不同的。
在一个实施例中，如图27所示，字线30为多个，隔离结构13还包括：字线隔离层137，字线隔离层137位于相邻两个字线30之间。字线隔离层137用于防止字线30包括的金属材料扩散。
在一个实施例中，字线隔离层137可以包括SiN、SiCN等材料。
在一个实施例中，如图27所示，一个有源区11相交于两个字线30，相邻的两个字线隔离层137的底端分别位于有源区11和隔离结构13内。
结合图27所示，隔离结构13还包括第三绝缘介质层135，第三绝缘介质层135埋设有源区11的支撑段111，第三绝缘介质层135与第二绝缘介质层133相连接，第三绝缘介质层135与第二绝缘介质层133的材料可以是相同的，也可以是不同的。
隔离结构13还包括第四绝缘介质层136，第四绝缘介质层136覆盖支撑段111的顶部以及柱塞段112的侧部，第四绝缘介质层136与第三绝缘介质层135相连接，第四绝缘介质层136与第三绝缘介质层135的材料可以是相同的，也可以是不同的。
需要说明的上，位于相邻两个柱塞段112之间的字线隔离层137穿过第四绝缘介质层136后位于支撑段111内，位于相邻两个有源区11之间的字线隔离层137穿设在第四绝缘介质层136内，或者穿过第四绝缘介质层136后位于第三绝缘介质层135内。
隔离结构13由第一绝缘介质层131、隔离层132、第二绝缘介质层133、位线隔离层134、第三绝缘介质层135、第四绝缘介质层136以及字线隔离层137组成，实现对金属材料的阻隔以及对导电部件之间的绝缘。半导体基体10由衬底12和隔离结构13组成，实现了对有源区11、位线20以及字线30的覆盖。
在一个实施例中，如图25所示，位线20为多个，字线30为多个；其中，相邻两个位线20的同一侧之间的距离为a，相邻两个字线30的同一侧之间的距离为b，
在一个实施例中，b＝30nm～70nm。
在一个实施例中，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个交叠区域对应一个立式存储晶体管，立式存储晶体管在半导体基体10上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
在一个实施例中，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个立式存储晶体管垂直于位线20方向上的宽度尺寸D1为最小特征尺寸的2倍，在垂直于字线30方向上的宽度尺寸D2为最小特征尺寸的2倍。
需要说明的是，位线20和字线30形成有最小特征尺寸F，相邻位线20和相邻字线30之间的线间距也大于等于最小特征尺寸F，一个立式存储晶体管在垂直于位线方向上的宽度尺寸即为2F，在垂直于字线方向上的宽度尺寸也为2F，因此可相应的使所述立式存储晶体管的单元配置尺寸达到4F2(2F*2F，即2×2埋入式位线结构)。即，立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。相比于3×2埋入式字线结构，单元配置尺寸更小，即堆积密度更高。
在一个实施例中，半导体结构可由上述半导体结构的制作方法得到。
需要说明的是，上述半导体结构的具体材料可以参见半导体结构的制作方法所给出的材料，此处不作重复说明。
Claims (14)
1.一种半导体结构，其特征在于，包括：
半导体基体(10)，所述半导体基体(10)内设置有多个有源区(11)；
位线(20)，所述位线(20)位于所述半导体基体(10)内，且沿第一方向延伸，所述位线(20)与所述有源区(11)相连接；
字线(30)，所述字线(30)位于所述半导体基体(10)上，且沿第二方向延伸，所述字线(30)位于所述位线(20)的上方，且与所述有源区(11)相交。
2.根据权利要求1所述的半导体结构，其特征在于，所述字线(30)为多个，所述有源区(11)包括：
支撑段(111)，所述支撑段(111)的下表面与所述位线(20)相连接，所述支撑段(111)沿第三方向延伸；
柱塞段(112)，所述柱塞段(112)成对设置，成对的两个所述柱塞段(112)位于所述支撑段(111)的上表面，且分别与相邻的两个所述字线(30)相交。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：
位线接触柱塞(40)，所述位线接触柱塞(40)的两端分别连接所述支撑段(111)和所述位线(20)；
其中，所述位线接触柱塞(40)连接于所述支撑段(111)的中部，所述柱塞段(112)位于所述支撑段(111)的端部。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体基体包括：
衬底(12)；
隔离结构(13)，所述隔离结构(13)位于所述衬底(12)的上方，所述有源区(11)、所述位线(20)以及所述字线(30)均位于所述隔离结构(13)内。
5.根据权利要求4所述的半导体结构，其特征在于，所述隔离结构(13)包括：
第一绝缘介质层(131)，所述第一绝缘介质层(131)位于所述衬底(12)上；
隔离层(132)，所述隔离层(132)位于所述第一绝缘介质层(131)上；
第二绝缘介质层(133)，所述第二绝缘介质层(133)位于所述隔离层(132)上；
其中，所述有源区(11)、所述位线(20)以及所述字线(30)均位于所述第二绝缘介质层(133)上。
6.根据权利要求5所述的半导体结构，其特征在于，所述字线(30)为多个，所述隔离结构(13)还包括：
位线隔离层(134)，所述位线隔离层(134)位于所述第二绝缘介质层(133)与所述位线(20)之间；
字线隔离层(137)，所述字线隔离层(137)位于相邻两个所述字线(30)之间。
7.根据权利要求1所述的半导体结构，其特征在于，所述位线(20)为多个，所述字线(30)为多个；
其中，相邻两个所述位线(20)的同一侧之间的距离为a，相邻两个所述字线(30)的同一侧之间的距离为b，
8.根据权利要求1所述的半导体结构，其特征在于，在所述位线(20)和所述字线(30)空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述位线(20)上，且与所述位线(20)连接，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述半导体基体(10)上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
9.一种半导体结构的制作方法，其特征在于，包括：
提供衬底(12)；
在所述衬底(12)上形成埋入式位线(20)，所述位线(20)沿第一方向延伸；
在所述位线(20)上形成多个有源区(11)，所述位线(20)与所述有源区(11)相连接；
在所述位线(20)的上方形成字线(30)，所述字线(30)沿第二方向延伸，且与所述有源区(11)相交。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，形成所述位线(20)，包括：
在所述衬底(12)上形成第一绝缘介质层(131)；
在所述第一绝缘介质层(131)上形成隔离层(132)；
在所述隔离层(132)上形成位线层(21)；
在所述位线层(21)上开设第一开口(22)，所述第一开口(22)暴露所述隔离层(132)，剩余的所述位线层(21)作为所述位线(20)。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，还包括：
形成多个所述有源区(11)之前，
在所述隔离层(132)上形成位线隔离层(134)，所述位线隔离层(134)覆盖所述位线(20)的侧壁和顶端；
在所述位线隔离层(134)上形成第二绝缘介质层(133)，所述第二绝缘介质层(133)填充所述第一开口(22)，且覆盖所述位线隔离层(134)的顶端；
在所述第二绝缘介质层(133)上开设开孔(23)，并暴露所述位线(20)。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述有源区(11)，包括：
在所述第二绝缘介质层(133)上覆盖有源材料层(26)，所述有源材料层(26)填充所述开孔(23)；
在所述有源材料层(26)上开设第二开口(27)，并暴露所述第二绝缘介质层(133)；
在所述有源材料层(26)上开设第三开口(31)，剩余的所述有源材料层(26)作为所述有源区(11)。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，还包括：
形成所述字线(30)之前，
在所述第三开口(31)的侧壁上形成第四绝缘介质层(136)。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，形成所述字线(30)，包括：
在所述第四绝缘介质层(136)上形成功函数层(33)；
在所述功函数层(33)内填充导电材料层(34)；
在所述导电材料层(34)上形成第四开口(35)，剩余的所述功函数层(33)和所述导电材料层(34)作为所述字线(30)。
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