JP2013004594A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】P型のIII族窒化物半導体からなる第1P型層200と、第1P型層200の一部上には、ゲート絶縁膜420およびゲート電極440とが設けられている。第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。基板内には、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部(たとえばN型GaN層520)が、ソース領域340および第1N型層100と接するように設けられている。また、ドレイン電極600は、ドレイン領域320および第1P型層200と接するように設けられている。
【選択図】図1
Description
P型のIII族窒化物半導体からなる第1P型層と、
前記第1P型層の一部上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第1P型層内のうち、前記ゲート電極の両脇に設けられたN型のソース領域およびドレイン領域と、
前記第1P型層の下に位置するN型のIII族窒化物半導体からなる第1N型層と、
前記ソース領域および前記第1N型層と接するように設けられ、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、
前記ドレイン領域および前記第1P型層と接するように設けられたドレイン電極と、
を備える半導体装置が提供される。
P型のIII族窒化物半導体からなる第1P型層を形成する工程と、
前記第1P型層の下に位置するように、N型のIII族窒化物半導体からなる第1N型層を形成する工程と、
前記第1P型層に、N型のソース領域およびドレイン領域を形成する工程と、
前記第1P型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第1P型層と接するように、ドレイン電極を形成する工程と、
を備え、
前記ソース領域および前記第1N型層と接するように、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法が提供される。
図1は、第1の実施形態に係る半導体装置10の構成を示す図である。この半導体装置10は、以下のような構成を備えている。P型のIII族窒化物半導体からなる第1P型層200と、第1P型層200の一部上には、ゲート絶縁膜420およびゲート電極440とが設けられている。第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。基板内には、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部(後述するN型GaN層520)が、ソース領域340および第1N型層100と接するように設けられている。また、ドレイン電極600は、ドレイン領域320および第1P型層200と接するように設けられている。以下、詳細を説明する。
図8は、第2の実施形態に係る半導体装置の構成を示す図である。第2の実施形態は、オーミック接続部が金属からなるソース電極540である点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図12は、第3の実施形態に係る半導体装置の構成を示す図である。この半導体装置10は、以下のような構成を備えている。P型のIII族窒化物半導体からなる第1P型層200が設けられている。第1P型層200上には、ゲート絶縁膜420が設けられている。ゲート絶縁膜420上には、ゲート電極440が設けられている。また、少なくとも第1P型層200内のうち、ゲート電極440の両脇には、N型のソース領域340およびドレイン領域320が設けられている。また、第1P型層200の下には、N型のIII族窒化物半導体からなる第1N型層100が設けられている。また、ドレイン領域320および第1P型層200もしくはゲート絶縁膜420と接するように、ドレイン電極600が設けられている。ここで、上述のソース領域340は、第1N型層100と接している。以下、第1の実施形態と同じ部分は説明を省略しながら、詳細を説明する。
(付記1)
P型のIII族窒化物半導体からなる第1P型層と、
前記第1P型層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
少なくとも前記第1P型層内に設けられ、前記ゲート電極の両脇に位置するN型のソース領域およびドレイン領域と、
前記第1P型層の下に位置するN型のIII族窒化物半導体からなる第1N型層と、
前記ドレイン領域および前記第1P型層もしくは前記ゲート絶縁膜と接するように設けられたドレイン電極と、
を備え、
前記ソース領域は、前記第1N型層と接している半導体装置。
(付記2)
P型のIII族窒化物半導体からなる第1P型層を形成する工程と、
前記第1P型層の下に位置するように、N型のIII族窒化物半導体からなる第1N型層を形成する工程と、
前記第1P型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記第1P型層を貫通して前記第1N型層まで至る第1開口部を形成するとともに、前記ゲート絶縁膜を貫通して前記第1P型層の一部に第2開口部を形成する工程と、
前記第1開口部と前記第2開口部とにN型のIII族窒化物半導体を選択的に成長させて、それぞれ、前記第1N型層に接するソース領域と、ドレイン領域とを形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第1P型層もしくは前記ゲート絶縁膜と接するように、ドレイン電極を形成する工程と、
を備える半導体装置の製造方法。
100 第1N型層
200 第1P型層
320 ドレイン領域
330 第2開口部
340 ソース領域
350 第1開口部
420 ゲート絶縁膜
440 ゲート電極
520 N型GaN層(オーミック接続部)
540 ソース電極
560 第3開口部
600 ドレイン電極
700 ゲート電極保護膜
800 SiO2膜
Claims (11)
- P型のIII族窒化物半導体からなる第1P型層と、
前記第1P型層の一部上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第1P型層内のうち、前記ゲート電極の両脇に設けられたN型のソース領域およびドレイン領域と、
前記第1P型層の下に位置するN型のIII族窒化物半導体からなる第1N型層と、
前記ソース領域および前記第1N型層と接するように設けられ、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部と、
前記ドレイン領域および前記第1P型層と接するように設けられたドレイン電極と、
を備える半導体装置。 - 請求項1に記載の半導体装置において、
前記ドレイン電極は、前記第1P型層と接している部分において、ショットキー接合を形成している半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1N型層は、前記オーミック接続部よりも前記ドレイン電極に近い位置に設けられている半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記第1N型層は、前記第1P型層よりも抵抗率が低い半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記オーミック接続部は、N型のIII族窒化物半導体からなる半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記オーミック接続部は、金属である半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜は、AlGaNである半導体装置。 - 請求項1〜7のいずれか一項に記載の半導体装置において、
前記第1N型層は、N型GaN層である半導体装置。 - P型のIII族窒化物半導体からなる第1P型層を形成する工程と、
前記第1P型層の下に位置するように、N型のIII族窒化物半導体からなる第1N型層を形成する工程と、
前記第1P型層に、N型のソース領域およびドレイン領域を形成する工程と、
前記第1P型層上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を形成する工程と、
前記ドレイン領域および前記第1P型層と接するように、ドレイン電極を形成する工程と、
を備え、
前記ソース領域および前記第1N型層と接するように、N型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部を形成するオーミック接続部形成工程をさらに備える半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記ソース領域およびドレイン領域と、前記オーミック接続部が形成されている状態で、前記ゲート絶縁膜を形成する工程を行い、
前記オーミック接続部形成工程において、前記第1P型層にN型不純物をイオン注入することにより、前記オーミック接続部を形成する半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記オーミック接続部形成工程を行い、
前記オーミック接続部形成工程において、前記第1P型層を貫通して前記第1N型層まで至る第3開口部を形成するとともに、当該第3開口部に金属を埋設することにより、前記オーミック接続部を形成する半導体装置の製造方法。
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