CN1902760A - 碳化硅半导体元件及其制造方法 - Google Patents

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Abstract

本发明涉及一种双极半导体元件及其制作方法。为了防止使用有碳化硅半导体的双极半导体元件的时效变化造成的顺向电压的增大，以相对碳化硅半导体的结晶的(000－1)碳面的偏斜角θ为8度的面为结晶成长面，在该成长面上将缓冲层、漂移层及其它p型及n型半导体层以膜厚每小时h的增加速度大于或等于现有的3倍、即10μm/h的成膜速度成膜。为提高成膜速度，大幅度增加原料气体的硅烷、丙烷及掺杂剂气体的流量。

Description

碳化硅半导体元件及其制造方法
技术领域
本发明涉及适合控制大电流的碳化硅双极半导体元件。
背景技术
碳化硅(SiC)等宽隙半导体材料与硅(Si)相比，具有绝缘破坏电场强度约10倍高等的优良特性，作为具有高的耐反向电压特性的高耐压双极功率半导体元件所优选的材料受到关注。
pin：正负本征二极管、双极晶体管、GTO：栅极通断晶闸管、GCT：栅极换向晶闸管等双极半导体元件与肖脱基二极管及MOSFET等单极半导体元件相比，具有内部电压虽高，但通过少数载流子的注入得到的漂移层的传导度调制来大幅降低接通电阻的特征。因此，在电力用途等高电压大电流领域，为减小损失，使用有双极半导体元件。由SiC构成这些双极半导体元件时，与Si元件相比，可实现极其优良的性能。例如，由SiC构成的10kV的高耐压pin二极管的顺向电压为Si的pin二极管的约三分之一。表示SiC的pin二极管截止时的动作速度的反向回复时间小于或等于Si的pin二极管的约二十分之一，是高速的。另外，SiC的pin二极管的电力损失小于或等于Si的pin二极管的约五分之一，十分有助于省能量化。除SiC的pin二极管以外，还开发了SiC的npn晶体管及SiC的SIAFET、SiC的SIJFET等，报告了同样的降低电力损失的效果(例如非专利文献1)。此外，作为漂移层使用有相反极性的p型半导体层的SiC的GTO等也正在开发(例如非专利文献2)。
在SiC的结晶集合面的{0001}面上，如图7的SiC的结晶的立体图所示，存在独立面即(0001)硅面1和(000-1)碳面2。括号内的“-”为负号，将其称作极性。(0001)硅面1是结晶以硅(Si)为终端的面。(000-1)碳面2是结晶以碳(C)为终端的面。作为n型掺杂剂的氮(N)主要以置换碳(C)的形式被取入SiC结晶中。以硅为终端的(0001)硅面1与以碳为终端的(000-1)碳面2相比，表面显现的碳量少。因此，碳向氮(N)的置换被抑制，得到高纯度的外延层。由此，有关SiC外延成长的研究报告几乎都是关于(0001)硅面1的。
在SiC的外延成长中，使用容易控制成长速度及外延层的纯度的化学气相堆积法(CVD法)。但是，在CVD法中，由于载流子气体使用氢，故成长中从成长表面引起碳(C)的脱离，成长速度被抑制。因此，通常的成长速度为5～10μm/h。
在由SiC制作上述现有的双极半导体元件时，例如将具有距(0001)硅面1的偏斜角(オフ)θ为8度的面1a而形成的n型4H-SiC用作衬底。4H型的“4”表示原子层积为4层周期的结晶结构，“H”表示六方晶。在该衬底上，使用CVD法以5～10μm/h的成长速度使用于缓和施加电压时的电场的SiC的漂移层外延成长并形成。
非专利文献1：松波弘之编著，「半導体SiC技術と応用」，218-221页，日刊工業新聞社刊
非专利文献2：A.K.Agarwal et.al，Materials Science Forum Volume 389-393，2000年，1349-1352页
在这样得到的现有的双极半导体元件中，如材料科学论坛卷389-393(2002)第1259-1264页(Materials Science Forum Vols.389-393(2000)pp.1259-1264)中所报告地，在对新的双极半导体元件开始通电之后，具有随着通电时间(使用时间)的增加，顺向电压增大的时效变化的现象。该现象被称作“顺向电压劣化”。对新的双极半导体元件以电流密度100A/cm2顺向通电1小时，以通电开始之后和通电1小时后的电流密度100A/cm2的“顺向压差ΔVf”表示顺向电压劣化的程度。
顺向电压劣化现象是因从衬底向漂移层传播的被称作基本面位错(ベ一サルプレ一ン転位)的线状的缺陷而引起的。以基本面位错为起点，被称作层积缺陷的面状的缺陷在漂移层中产生，漂移层成为高电阻层，其结果，电流难以流动。
在现有的pin晶体管的情况中，在开始使用初期，顺向电流密度100A/cm2的顺向电压为3.5V，但在以100A/cm2的电流密度通电1小时后，顺向电压增大到20V，顺向压差ΔVf达到16.5V左右。其结果，元件内部的电力损失显著增大，产生由元件内部的发热破坏元件的情况。SiC双极元件与Si元件相比，尽管具有非常优良的初期特性，但由于该顺向电压劣化，可靠性显著降低。因此，难以实现可长时间运行，电力损失小且可靠性高的变换器等电力变换装置。
发明内容
本发明的目的在于，提供一种半导体装置，其表示顺向电压劣化的顺向压差ΔVf小于或等于1.0V，可靠性高。
本发明的双极半导体元件具有衬底，该衬底形成有如下的面，该面相对以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的偏斜角。另外，该双极半导体元件具有以所述衬底的具有所述规定偏斜角的面为结晶的成长面，在所述成长面由第一或第二导电型碳化硅半导体以规定的形成速度形成的至少一个漂移层。
根据本发明，通过如上所述地形成第一及第二导电型碳化硅半导体层，得到基本面位错少的半导体层。其结果，可得到顺向电压劣化少的寿命长的pn结二极管。
本发明的其它观点在于，提供双极半导体元件，其具有形成有相对以碳(碳)和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的外角的面的衬底。另外，该双极半导体元件具有，漂移层，其以所述衬底的具有所述规定外角的面为结晶的成长面，在所述成长面由第一导电型碳化硅的外延成长法以规定的成膜速度形成；第一或第二导电型碳化硅半导体的至少一层，其形成于所述漂移层上。
根据本发明，通过如上所述地形成第一及第二导电型碳化硅半导体层，得到基本面位错少的半导体层。其结果，得到顺向电压劣化少的长寿命的双极晶体管。
本发明的其它观点在于，提供双极半导体元件，其具有形成有相对以碳(碳)和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的外角的面的构成阴极的衬底。另外，该双极半导体元件具有，漂移层，其以所述衬底的具有所述规定外角的面为结晶的成长面，在所述成长面由第一导电型碳化硅的外延成长法以规定的成膜速度形成；第二导电型碳化硅半导体层，其形成于所述漂移层上，构成阳极。
根据本发明，通过如上所述地形成第一及第二导电型碳化硅半导体层，得到基本面位错少的半导体层。其结果，得到顺向电压劣化少的长寿命的IGBT。
本发明的其它方面的双极半导体元件，具有构成为集电极的衬底，该衬底形成有相对以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的偏斜角的面。另外，该双极半导体元件还具有：漂移层，其以具有所述规定偏斜角的面为结晶的成长面，在所述成长面由第一导电型碳化硅的外延成长法以规定的成膜速度形成；第二导电型基极层，其形成于所述漂移层上；第一导电型发射极层，其形成于所述基极层的一部分上。
根据本发明，通过如上所述地形成第一及第二导电型碳化硅半导体层，得到基本面位错少的半导体层。其结果，得到顺向电压劣化少的长寿命的npn晶体管。
本发明的其它方面的双极半导体元件，具有构成为集电极的衬底，该衬底形成有相对以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的偏斜角的面。另外，该双极半导体元件还具有：第二导电型漂移层，其以具有所述规定偏斜角的面为结晶的成长面，在所述成长面由碳化硅的外延成长法以规定的成膜速度形成；第一导电型成长层，其形成于所述漂移层上。另外，该双极半导体元件还具有：第二导电型发射极层，其形成于所述第一导电型的成长层之上；接触区域，其经过形成于所述第二导电型发射极层上的贯通孔，对所述第一导电型成长层进行离子注入而形成；栅极电极，其经由绝缘膜形成于所述第一导电型成长层和所述第二导电型发射极层上。
根据本发明，通过如上所述地形成第一及第二导电型碳化硅半导体层，得到基本面位错少的半导体层。其结果，得到顺向电压劣化少的寿命长的FET。
本发明的双极半导体元件的制造方法，具有如下的工序：由相对所述结晶的(000-1)碳面具有规定角度的面切断以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶，形成衬底；以所述衬底的具有所述规定角度的面为结晶成长面，在所述成长面利用第一导电型碳化硅的外延成长法以规定的成膜速度形成漂移层；在所述漂移层上形成第一或第二导电型碳化硅半导体层的至少一层。
所述偏斜角大于或等于2度且小于或等于10度，构成所述漂移层的碳化硅外延成长的成膜速度为，膜厚每小时h的增加速度大于或等于10μm/h。
根据本发明，可降低成膜表面的过饱和度，并抑制基本面位错从衬底向外延膜传播，结果，可防止顺向电压劣化。
根据本发明，由于半导体层内的基本面位错的传播被抑制，故可防止顺向电压劣化。即，可将表示顺向电压劣化的顺向压差ΔVf抑制为小于或等于1.0V，可制作可靠性高的双极元件。通过使用这样的可靠性高的双极元件，可实现损失少且可长时间运行的可靠性高的变换器等电力变换装置。
附图说明
图1是本发明第一实施例的pn(pin)二极管的剖面图；
图2是表示本发明第一实施例的pin二极管开始通电时和通电1小时后的电流电压特性的图；
图3是表示本发明第一实施例的pin二极管和为进行比较而制作的使用有Si面衬底的pin二极管的、通电开始之后的劣化前和通电1小时后的劣化后的电流电压特性的图；
图4是本发明第二实施例的npn双极晶体管的剖面图；
图5是本发明第三实施例的IGBT的剖面图；
图6是表示构成本发明的双极半导体元件的衬底的碳化硅的结晶的立体图；
图7是表示构成现有的双极半导体元件的衬底的碳化硅的结晶的立体图。
符号说明
1  (0001)硅面
2  (000-1)碳面
21 衬底
22 缓冲层
23 漂移层
24 p型接合层
25 p+型接触层
26 JTE
27 热氧化膜
28   阴极电极
29   阳极电极
29a Ti层
29b Al层
50   npn双极晶体管
51   衬底
52   缓冲层
53   漂移层
54   p型成长层
55   n型成长层
56   保护环
57   基极的接触区域
58   氧化膜
59   集电极
60   IGBT
61   衬底
62   缓冲层
63   漂移层
64   n型成长层
65   p型成长层
66   接触区域
66a  孔
67   绝缘膜
68   栅极电极
68a  孔
69   集电极端子
70   pin结二极管
73   基极电极
74   发射极电极
75   电极端子
76   电极端子
79  发射极电极
具体实施方式
下面，对本发明的最优实施方式进行详细说明。在对结晶的晶格方位及晶格面的说明中，由本技术领域中已知的以下的标记表示晶格方位及晶格面。即，独立面由( )表示，集合面由{ }表示，在其中加入各自的数字来表示各面。另外，有关负的指数，在数字上带结晶学上的“-”(横)，但由于在专利局使用的软件中，数字上不可能带横，故在本说明书中，在数字前带负号表示。
为了抑制顺向劣化现象，如上所述，需要抑制基本面位错从衬底向漂移层的传播。
作为由SiC形成漂移层的方法，例如材料科学与工程R20(1997)第125-166页(Materials Science and Engineering，R20(1997)125-166)中所报告地，通常使用有外延成长法。外延成长法的成长模式大体划分成分级流动成长(ステツプフロ一成長)和二维成核成长两种模式。
分级流动成长是与垂直于结晶的成长轴的{0001}面平行的方向上的成长，容易交接(引き継ぎ)与{0001}面平行的结晶的信息。二维成核成长是与{0001}面垂直的方向上的成长，容易交接与{0001}面垂直的方向的结晶的信息，但在结晶成长中也成为缺陷的产生源。
因此，在通常的外延成长中，为了得到优良的外延膜，设定成长条件，以进行某种程度的分级流动成长。
基本面位错为与{0001}面平行存在的错位，错位在与分级流动成长相同的方向上传播。因此，为了抑制基本面位错的传播，需要将分级流动成长抑制到不会引起二维成核的程度。
成长不论为分级流动还是二维成核，都与结晶表面的过饱和度有很大关系。当过饱和度超过某一值(临界过饱和度)时，成为二维成核，若小于或等于该值，则为分级流动成长。因此，在临界过饱和度大的情况下，难以引起二维成核。
为了提高临界过饱和度，采取增加原料气体的供给量，提高成长速度，或减小结晶的偏斜角，加宽结晶面存在的台阶(阶梯)的平台(平面部)的宽度的方法。
在图6所示的SiC结晶中，(000-1)碳面2的表面能量比(0001)硅面1小一位数，临界过饱和度值从一位数减小到二位数。其结果是，过饱和度相对相当的小。
在(000-1)碳面2，以单一的Si-C层为1分子层的1分子层的高度的台阶(省略图示)较多，但在(0001)硅面1，观测2或4分子层的高度的台阶。这表示(000-1)碳面2的平台的宽度缩窄到(0001)硅面1的平台宽度的一半左右，由此，(000-1)碳面2的临界过饱和度比(0001)硅面1的临界过饱和度小。
(000-1)碳面2的临界过饱和度大大依赖于成长速度，其依赖度比对台阶的平台宽度的依赖度大。因此，通过加快成长速度，可相对地增大(000-1)碳面2的临界过饱和度。由此，可实现既可抑制二维成核成长又可抑制基本面位错的传播的分级流动成长。
在本发明的实施例中，在相对SiC结晶的(000-1)碳面2具有规定的偏斜角θ的面2a上形成构成SiC双极半导体元件的n型层及p型层等的半导体层。偏斜角θ在2度～10度的范围，根据半导体元件的种类决定最适合的角度。根据发明者等的实验，例如在pin二极管中，使偏斜角θ约为8度时可得到良好的结果。另外，在IGBT中，若使偏斜角θ为3.5度则可得到良好的结果。另外，使上述半导体层的成长速度比通常的速度快。成长速度期望薄膜每小时h的增加量大于或等于10μm/h。根据成膜条件，即使为大于或等于3μm/h的成膜速度，也可以得到本发明的效果。为了提高成长速度，大幅度增加成膜处理中的材料气体的供给量。
下面，参照图1～图6说明本发明适合的实施例。
第一实施例
图1是作为本发明的双极半导体元件的第一实施例的pn(pin)结二极管的剖面图。在本实施例中，在使用面方位具有距(000-1)碳面8度的偏斜的n型(第一导电型)4H型SiC的衬底21的面(下面称作C面)上形成以下说明的半导体层。4H型的“H”是指六方晶，“4”是指原子积层为4层周期的结晶结构。衬底21的C面为具有从图6的SiC结晶的(000-1)碳面2具有角度θ(8度)的偏斜角的面2a。各层的成膜速度为膜厚每小时(h)的增加速度为15μm/h，是比以往高的高速。而且，如下详细说明，使n型(第一导电型)4H-SiC及p型(第二导电型)4H-SiC顺序外延成长，制作外延pin结二极管70。P型层和i层(绝缘层)的主要结合面及i层和n型层的主要结合面(图1中沿水平方向扩展的面)为{0001}面。
以下制作用于与上述本实施例的外延pin结二极管70相比较的比较用pin结二极管。即，在使用图7所示的具有从(0001)硅面1离开8度的偏斜角θ的n型4H型SiC的衬底的面1a(下面称作Si面)上，以膜厚每小时(h)的增加速度为5μm/的成长速度使n型4H-SiC及p型4H-SiC顺序外延成长，制作比较用的pin结二极管。5μm/h的成膜速度在pin二极管的制作工序中是一般的速度。本实施例的pin结二极管和比较用的pin结二极管的结合部的尺寸及形状相同。
n型衬底21是通过将由改良瑞利法成长的晶锭以8度的偏斜角θ进行切片，并进行镜面研磨而制作的。由霍尔效应测定法求取的衬底21的载流子密度为8×1018cm-3，厚度为400μm。在成为阴极的衬底21之上，利用CVD法使掺杂氮的n型SiC层(n型成长层)和掺杂铝的p型SiC层(p型成长层)顺序外延成长而形成。由n型成长层形成图1所示的n型缓冲层22和n型漂移层23。缓冲层22的施主密度为7×1017cm-3，厚度为10μm。缓冲层22不是必须的，也有不形成缓冲层的情况。漂移层23的施主密度约为5×1015cm-3，厚度为40μm。在漂移层23上，由p型成长层顺序形成成为阳极的p型接合层24和p+型接触层25。P型接合层24的受主密度为5×1017cm-3，厚度为1.5μm。p+型接触层25的受主密度为1×1018cm-3，厚度为0.5μm。在衬底21的C面上顺序形成的缓冲层22、漂移层23、p型接合层24及p+型接触层25的处理条件如下。
下面详细说明制作本实施例的pin结二极管70时的处理条件。材料气体使用硅烷(SiH4)及丙烷(C3H8)。掺杂剂气体使用氮(N2)及三甲基铝(Al(CH3)3)。另外，载流子气体使用氢(H2)。各气体的流量由sccm(standardcc per minute)或slm(standard liter minute)表示。压力由kPa(kilo pascal)表示。在以下的说明中，附加于各气体名称之后的括号内的数值表示流量。衬底21的温度保持在1550℃，处理腔内的压力保持在5.6kPa。
在衬底21的C面形成缓冲层22的工序中，供给硅烷(30sccm)、丙烷(12sccm)、氮(30sccm)及氢(10slm)。处理时间为40分钟。
在漂移层23的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、氮(0.2sccm)及氢(10slm)。处理时间为160分钟。
在p型接合层24的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、三甲基铝(15sccm)及氢(10slm)。处理时间为6分钟。
在p+型接触层25的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、三甲基铝(30sccm)及氢(10slm)。处理时间为2分钟。
通过上述处理，可得到本实施例的pin结二极管用的SiC外延晶圆。
其次，说明制作比较用的pin二极管时的处理条件。在衬底的Si面形成的各层的结构与图1所示的本实施例的结构实质上是相同的，因此，使用相同的符号进行说明。衬底的温度保持在1550℃，处理腔内的压力保持在5.6kPa。
在衬底Si面上形成缓冲层22的工序中，供给硅烷(10sccm)、丙烷(3sccm)、氮(10sccm)及氢(10slm)。处理时间为120分钟。
在形成漂移层23的工序中，供给硅烷(10sccm)、丙烷(3sccm)、氮(0.07sccm)及氢(10slm)。处理时间为480分钟。
在p型接合层24的形成工序中，供给硅烷(10sccm)、丙烷(3sccm)、三甲基铝(5sccm)及氢(10slm)。处理时间为18分钟。
在p+型接触层25的形成工序中，供给硅烷(10sccm)、丙烷(3sccm)、三甲基铝(10sccm)及氢(10slm)。处理时间为6分钟。
通过上述处理，可得到比较用的pin结二极管用的SiC外延晶圆。
将本实施例的pin结二极管用的SiC外延晶圆和比较用的pin结二极管用的SiC外延晶圆的各自的处理条件进行比较，则在本实施例的处理条件中，材料气体及掺杂剂气体流量大于或等于以往的处理条件的各流量的3倍。另外，关于处理时间，本实施例的各层的处理时间小于或等于比较用的处理时间的三分之一。如上所述，本实施例具有缩短处理时间并提高成膜速度的特点。
通过对本实施例的SiC外延晶圆和比较用的SiC外延晶圆分别施行以下所说明的加工，可得到如图所示的本实施例的pin结二极管70以及具有同样结构的比较用pin结二极管。
首先，由反应性离子蚀刻(RIE)将SiC外延晶圆的两端部除去，加工成台面结构。RIE蚀刻气体使用CF4(四氟化碳)和O2，利用等离子处理装置，以5Pa的压力、260W的高频电力条件蚀刻至约2.5μm的深度。此时的掩模材料使用由CVD法堆积的SiO2膜(厚度10μm)。
其次，为了缓和由蚀刻形成的台面底部的电场集中，在台面底部设有宽度250μm、深度0.7μm的p型JTE(junction termination extension：接合终端延长)26。JTE26由Al离子注入形成。Al离子注入的能量在30～450keV之间做6阶段变化，总计剂量为1.2×1013cm-2。在JTE26形成时，设计JTE26的注入层，使其为箱型断面。离子注入全部在室温下进行，离子注入的掩模使用石墨(厚度5μm)。用于注入离子的活性化的热处理是在氩气环境中以1700℃、3分钟的条件进行的。在退火后，在1200℃的温度下进行3小时的湿式氧化，由此形成作为保护膜的热氧化膜27。在热氧化膜27之上形成聚酰亚胺树脂的保护薄膜30而完成。
其次，在衬底21的下面形成Ni(厚度350nm)，构成阴极电极28。在p+型接触层25上分别蒸镀Ti(钛：厚度350nm)和Al(铝：厚度100nm)的膜，形成阳极电极29。阳极电极29由Ti层29a和Al层29b构成。最后在1000℃下进行20分钟的热处理，使阴极电极28及阳极电极29分别构成欧姆电极。pn结的尺寸为直径2.6mmφ的大致圆形。另外，在本实施例中，通过铝离子注入而形成p型JTE26，但即使在使用硼(B)的离子注入的情况下，也具有相同的效果。另外，在pin结二极管70中，缓冲层22、漂移层23、p型接合层24及p+接触层25的各接合面(图中在水平方向上扩展的面)全部与具有从(000-1)碳面2离开8度的偏斜角的面2a(图6)平行。
本实施例的pin结二极管70的耐压为3500V，接通电压为3.6V。对上述的pin结二极管70以电流密度100A/cm2顺向通电1小时，由波形记录器测定开始通电后和通电1小时后的室温下的电流电压特性。
图2是表示本实施例的在面方位具有从(000-1)碳面2离开8度的偏斜角θ的n型4H型SiC衬底(C面)21的面2a上形成的pin结二极管70在室温下的顺向的电流电压特性的图表。
以顺向电流密度100A/cm2开始通电后和通电1小时后的顺向压差ΔVf小于或等于0.1V，几乎没有差，因此，在图2的图表中，电流电压特性由一条曲线表示。从该结果可知，本实施例的pin结二极管70在通电1小时后也几乎没有劣化。
图3是表示将为与本实施例的pin结二极管70进行比较而制作的相同尺寸的比较用pin结二极管用与本实施例的条件相同的条件测定的电流电压特性的图表。图3中，实线的曲线表示比较用pin结二极管的使用开始后(劣化前)的电流电压特性。虚线的曲线表示使用1小时后(劣化后)的电流电压特性。从图3可知，顺向电流密度100A/cm2(电流值5.5A)下的顺向压差ΔVf为16.0V。将进行了上述通电试验的二极管作为本技术领域中调查缺陷的装置，调查已知的光致发光时，在使用有Si面的比较用pin结二极管上看到多个表示层积缺陷的422nm发光。与此相对，在本实施例的使用C面的pin结二极管70中未看到层积缺陷的发光。
如上所述，在本实施例的SiC的pin结二极管中，由于几乎不产生顺向电压劣化，故可长时间使用，寿命增长。由于不存在顺向的电压劣化造成的接通电阻的增加，故内部损失也不增加，得到可长时间维持稳定的特性的可靠性高的pin结二极管。
第二实施例
图4是本发明的双极半导体元件的第二实施例的npn双极晶体管50的剖面图。在本实施例中，如图6所示，也使用面方位具有从(000-1)碳面2离开8度的偏斜角θ的面2a(以下称作C面)的n型的4H型SiC的衬底。在该衬底上，使膜厚每小时h的增加速度为15μm/h，使n型4H-SiC、p型4H-SiC、n型4H-SiC顺序连续地外延成长，制作npn双极晶体管50。
另外，作为比较用的npn双极晶体管的衬底，使用具有图7所示的从(0001)硅面1离开8度的偏斜角θ的面1a(下面称作Si面)的n型的4H型SiC。在该衬底上，使膜厚每小时h的增加速度为5μm/h，同样地成膜各层。p层和n层的主要接合面(图中在水平方向扩展的面)成为{0001}面。
衬底51是通过将由改良瑞利法成长的晶锭以8度的偏斜角θ进行切片，并进行镜面研磨而制作的。作为集电极的衬底51为n型，由霍尔效应测定法测定的载流子密度为8×1018cm-3，衬底51的厚度为400μm。在该C面之上，利用CVD法成膜掺杂氮的n型SiC层的缓冲层52和漂移层53。在漂移层53之上，将掺杂铝的p型SiC的p型成长层54及掺杂氮的n型SiC层的n型成长层55依次由外延成长法成膜。缓冲层52和漂移层53成为n型集电极层。缓冲层52的施主密度为7×1017cm-3，厚度为10μm。漂移层53的施主密度为5×1015cm-3，厚度为15μm。另外，成为p型基极层的p型成长层的受主密度为2×1017cm-3，厚度为1μm。n型成长层55的施主密度为7×1017cm-3，厚度为0.75μm。缓冲层52、漂移层53、p型成长层54、n型成长层55的成膜条件如下。
下面详细说明制作本实施例的npn双极晶体管50时的处理条件。材料气体使用硅烷(SiH4)及丙烷(C3H8)。掺杂剂气体使用氮(N2)及三甲基铝(Al(CH3)3)。另外，载流子气体使用氢(H2)。各气体的流量由sccm(standard cc per minute)或slm(standard liter minute)表示。压力由kPa(kilopascal)表示。在以下的说明中，附加于各气体名称之后的括号内的数值表示流量。衬底51的温度保持在1550℃，处理腔内的压力保持在5.6kPa。
在衬底51的C面上形成缓冲层52的工序中，供给硅烷(30sccm)、丙烷(12sccm)、氮(30sccm)及氢(10slm)。处理时间为40分钟。
在漂移层53的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、氮(0.2sccm)及氢(10slm)。处理时间为60分钟。
在p型接合层54的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、三甲基铝(6sccm)及氢(10slm)。处理时间为4分钟。
在n型成长层55的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、氮(30sccm)及氢(10slm)。处理时间为3分钟。
通过上述处理，可得到本实施例的pin结二极管用的SiC外延晶圆。
其次，说明制作比较用的npn双极晶体管时的处理条件。在衬底的Si面形成的各层的结构与图4所示的本实施例的结构实质上是相同的，因此，使用相同的符号进行说明。衬底的温度保持在1550℃，处理腔内的压力保持在5.6kPa。
在衬底的Si面形成缓冲层52的工序中，供给硅烷(30sccm)、丙烷(3sccm)、氮(10sccm)及氢(10slm)。处理时间为120分钟。
在形成漂移层53的工序中，供给硅烷(10sccm)、丙烷(3sccm)、氮(0.07sccm)及氢(10slm)。处理时间为180分钟。
在p型成长层54的形成工序中，供给硅烷(10sccm)、丙烷(3sccm)、三甲基铝(2sccm)及氢(10slm)。处理时间为12分钟。
在n型成长层55的形成工序中，供给硅烷(10sccm)、丙烷(3sccm)、氮(10sccm)及氢(10slm)。处理时间为9分钟。
通过上述处理，可得到比较用SiC外延晶圆。通过对本实施例的SiC外延晶圆和比较用的SiC外延晶圆分别施行以下所说明的加工，可得到图4所示的本实施例的npn双极晶体管50及具有同样结构的比较用npn双极晶体管。
首先，通过反应性离子蚀刻(RIE)将n型成长层55以宽度10μm、深度0.75μm、节距23μm进行蚀刻，保留作为发射极的n型成长层55。RIE蚀刻气体使用CF4和O2，以压力0.05Torr、高频电力260W的条件进行蚀刻。此时的掩模材料使用由CVD堆积的SiO2膜(厚度10μm)。
其次，在基极区域为了进行元件分离，通过反应性离子蚀刻(RIE)构成台面结构。RIE的蚀刻气体使用CF4和O2，以压力0.05Torr、高频电力260W的条件蚀刻到约1μm的深度。此时的掩模材料使用由CVD堆积的SiO2膜(厚度10μm)。
在本实施例中，由同一工艺的Al(铝)离子注入形成用于缓和基极端部的电场集中的保护环56和基极的接触区域57。基极的接触区域57的宽度为3μm，与发射极的间隔为5μm，p型保护环56的宽度为150μm。深度都为0.5μm。p型保护环56或基极的接触区域57形成时的Al离子注入能量为40～560keV，总计剂量为1.0×1013cm-2。离子注入的掩模使用由CVD形成的SiO2膜(厚度5μm)。离子注入全部在室温下进行，用于注入离子活性化的热处理是在温度1600℃的氩气环境中以5分钟的条件进行的。在退火后，在1150℃的温度下由2小时的湿式氧化形成热氧化膜，进而由CVD堆积SiO2膜，形成共计2μm的氧化膜58。
其次，在衬底51的下面形成集电极59。在基极的接触区域57形成基极电极73。另外，在n型成长层55上蒸镀Ni，形成发射极电极74。其次，进行1000℃、20分钟的热处理，分别形成欧姆结。最后，由Ti/Au电极覆盖基极电极73及发射极电极74，分别形成电极端子75及76。接合部的大小为3.2mm×3.2mm。另外，在本实施例中，通过Al离子注入形成保护环56，但即使在使用B(硼)离子注入的情况下，也具有同样的效果。另外，在npn双极晶体管50中，衬底51、缓冲层52、漂移层53、p型成长层54及n型掺杂层55的各接合面(在图中水平方向扩展的面)全部与具有从(000-1)碳面2离开8度的偏斜角的面2a平行。
制作的npn双极晶体管50的耐压为1400V。接通电阻为8.0mΩcm2，最大电流增幅率约为12。在该npn双极晶体管50中使基极电流0.6A、集电极电流7A(集电极电流密度100A/cm2)通电1小时，由波形记录器测定通电前后的室温下的集电极特性。在本实施例的npn双极晶体管50中，开始通电后和通电1小时后的接通电阻都为8.0mΩcm2，顺向电压几乎无变化。
比较例的npn双极晶体管也同样，以集电极电流密度100A/cm2进行通电试验。比较用的npn双极晶体管的室温下的接通电阻在开始通电后为8.0mΩcm2，但在通电1小时后急剧增大至15.0mΩcm2。另外，比较例的npn双极晶体管的室温下的最大电流增幅率在通电初期约为12，但在通电1小时后减小到约为6。
与此相对，本实施例的npn双极晶体管的最大电流增幅率在开始通电后和通电1小时后几乎没有变化，约为12。如上所述，本实施例的npn双极晶体管50即使在进行通电1小时的试验后，也几乎不会产生顺向电压劣化。
第三实施例
第三实施例是关于本发明的双极半导体元件的IGBT(绝缘栅双极晶体管)。图5是本实施例的IGBT60的剖面图。在本实施例中，准备使用有面方位具有从图6的(000-1)碳面2离开3.5度的偏斜角θ的面2a的n型的6H型SiC的衬底61(下面称作C面衬底)。在衬底61之上，以膜厚每小时(h)的增加速度15μm/h，使三个层即p型6H-SiC、n型6H-SiC、p型6H-SiC按顺序外延成长，如以下详细说明，制作IGBT60。p层和n层的主要接合面(在图中水平方向扩展的面)成为{0001}面。
如下所述制作用于与本实施例的IGBT进行比较的比较用IGBT。准备使用有面方位具有从图7的(0001)碳面1离开3.5度的偏斜角θ的面1a的n型的6H型SiC的衬底(下面称作Si面衬底)。在该衬底上，以5μm/h的成膜速度，顺序形成p型6H-SiC层、n型6H-SiC层、p型6H-SiC层。
衬底61是通过将由改良瑞利法成长的晶锭在从(000-1)碳面倾斜3.5度的面进行切片，并进行镜面研磨而制作的。成为阴极的衬底61为n型，厚度为400μm，由霍尔效应测定法求取的载流子密度为5×1018cm-3。在其之上，利用CVD法使掺杂铝的p型SiC层、掺杂氮的n型SiC层、掺杂铝的P型SiC层三层连续地成膜。p型SiC层成为图5的缓冲层62和漂移层63。缓冲层62的受主密度为1×1017cm-3，厚度为3μm。漂移层63的受主密度约为5×1015cm-3，厚度为15μm。另外，形成于漂移层63之上的n型成长层64的施主密度为2×1017cm-3，厚度为2μm。形成于n型成长层64之上的p型成长层65的受主密度约为1×1018cm-3，厚度为0.75μm。缓冲层62、漂移层63、n型成长层64、p型成长层65的成膜条件如下。
下面详细说明制作本实施例的IGBT时的处理条件。材料气体使用硅烷(SiH4)及丙烷(C3H8)。掺杂剂气体使用氮(N2)及三甲基铝(Al(CH3)3)。另外，载流子气体使用氢(H2)。各气体的流量由sccm(standard cc perminute)或slm(standard liter minute)表示。压力由kPa(kilo pascal)表示。在以下的说明中，附加于各气体名称之后的括号内的数值表示流量。衬底61的温度保持在1550℃，处理腔内的压力保持在5.6kPa。
在衬底61的C面形成缓冲层62的工序中，供给硅烷(30sccm)、丙烷(12sccm)、三甲基铝(3sccm)及氢(10slm)。处理时间为12分钟。
在漂移层63的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、三甲基铝(0.15sccm)及氢(10slm)。处理时间为60分钟。
在n型成长层64的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、氮(9sccm)及氢(10slm)。处理时间为8分钟。
在p型成长层65的形成工序中，供给硅烷(30sccm)、丙烷(12sccm)、三甲基铝(30sccm)及氢(10slm)。处理时间为3分钟。
通过上述处理，可得到本实施例的pin结二极管用的SiC外延晶圆。
其次，说明制作比较用IGBT时的处理条件。在衬底的Si面形成的各层的结构与图5所示的本实施例的结构实质上是相同的，因此，使用相同的符号进行说明。衬底的温度保持在1550℃，处理腔内的压力保持在5.6kPa。
在衬底的Si面形成缓冲层62的工序中，供给硅烷(10sccm)、丙烷(3sccm)、三甲基铝(1sccm)及氢(10slm)。处理时间为36分钟。
在形成漂移层63的工序中，供给硅烷(10sccm)、丙烷(3sccm)、三甲基铝(0.05sccm)及氢(10slm)。处理时间为180分钟。
在n型成长层64的形成工序中，供给硅烷(10sccm)、丙烷(3sccm)、氮(3sccm)及氢(10slm)。处理时间为24分钟。
在p型成长层65的形成工序中，供给硅烷(10sccm)、丙烷(3sccm)、三甲基铝(10sccm)及氢(10slm)。处理时间为9分钟。
通过上述处理，可得到比较用的pin结二极管用的SiC外延晶圆。通过对本实施例的SiC外延晶圆和比较用的SiC外延晶圆分别施行以下所说明的加工，可得到本实施例的IGBT及具有同样结构的比较用IGBT。
下面说明由该SiC外延晶圆制作图5所示的结构的IGBT60的工序。
首先，使用光刻法由RIE蚀刻p型成长层65的中央部，设置孔66a。通过向孔66a底部的n型成长层64注入氮离子，形成成为集电极的接触区域66。
为了形成栅极区域，由RIE蚀刻p型成长层65和n型成长层64，开设孔68a(图5中为两个)。其次，为了在孔68a的壁面形成MOS结构，由CVD堆积SiO膜2，形成绝缘膜67。
在衬底61的集电极区域蒸镀Ni，构成集电极端子69。另外，在接触区域66蒸镀发射极电极79。然后，进行热处理，分别形成欧姆结。进而在绝缘膜67之上形成Mo电极，构成栅极电极68。
完成的本实施例的IGBT和比较用的IGBT的耐压为900V。接通电阻为11mΩcm2，集电极发射极间电压为-14V。对两IGBT施加-40V的栅极电压，将1.4A的集电极电流通电1小时，由波形记录器测定开始通电时和通电1小时后的室温下的集电极特性。在本实施例的IGBT中，刚通电后和通电1小时后集电极-发射极间电压都为-14V，几乎没有变化，因此，判断为几乎无劣化。在使用Si面衬底的比较用IGBT中，刚通电后的集电极-发射极电压为-14V，而通电1小时后的集电极-发射极电压增大至-29V。
为调查劣化状态，将通电后的IGBT的栅极电极68、发射极电极79除去，调查SiC的光致发光。在使用有通电后的Si面衬底的IGBT上看到多个表示层积缺陷的发光，但在使用有C面衬底的IGBT中未看到层积缺陷的发光。
以上，基于三个实施例具体地说明了本发明的双极半导体元件，但本发明不限于上述各实施例，也可以应用于SIAFET、SIJFET、闸流晶体管、GTO、MCT(Mos Controlled Thyristor：MOS控制晶闸管)、SiCGT(SiC CommutatedGate Thyristor：SiC换向栅晶闸管)、EST(Emitter Switched Thyristor：发射极开关晶闸管)、BRT(Base Resistance Controlled Thyristor：基体阻抗控制晶闸管)等各种4H-SiC双极半导体元件。当然，也可以变形应用于相反极性的元件(例如相对npn晶体管的pnp晶体管)等各种4H-SiC双极元件，可适用于使用了6H-SiC等多的结晶结构的SiC双极元件。
产业上的可利用性
本发明即使长时间使用，也可以在时效变化少的SiC双极半导体元件中利用。

Claims (12)

1、一种双极半导体元件，其具有衬底和至少一个漂移层，
所述衬底形成有如下的面，该面相对以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的偏斜角，
所述漂移层以所述衬底的具有所述规定偏斜角的面为结晶的成长面，在所述成长面通过第一或第二导电型碳化硅半导体以规定的形成速度形成。
2、一种双极半导体元件，其具有：衬底，其形成有相对以碳(碳)和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的外角的面；漂移层，其以所述衬底的具有所述规定外角的面为结晶的成长面，在所述成长面由第一导电型碳化硅的外延成长法以规定的成膜速度形成；第一或第二导电型碳化硅半导体的至少一个层，其形成于所述漂移层上。
3、一种双极半导体元件，其具有：构成阴极的衬底，其形成有相对以碳(碳)和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的外角的面；漂移层，其以所述衬底的具有所述规定外角的面为结晶的成长面，在所述成长面由第一导电型碳化硅的外延成长法以规定的成膜速度形成所述双极半导体元件；第二导电型碳化硅半导体层，其形成于所述漂移层上，构成阳极。
4、一种双极半导体元件，其具有：
衬底，其构成为集电极，形成有如下的面，该面相对以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的偏斜角；
漂移层，其以具有所述规定偏斜角的面为结晶的成长面，在所述成长面通过第一导电型碳化硅的外延成长法以规定的成膜速度形成；
第二导电型基极层，其形成于所述漂移层上；
第一导电型发射极层，其形成于所述基极层的一部分上。
5、一种双极半导体元件，其具有：
衬底，其构成为集电极，形成有如下的面，该面相对以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶的(000-1)碳面具有规定的偏斜角；
第二导电型漂移层，其以具有所述规定偏斜角的面为结晶的成长面，在所述成长面通过碳化硅的外延成长法以规定的成膜速度形成；
第一导电型成长层，其形成于所述漂移层上；
第二导电型发射极层，其形成于所述第一导电型的成长层上；
接触区域，其经过形成于所述第二导电型发射极层上的贯通孔，对所述第一导电型成长层进行离子注入而形成；
栅极电极，其经由绝缘膜形成于所述第一导电型成长层和所述第二导电型发射极层上。
6、如权利要求1～5中任一项所述的双极半导体元件，其特征在于，所述偏斜角大于或等于2度且小于或等于10度。
7、如权利要求2～5中任一项所述的双极半导体元件，其特征在于，以膜厚每小时h的增加速度大于或等于10μm/h的成膜速度形成成为所述漂移层的由碳化硅的外延成长而得到的膜。
8、如权利要求1～5中任一项所述的双极半导体元件，其特征在于，在所述衬底和所述漂移层之间具有缓冲层。
9、一种双极半导体元件的制造方法，其具有如下的工序：
由相对所述结晶的(000-1)碳面具有规定角度的面切断以碳和硅的化合物即碳化硅为基体材料的第一导电型碳化硅半导体的结晶，形成衬底；
以所述衬底的具有所述规定角度的面为结晶成长面，在所述成长面通过第一导电型碳化硅的外延成长法以规定的成膜速度形成漂移层；
在所述漂移层上形成第一或第二导电型碳化硅半导体的至少一层。
10、如权利要求9所述的双极半导体元件的制造方法，其特征在于，所述规定的角度大于或等于2度且小于或等于10度。
11、如权利要求9所述的双极半导体元件的制造方法，其特征在于，所述漂移层的成膜工序中的膜厚每小时h的增加速度大于或等于10μm/h。
12、如权利要求9所述的双极半导体元件的制造方法，其特征在于，还具有在所述衬底和所述漂移层之间形成缓冲层的工序。
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