KR20150031122A - 반도체 소자의 제조 방법 - Google Patents

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천대환
홍경국
이종석
박정희
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현대자동차주식회사
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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계, n+ 영역 위에 버퍼층을 형성하는 단계, 버퍼층의 일부분 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 버퍼층을 식각하여 감광막 패턴 아래에 위치하고, n+ 영역의 일부분을 노출하는 버퍼층 패턴을 형성하는 단계, 노출된 n+ 영역 및 감광막 패턴 위에 n+ 영역 위에 위치하는 제1 부분 및 감광막 패턴 위에 위치하는 제2 부분을 포함하는 제1 금속층 및 제2 금속층을 차례로 형성하는 단계, 버퍼막 패턴, 감광막 패턴, 제1 금속층의 제2 부분 및 제2 금속층의 제2 부분을 제거하여 n+ 영역의 일부분을 노출하는 단계, 그리고 제1 금속층의 제1 부분 및 제2 금속층의 제1 부분을 마스크로 하여 노출된 n+ 영역의 일부분을 식각하여 트렌치를 형성하는 단계를 포함하고, 트렌치는 n+ 영역 및 p 형 에피층을 관통하고, n- 형 에피층에 형성된다.

Description

반도체 소자의 제조 방법{METHOD MANUFACTURING FOR SEMICONDUCTOR DEVICE}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
수직형 트렌치 MOSFET 의 경우, 반도체 기판에 적합한 형태로 트렌치를 형성하는 식각 기술이 필요하다. 탄화 규소는 강한 공유 결합 물질로 인해 규소에 비해 경도가 높고, 내 산화성이 강해 난 식각성을 극복하기 위하여 식각 시, 탄화 규소보다 경도가 큰 마스크가 필요하다.
이에 따라, 탄화 규소 기판에 트렌치를 형성 시에 탄화 규소보다 경도가 큰 금속 마스크를 사용한다. 이 때, 금속 마스크는 리프트 오프 공정을 이용하여 형성한다. 하지만, 이러한 금속 마스크를 사용하여 트렌치를 형성 시에 트렌치 내부에 금속 잔여물이 존재하는 문제점이 발생한다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 트렌치 내부에 금속 잔여물이 발생하지 않는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계, n+ 영역 위에 버퍼층을 형성하는 단계, 버퍼층의 일부분 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 버퍼층을 식각하여 감광막 패턴 아래에 위치하고, n+ 영역의 일부분을 노출하는 버퍼층 패턴을 형성하는 단계, 노출된 n+ 영역 및 감광막 패턴 위에 n+ 영역 위에 위치하는 제1 부분 및 감광막 패턴 위에 위치하는 제2 부분을 포함하는 제1 금속층 및 제2 금속층을 차례로 형성하는 단계, 버퍼막 패턴, 감광막 패턴, 제1 금속층의 제2 부분 및 제2 금속층의 제2 부분을 제거하여 n+ 영역의 일부분을 노출하는 단계, 그리고 제1 금속층의 제1 부분 및 제2 금속층의 제1 부분을 마스크로 하여 노출된 n+ 영역의 일부분을 식각하여 트렌치를 형성하는 단계를 포함하고, 트렌치는 n+ 영역 및 p 형 에피층을 관통하고, n- 형 에피층에 형성된다.
버퍼층은 이산화 규소, BPSG 및 HDP 산화막 중 어느 하나로 형성할 수 있다.
버퍼층 패턴을 형성하는 단계는 버퍼산화 식각액을 이용하여 습식 식각 공정을 진행할 수 있다.
버퍼산화 식각액은 암모늄 플로라이드, 불산 및 물을 포함할 수 있다.
버퍼층 패턴의 양 끝단은 각각 감광막 패턴의 양 끝단에 대해 안쪽에 위치할 수 있다.
제1 금속층은 크롬을 사용하여 형성하고, 제2 금속층은 니켈을 사용하여 형성할 수 있다.
제2 금속층의 두께는 제1 금속층의 두께보다 더 두꺼울 수 있다.
제1 금속층의 제1 부분과 제1 금속층의 제2 부분은 떨어져 있고, 제2 금속층의 제1 부분과 제2 금속층의 제2 부분은 떨어져 있을 수 있다.
버퍼막 패턴, 감광막 패턴, 제1 금속층의 제2 부분 및 제2 금속층의 제2 부분의 제거는 리프트 오프 공정을 실시하여 버퍼막 패턴, 감광막 패턴, 제1 금속층의 제2 부분 및 제2 금속층의 제2 부분을 동시에 제거할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 트렌치를 형성하는 단계 이후에 트렌치 내에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, n+ 영역의 일부를 식각하고, 게이트 전극 위에 산화막을 형성하는 단계, 그리고 p 형 에피층, n+ 영역 및 산화막 위에 소스 전극을 형성하고, n+ 형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 트렌치 게이트가 적용된 탄화 규소 MOSFET에서, 금속 마스크를 사용하여 트렌치를 형성 시에, 버퍼층 패패턴을 이용하여 리프트 오프 공정을 실시함으로써, 트렌치 내부에 금속 잔여물이 형성되는 것을 방지할 수 있다.
이에 따라, 트렌치 내부에 게이트 전극을 형성할 때 불량이 발생하는 것을 방지할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
이하에서는 도 1 내지 도 9를 참고하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 1을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 제1 에피택셜 성장으로 n- 형 에피층(200)을 형성하고, n- 형 에피층(200) 위에 제2 에피택셜 성장으로 p 형 에피층(300)을 형성하고, p 형 에피층(300) 위에 제3 에피택셜 성장으로 n+ 영역(400)을 형성한다.
본 실시예에서는 n+ 영역(400)을 제3 에피택셜 성장으로 형성하였지만, 에피택셜 성장을 진행하지 않고 p 형 에피층(300)의 일부 표면에 n+ 이온을 주입하여 n+ 영역(400)을 형성할 수도 있다.
도 2를 참고하면, n+ 영역(400) 위에 버퍼층(50)을 형성한다. 버퍼층(50)은 이산화 규소(SiO2), BPSG(boron phosphorus silicate glass) 및 HDP(고밀도 플라즈마, high density plasma) 산화막 중 어느 하나로 형성할 수 있다.
도 3을 참고하면, 버퍼층(50)의 일부분 위에 감광막 패턴(60)을 형성한다. 여기서, 감광막 패턴(60)은 이 후 설명하는 트렌치(450)가 형성되는 부분에 형성한다.
도 4를 참고하면, 감광막 패턴(60)을 마스크로 하여 버퍼층(50)을 식각하여 감광막 패턴(60) 아래에 버퍼층 패턴(55)을 형성한다.
여기서, 식각은 버퍼산화 식각액(buffered oxide echant, BOE)을 이용하여 습식 식각 공정을 진행할 수 있다. 버퍼산화 식각액은 암모늄 플로라이드(NH4F), 불산(HF) 및 물을 포함할 수 있다.
이러한 식각으로 인하여 감광막 패턴(60)에 의해 노출되는 버퍼층(50) 부분은 제거된다. 이에 따라, 버퍼층 패턴(55)은 n+ 영역(400)의 일부분을 노출한다. 또한, 감광막 패턴(60) 아래에 위치한 버퍼층(50) 부분은 감광막 패턴(60)의 양 끝단의 안쪽까지 일부 식각된다. 이에 따라, 버퍼층 패턴(55)의 양 끝단은 각각 감광막 패턴(60)의 양 끝단에 대해 안쪽에 위치한다.
도 5를 참고하면, 노출된 n+ 영역(400) 및 감광막 패턴(60) 위에 제1 금속층(70) 및 제2 금속층(80)을 차례로 형성한다. 제1 금속층(70)은 n+ 영역(400) 위에 위치하는 제1 부분(75) 및 감광막 패턴(60) 위에 위치하는 제2 부분(76)을 포함한다. 제2 금속층(80)은 n+ 영역(400) 위에 위치하는 제1 부분(85) 및 감광막 패턴(60) 위에 위치하는 제2 부분(86)을 포함한다.
감광막 패턴(60) 및 감광막 패턴(60) 아래에 위치하는 버퍼층 패턴(55)에 의해 제1 금속층(70)의 제1 부분(75) 및 제1 금속층(70)의 제2 부분(76)은 연결되지 않고, 떨어지게 된다. 마찬가지로, 제2 금속층(80)의 제1 부분(85) 및 제2 금속층(80)의 제2 부분(86)은 연결되지 않고, 떨어지게 된다.
여기서, 제1 금속층(70)은 크롬(Cr)을 사용하여 형성할 수 있다. 또한, 제2 금속층(80)은 니켈(Ni)을 사용하여 형성할 수 있다. 제1 금속층(70)의 두께는 약 50nm 가 바람직하고, 제2 금속층(80)의 두께는 약 150nm 가 바람직하다.
도 6을 참고하면, 버퍼층 패턴(55)을 제거한다. 여기서, 버퍼층 패턴(55)의 제거는 리프트 오프(lift off) 공정을 진행하여 제거한다.
버퍼층 패턴(55)의 제거 시, 버퍼층 패턴(55) 위에 위치하는 감광막 패턴(60), 제1 금속층(70)의 제2 부분(76) 및 제2 금속층(80)의 제2 부분(86)도 동시에 제거된다. 이에 따라, 제1 금속층(70)의 제1 부분(75) 및 제2 금속층(80)의 제1 부분(85)이 남게 되고, 제1 금속층(70)의 제1 부분(75) 및 제2 금속층(80)의 제1 부분(85)은 n+ 영역(400)의 일부를 노출시킨다.
감광막 패턴(60) 아래에 위치하는 버퍼층 패턴(55)으로 인하여 제1 금속층(70)의 제1 부분(75) 및 제1 금속층(70)의 제2 부분(76)이 떨어져 있고, 제2 금속층(80)의 제1 부분(85) 및 제2 금속층(80)의 제2 부분(86)은 떨어져 있으므로, 리프트 오프 공정으로 제거 시, 제1 금속층(70)의 제2 부분(76) 및 제2 금속층(80)의 제2 부분(86)의 잔유물이 남지 않게 된다.
도 7을 참고하면, 제1 금속층(70)의 제1 부분(75) 및 제2 금속층(80)의 제1 부분(85)을 마스크로 하여 노출된 n+ 영역(400)을 식각하여 트렌치(450)를 형성한다. 여기서, 식각은 건식 식각 공정을 실시할 수 있다.
트렌치(450)는 n+ 영역(400) 및 p 형 에피층(300)을 관통하고, n- 형 에피층(200)에 형성된다.
도 8을 참고하면, 제1 금속층(70)의 제1 부분(75) 및 제2 금속층(80)의 제1 부분(85)을 제거한 후, 트렌치(450)의 내에 게이트 절연막(500)을 형성하고, 게이트 절연막(500) 위에 게이트 전극(600)을 형성한다. 게이트 전극(600)은 트렌치(450)를 채운다.
도 9를 참고하면, n+ 영역(400)의 일부분을 식각하고, 게이트 전극(600) 위에 산화막(510)을 형성한다. n+ 영역(400)의 일부분의 식각에 의해 p 형 에피층(300)의 일부분이 노출된다.
이어서, 노출된 p 형 에피층(300)의 일부분, n+ 영역(400) 및 산화막(510) 위에 소스 전극(700)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(800)을 형성한다.
이러한 제조 방법으로 인하여 반도체 소자를 완성한다. 본 실시예에 의 제조 방법에 따라 형성된 반도체 소자는 트렌치 게이트가 적용된 탄화 규소 MOSFET 일 수 있다.
이와 같이, 금속층을 마스크로 하여 트렌치(450)를 형성할 때, 리프트 오프 공정으로 마스크로 사용하지 않는 금속층은 제거하는데, 본 실시예에서와 같이 리프트 오프 공정 시 버퍼층 패턴(55)을 이용하기 때문에 버퍼층 패턴(55) 위에 위치한 금속층이 잔유물 없이 제거된다.
이에 따라, 트렌치(450) 내부에 금속 잔여물이 형성되는 것을 방지할 수 있다. 따라서, 트렌치(450) 내부에 게이트 전극(600)을 형성할 때 불량이 발생하지 않게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 버퍼층 55: 버퍼층 패턴
60: 감광막 패턴 70: 제1 금속층
80: 제2 금속층 100: n+ 형 탄화 규소 기판
200: n- 형 에피층 300: p 형 에피층
400: n+ 영역 450: 트렌치
500: 게이트 절연막 510: 산화막
600: 게이트 전극 700: 소스 전극
800: 드레인 전극

Claims (10)

  1. n+ 형 탄화 규소 기판의 제1면에 n- 형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계,
    상기 n+ 영역 위에 버퍼층을 형성하는 단계,
    상기 버퍼층의 일부분 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 버퍼층을 식각하여 상기 감광막 패턴 아래에 위치하고, 상기 n+ 영역의 일부분을 노출하는 버퍼층 패턴을 형성하는 단계,
    노출된 상기 n+ 영역 및 상기 감광막 패턴 위에 상기 n+ 영역 위에 위치하는 제1 부분 및 상기 감광막 패턴 위에 위치하는 제2 부분을 포함하는 제1 금속층 및 제2 금속층을 차례로 형성하는 단계,
    상기 버퍼막 패턴, 상기 감광막 패턴, 상기 제1 금속층의 상기 제2 부분 및 상기 제2 금속층의 상기 제2 부분을 제거하여 상기 n+ 영역의 일부분을 노출하는 단계, 그리고
    상기 제1 금속층의 상기 제1 부분 및 상기 제2 금속층의 제1 부분을 마스크로 하여 노출된 상기 n+ 영역의 일부분을 식각하여 트렌치를 형성하는 단계를 포함하고,
    상기 트렌치는 상기 n+ 영역 및 상기 p 형 에피층을 관통하고, 상기 n- 형 에피층에 형성되는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 버퍼층은 이산화 규소, BPSG 및 HDP 산화막 중 어느 하나로 형성하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 버퍼층 패턴을 형성하는 단계는 버퍼산화 식각액을 이용하여 습식 식각 공정을 진행하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 버퍼산화 식각액은 암모늄 플로라이드, 불산 및 물을 포함하는 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 버퍼층 패턴의 양 끝단은 각각 상기 감광막 패턴의 양 끝단에 대해 안쪽에 위치하는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 제1 금속층은 크롬을 사용하여 형성하고, 상기 제2 금속층은 니켈을 사용하여 형성하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 더 두꺼운 반도체 소자의 제조 방법.
  8. 제7항에서,
    상기 제1 금속층의 상기 제1 부분과 상기 제1 금속층의 상기 제2 부분은 떨어져 있고,
    상기 제2 금속층의 상기 제1 부분과 상기 제2 금속층의 상기 제2 부분은 떨어져 있는 반도체 소자의 제조 방법.
  9. 제8항에서,
    상기 버퍼막 패턴, 상기 감광막 패턴, 상기 제1 금속층의 상기 제2 부분 및 상기 제2 금속층의 상기 제2 부분의 제거는
    리프트 오프 공정을 실시하여 상기 버퍼막 패턴, 상기 감광막 패턴, 상기 제1 금속층의 상기 제2 부분 및 상기 제2 금속층의 상기 제2 부분을 동시에 제거하는 반도체 소자의 제조 방법.
  10. 제1항에서,
    상기 트렌치를 형성하는 단계 이후에
    상기 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 n+ 영역의 일부를 식각하고, 상기 게이트 전극 위에 산화막을 형성하는 단계, 그리고
    상기 p 형 에피층, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+ 형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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