JP6276560B2 - バイポーラ半導体装置およびその製造方法 - Google Patents

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Description

この発明は、バイポーラ半導体装置およびその製造方法に関する。
一般に、ＳｉＣ半導体素子は、ＳｉＣ基板上にＣＶＤ(化学気相成長)法などにより、成長させたＳｉＣ膜を用いて作製される。また、バイポーラＳｉＣ半導体素子では、ｐ型のＳｉＣ膜とｎ型のＳｉＣ膜を交互に成長させて積層する。
ｐ型のＳｉＣ膜とｎ型のＳｉＣ膜を連続で成長させることで、ｐｎ接合界面でのキャリアの再結合が抑制されて、ドリフト層へのキャリアの注入効率が向上し、定常損失を低減できるが、スイッチング損失を低減できない。
一方で、上記ｐ型,ｎ型のＳｉＣ膜の成長において、上記ｐ型のＳｉＣ膜とｎ型のＳｉＣ膜を不連続で成長させた場合、ｐｎ接合界面でキャリアの再結合が促進されることが報告されている(非特許文献１)。ｐｎ接合界面でキャリアの再結合が促進されるとスイッチング損失の低減が図れるものの、定常損失が増大してしまう。
このように、バイポーラ半導体素子では、一般に、定常損失とスイッチング損失とはトレードオフの関係にあり、スイッチング損失を低減させると、定常損失が増大してしまう傾向がある。
Ｓ.Ｋrishnaswami，Ａ.Ａgarwal，Ｓ.Ｈ.Ｒyu,Ｃ．Ｃapell，Ｊ.Ｒichmond，Ｊ.Ｐalmour，Ｓ.Ｂalachandran，Ｔ.Ｐ.Ｃhow，Ｓ.Ｂayne，Ｂ.Ｇeil，Ｋ.Ｊones and Ｃ.Ｓcozzie：ＩＥＥＥ Ｅlectron Ｄevice Ｌett.２６、２００５年、Ｎｏ.３,１７５
そこで、この発明の課題は、スイッチング損失を低減できると共に定常損失の増大を抑えることができるバイポーラ半導体装置およびその製造方法を提供することにある。
上記課題を解決するため、この発明のバイポーラ半導体装置は、
第１導電型の炭化珪素半導体であるドリフト層と、
上記ドリフト層上に形成された第２導電型の炭化珪素半導体である第１半導体層と、
上記ドリフト層と上記第１半導体層との間に形成されるか、または、上記ドリフト層に対して上記第１半導体層と反対の側に形成された上記第１導電型の第２半導体層のうち、
少なくとも上記ドリフト層と上記第１半導体層を備え、
上記第１半導体層内、上記ドリフト層内、上記第２半導体層内、上記ドリフト層と上記第２半導体層との間の界面のうちの少なくとも１つに、キャリアの再結合を促進する再結合促進面となる不純物濃度が急峻に変化する不連続成長面が形成され、
上記第１半導体層と上記ドリフト層との界面または上記第１半導体層と上記第２半導体層との界面に上記再結合促進面が形成されていない構成としたことを特徴とする。
この発明のバイポーラ半導体装置によれば、第１半導体層とドリフト層を備える場合は、第１半導体層とドリフト層との界面を除く第１半導体層内にキャリアの再結合を促進する再結合促進面を有することによって、スイッチング損失を低減できると共に、第１半導体層とドリフト層とのｐｎ接合界面におけるキャリアの再結合が抑制され、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
あるいは、上記第１半導体層とドリフト層と第２半導体層を備える場合は、第１半導体層内、ドリフト層内、第２半導体層内、ドリフト層と第２半導体層との間の界面のうちの少なくとも１つが再結合促進面であることによって、スイッチング損失を低減できると共に、第１半導体層とその半導体層とは異なる導電型のドリフト層や第２半導体層で形成されるｐｎ接合界面におけるキャリアの再結合が抑制され、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
そして、このバイポーラ半導体装置において、ｐｎ接合界面を形成する層を連続して成長させて、ｐｎ接合界面を連続成長界面とすることで、スイッチング損失を低減しつつ、定常損失も低減することが可能になる。
また、一実施形態のバイポーラ半導体装置では、
上記第２半導体層は、上記ドリフト層と上記第１半導体層との間に形成されており、
上記ドリフト層と上記第２半導体層との界面にキャリアの再結合を促進する上記再結合促進面が形成されている。
この実施形態では、ドリフト層と第２半導体層との界面にキャリアの再結合を促進する再結合促進面を形成することによって、スイッチング損失を低減できると共に、異なる導電型の第１半導体層と第２半導体層で形成されるｐｎ接合界面におけるキャリアの再結合を抑制できる。
また、一実施形態のバイポーラ半導体装置では、
上記第２半導体層は、
上記ドリフト層と上記第１半導体層との間に形成され、
上記ドリフト層に連なるように形成された第１の半導体層部と、
上記第１の半導体層部に連なるように形成された第２の半導体層部と
を有し、
上記ドリフト層は、第１の不純物濃度であり、
上記第２半導体層の第１の半導体層部は、厚さが１００ｎｍ未満であり、かつ、上記第２の半導体層部側の端で第２の不純物濃度に達していると共に下端と上端の間で上記第２の不純物濃度とは異なる第３の不純物濃度であり、
上記第２半導体層の第２の半導体層部は、上記第２の不純物濃度であると共に、
上記第３の不純物濃度は、上記第２の不純物濃度の１０倍もしくは上記第２の不純物濃度の１０分の１以下であり、
上記第２半導体層の第１の半導体層部内にキャリアの再結合を促進する上記再結合促進面が形成されている。
この実施形態では、第２半導体層の厚さ１００ｎｍ未満の第１の半導体層部において、第２の不純物濃度とは１桁以上相違する第３の不純物濃度から第２の不純物濃度に達している。これにより、上記第２半導体層の第１の半導体層部に不純物濃度が急峻に変化する不連続成長面が形成される。この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。
また、一実施形態のバイポーラ半導体装置では、
上記半導体層は、
上記ドリフト層に連なるように形成されるか、または、上記ドリフト層上に形成された中間層に連なるように形成された第１の半導体層部と、
上記第１の半導体層部に連なるように形成された第２の半導体層部と、
上記第２の半導体層部に連なるように形成された第３の半導体層部と
を有し、
上記第１,第２,第３の半導体層部は、互いに同じ導電型であって、かつ、上記ドリフト層と異なる導電型であり、
上記第１半導体層の第１の半導体層部は、第１の不純物濃度であり、
上記第１半導体層の第２の半導体層部は、厚さが１００ｎｍ未満であり、かつ、上記第３の半導体層部側の端で第２の不純物濃度に達していると共に下端と上端との間で上記第２の不純物濃度とは異なる第３の不純物濃度であり、
上記第１半導体層の第３の半導体層部は、上記第２の不純物濃度であると共に、
上記第３の不純物濃度は、上記第２の不純物濃度の１０倍以上もしくは上記第２の不純物濃度の１０分の１以下であり、
上記第１半導体層の第２の半導体層部内に上記再結合促進面を有する。
この実施形態では、厚さ１００ｎｍ未満の第１半導体層の第２の半導体層部において、第２の不純物濃度とは１桁以上相違する第３の不純物濃度から上記第２の不純物濃度に達している。これにより、上記第２の半導体層部に不純物濃度が急峻に変化する不連続成長面が形成される。この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。
したがって、互いに同じ導電型である第１,第２,第３の半導体層部で構成される第１半導体層は、第２の半導体層部内に不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。したがって、上記第２導電型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
また、一実施形態のバイポーラ半導体装置では、上記第１の不純物濃度と上記第２の不純物濃度とは、互いに異なる。
この実施形態では、上記第１半導体層の第１の半導体層部と第２の半導体層部との界面を不連続成長面として、スイッチング損失を低減できると共に定常損失の増大を抑えることができる。
また、一実施形態のバイポーラ半導体装置では、上記第１の不純物濃度と上記第２の不純物濃度とは、略同一である。
この実施形態では、上記第１の不純物濃度である上記第１半導体層の上記第２の半導体層部が不連続成長面を有することにより、スイッチング損失を低減できると共に定常損失の増大を抑えることができる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層は、
原料ガスを結晶成長表面に供給して上記第１の半導体層部を形成した後、原料ガスの供給を１分間以上停止してから、原料ガスを供給して、上記第２の半導体層部と上記第３の半導体層部とを形成したものである。
この実施形態では、上記原料ガスの供給を１分間以上停止してから形成した第１半導体層の第２の半導体層部でもって、同一導電型である上記第１の半導体層部と第２の半導体層部との界面を不連続成長面とすることができる。したがって、この実施形態によれば、上記第１半導体層の第１の半導体層部と第２の半導体層部との界面を連続成長面とした場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層は、
原料ガスを結晶成長表面に供給して予め定められた成長速度で上記第１の半導体層部を形成した後、炭化珪素の成長速度を１分間以上零としてから、原料ガスを供給して、予め定められた成長速度で上記第２の半導体層部と上記第３の半導体層部とを形成したものである。
この実施形態では、炭化珪素の成長速度を１分間以上零としてから形成した第１半導体層の第２の半導体層部に不連続成長面が形成されていることによって、スイッチング損失を低減できると共に定常損失の増大を抑えることができる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層は、
原料ガスを結晶成長表面に供給して１５００℃以上の雰囲気温度で上記第１の半導体層部を形成した後、雰囲気温度を１４００℃以下に降温させてから、再び１５００℃以上の雰囲気温度に昇温して原料ガスを供給して、上記第２の半導体層部と上記第３の半導体層部とを形成したものである。
この実施形態では、上記第１半導体層の第１の半導体層部を形成する１５００℃以上の雰囲気温度から、雰囲気温度を１００℃以上降下させてから再び１５００℃以上の雰囲気温度に昇温して形成した第１半導体層の第２の半導体層部でもって、上記第１の半導体層部と第２の半導体層部との界面を不連続成長面とすることができる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層がアノード層を構成しているダイオードである。
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるダイオードを実現できる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層がベース層を構成しているトランジスタである。
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるトランジスタを実現できる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層がエミッタ層を構成しているＩＧＢＴである。
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)を実現できる。
また、一実施形態のバイポーラ半導体装置では、上記第１半導体層がベース層を構成しているＧＴＯである。
この実施形態では、スイッチング損失を低減できると共に定常損失の増大を抑えることができるＧＴＯ(ゲート・ターンオフ・サイリスタ)を実現できる。
また、この発明のバイポーラ半導体装置の製造方法は、
上記バイポーラ半導体装置の製造方法であって、
原料ガスを結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第１の不純物濃度を有する上記第１半導体層の第１の半導体層部を形成し、
上記第１の半導体層部を形成した後、上記原料ガスの供給を１分間以上停止してから、上記原料ガスを供給して、
上記第１の半導体層部上に上記第１の半導体層部に連なるように形成されていて上記第１の半導体層部と同じ導電型であり、厚さが１００ｎｍ未満であり、かつ、上端で第２の不純物濃度に達していると共に下端と上端との間で上記第２の不純物濃度の１０倍以上もしくは上記第２の不純物濃度の１０分の１以下である第３の不純物濃度を有する上記第１半導体層の第２の半導体層部と、
上記第２の半導体層部上に上記第２の半導体層部に連なるように形成されていて上記第２の半導体層部と同じ導電型であると共に上記第２の不純物濃度である上記第１半導体層の第３の半導体層部と
を形成することを特徴としている。
この発明のバイポーラ半導体装置の製造方法によれば、上記原料ガスの供給を１分間以上停止してから形成した第１半導体層の第２の半導体層部でもって、同一導電型である上記第１半導体層の第１の半導体層部と第２の半導体層部との界面を不連続成長面とすることができる。したがって、ｐｎ接合界面を不連続成長面とする場合に比べて、ドリフト層へのキャリア注入効率を高く保ったまま、定常損失の増大を抑えながら、スイッチング損失の低減を図れる。
また、この発明の他の観点のバイポーラ半導体装置の製造方法は、
上記バイポーラ半導体装置の製造方法であって、
原料ガスを予め定められた供給速度で結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第１の不純物濃度を有する上記第１半導体層の第１の半導体層部を形成し、
上記第１の半導体層部を形成した後、１分間以上、炭化珪素の成長速度を略零とするように原料ガスの供給速度を制御してから、
原料ガスを予め定められた供給速度で供給して、
上記第１の半導体層部上に上記第１の半導体層部に連なるように形成されていて上記第１の半導体層部と同じ導電型であり、厚さが１００ｎｍ未満であり、かつ、上端で上記第１の不純物濃度に達していると共に下端と上端との間で上記第１の不純物濃度の１０倍以上もしくは上記第１の不純物濃度の１０分の１以下である第２の不純物濃度を有する上記第１半導体層の第２の半導体層部と、
上記第２の半導体層部上に上記第２の半導体層部に連なるように形成されていて上記第２の半導体層部と同じ導電型であると共に上記第１の不純物濃度である上記第１半導体層の第３の半導体層部と
を形成することを特徴としている。
この発明の製造方法によれば、炭化珪素の成長速度を１分間以上零としてから形成した第１半導体層の第２の半導体層部に不連続成長面が形成される。したがって、この発明によれば、上記第１半導体層の第２の半導体層部に不連続成長面が形成されていない場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができるバイポーラ半導体装置を製造できる。
また、この発明の他の観点のバイポーラ半導体装置の製造方法は、
上記バイポーラ半導体装置の製造方法であって、
原料ガスを結晶成長表面に供給して、１５００℃以上の雰囲気温度で、炭化珪素半導体で作製されていると共に第１の不純物濃度を有する上記第１半導体層の第１の半導体層部を形成し、
上記第１の半導体層部を形成した後、雰囲気温度を１４００℃以下に降温させてから、１５００℃以上の雰囲気温度に昇温して、上記原料ガスを供給し、
上記第１の半導体層部上に上記第１の半導体層部に連なるように形成されていて上記第１の半導体層部と同じ導電型であり、厚さが１００ｎｍ未満であり、かつ、上端で第２の不純物濃度に達していると共に下端と上端との間で上記第２の不純物濃度の１０倍以上もしくは上記第２の不純物濃度の１０分の１以下である第３の不純物濃度を有する上記第１半導体層の第２の半導体層部と、
上記第２の半導体層部上に上記第２の半導体層部に連なるように形成されていて上記第２の半導体層部と同じ導電型であると共に上記第２の不純物濃度である上記第１半導体層の第３の半導体層部と
を形成することを特徴としている。
この発明の製造方法によれば、上記第１半導体層の第１の半導体層部を形成する１５００℃以上の雰囲気温度から、雰囲気温度を１００℃以上降下させてから再び１５００℃以上の雰囲気温度に昇温して形成した第１半導体層の第２の半導体層部でもって、同じ導電型の上記第１の半導体層部と第２の半導体層部との界面を不連続成長面とすることができる。したがって、この発明によれば、上記第１半導体層の第１の半導体層部と第２の半導体層部との界面を連続成長面とした場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができるバイポーラ半導体装置を製造できる。
この発明のバイポーラ半導体装置によれば、第１半導体層内、ドリフト層内、第２半導体層内、ドリフト層と第２半導体層との間の界面のうちの少なくとも１つがキャリアの再結合を促進する再結合促進面を有することによって、スイッチング損失を低減できると共に、ｐｎ接合界面におけるキャリアの再結合が抑制され、ドリフト層へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
この発明のバイポーラ半導体装置の第１実施形態であるダイオードの断面図である。 上記順回復特性のシミュレーション結果を示す図である。 上記逆回復特性のシミュレーション結果を示す図である。 上記第１実施形態の変形例の断面図である。 この発明のバイポーラ半導体装置の第２実施形態であるｎｐｎバイポーラトランジスタの断面図である。 上記第２実施形態の変形例の断面図である。 この発明のバイポーラ半導体装置の第３実施形態であるＩＧＢＴの断面図である。 上記第３実施形態の変形例の断面図である。 この発明のバイポーラ半導体装置の第４実施形態であるＧＴＯの断面図である。 上記第４実施形態の変形例の断面図である。
以下、この発明を図示の実施の形態により詳細に説明する。
〔第１実施形態〕
図１は、この発明のバイポーラ半導体装置の第１実施形態としてのＳｉＣ ダイオード２０の断面図である。この第１実施形態では、第１の導電型としてのｎ型の４Ｈ型ＳｉＣで作製した基板２１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。また、この第１実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。
上記ｎ型の４Ｈ型ＳｉＣ基板２１上に、順次、ｎ型４Ｈ−ＳｉＣ、ｐ型(第２の導電型)４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、エピタキシャルＳｉＣダイオード２０を作製する。
図１に示すｎ型の４Ｈ型ＳｉＣ基板２１は、改良レーリー法によって成長させたインゴットを、オフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたｎ型の４Ｈ型ＳｉＣ基板２１のキャリア密度は４×１０１８ｃｍ−３、厚さは３５０μｍである。
カソードとなるｎ型の４Ｈ型ＳｉＣ基板２１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)とアルミニウムドープｐ型ＳｉＣ層(ｐ型成長層)を順次エピタキシャル成長で形成する。上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示す第２半導体層のｎ型のバッファ層２２とｎ型のドリフト層２３となる。また、バッファ層２２はドナー密度４×１０１８ｃｍ−３、膜厚は５．０μｍである。また、ドリフト層２３はドナー密度２×１０１４ｃｍ−３、膜厚は１２０μｍである。
一方、上記アルミニウムドープｐ型ＳｉＣ層であるｐ型成長層が、アノード層となる第１のｐ型接合層２４と第２のｐ型接合層２５とｐ＋型コンタクト層２６となる。
上記第１のｐ型接合層２４は、第１半導体層の第１の半導体層部をなし、第１の不純物濃度としてのアクセプタ密度が１×１０１８ｃｍ−３であり、膜厚は２．０μｍである。
また、第２のｐ型接合層２５は、膜厚が０．５μｍである。この第２のｐ型接合層２５は、上記第１のｐ型接合層２４上に上記第１のｐ型接合層２４に接するように形成されている第１半導体層の第２の半導体層部２５Ａと、この第２の半導体層部２５Ａ上に第２の半導体層部２５Ａに連なるように形成されている第１半導体層の第３の半導体層部２５Ｂとを有する。上記第１のｐ型接合層２４と第２の半導体層部２５Ａと第３の半導体層部２５Ｂで第１半導体層を構成している。
上記第２の半導体層部２５Ａは、厚さが１００ｎｍ未満(例えば５０ｎｍ)であり、この第２の半導体層部２５Ａは、上端２５Ａ‐１において、第２の不純物濃度であるアクセプタ密度１×１０１９ｃｍ−３に達している。また、この第２の半導体層部２５Ａは、下端２５Ａ‐２と上端２５Ａ‐１との間でアクセプタ密度１×１０１９ｃｍ−３の１０倍以上の第３の不純物濃度としてのアクセプタ密度(例えば、１×１０２０ｃｍ−３)を有している。上記第２の半導体層部２５Ａと上記第１のｐ型接合層２４との界面に不連続成長面が形成される。なお、上記第２の半導体層部２５Ａの厚さは、１０ｎｍでもよい。また、上記１０倍以上の第３の不純物濃度を、１×１０２１ｃｍ−３としてもよい。
また、上記第３の半導体層部２５Ｂは、第２の不純物濃度としてのアクセプタ密度１×１０１９ｃｍ−３を有する。
また、ｐ＋型コンタクト層２６はアクセプタ密度が１×１０２０ｃｍ−３であり、膜厚は０．５μｍである。
この第１実施形態のＳｉＣダイオード２０は、上記ｎ型の４Ｈ型ＳｉＣ基板２１の上に、ｎ型バッファ層２２、ｎ型ドリフト層２３、第１のｐ型接合層２４、第２のｐ型接合層２５およびｐ＋型コンタクト層２６を順次形成したものであるが、作製時の処理条件を以下により詳しく説明する。
先ず、この実施形態のＳｉＣダイオード２０は、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム(Ａｌ(ＣＨ３)３) を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量(供給速度)は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、Ｔｏｒｒで表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
まず、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、雰囲気温度を室温から１４００℃まで３０分で昇温する。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃の雰囲気温度において、カソードとなるｎ型の４Ｈ型ＳｉＣ基板２１の表面を３０分、エッチングする。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃から１５５０℃まで１５分で昇温する。
次に、カソードとなるｎ型の４Ｈ型ＳｉＣ基板２１のＣ面にバッファ層２２を形成する工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(１７ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２０分である。
次に、ドリフト層２３の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０．００８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４８０分である。
次に、第１半導体層の第１の半導体層部としての第１のｐ型接合層２４の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を結晶成長表面に供給する。この工程の処理時間は８分である。
(降温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
(昇温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１４００℃から１５５０℃まで３０分で昇温する。
次に、第２,第３の半導体層部をなす第２のｐ型接合層２５の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３００ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。
次に、ｐ＋型コンタクト層２６の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０００ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
次に、Ｈ２雰囲気において、１００Ｔｏｒｒで、１４００℃から４００℃まで３０分で降温する。
上記の各工程,処理により、この第１実施形態のＳｉＣダイオード用のＳｉＣエピタキシャルウェハを作製できる。
なお、上記降温工程と昇温工程において、温度を１４００℃に下げてから再び１５５０℃に上げて次の層を再成長させたが、室温(あるいはウェハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。
次に、この第１実施形態となるＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図１に示すこの第１実施形態のＳｉＣダイオード２０を作製できる。
まず、反応性イオンエッチング(ＲＩＥ)によりＳｉＣエピタキシャルウェハの両端部を除去してメサ構造に加工する。このＲＩＥにおけるエッチングガスとしては、ＣＦ４(４弗化炭素)とＯ２を用いて、プラズマ処理装置により、圧力５Ｐａ、高周波電力２６０Ｗの条件で深さ約３．５μｍまでエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
次に、エッチングにより形成したメサ底部での電界集中を緩和するために、メサ底部に幅２５０μｍ、深さ０．７μｍのｐ型ＪＴＥ(ジャンクション・ターミネーション・エクステンション)２７を設けた。このｐ型ＪＴＥ２７は、Ａｌイオン注入により形成した。このＡｌイオン注入のエネルギーは３０〜４５０ｋｅＶの間で６段階に変え、トータルドーズ量は１．２×１０１３ｃｍ−２である。また、このｐ型ＪＴＥ２７の形成時には、ＪＴＥ２７の注入層がボックスプロファイルとなるように設計した。イオン注入は全て室温で行い、イオン注入のマスクには、グラファイト(厚さ５μｍ)を用いた。注入イオンの活性化のための熱処理をアルゴンガス雰囲気中で１７００℃、３分の条件で行った。アニールの後、温度１２００℃、３時間のウェット酸化により保護膜としての熱酸化膜２８を形成した。なお、図１において、３１は、絶縁保護膜(もしくは酸化膜)である。
次に、ｎ型の４Ｈ型ＳｉＣ基板２１の下面に、Ｎｉ(厚さ３５０ｎｍ)を蒸着させてカソード電極２９を形成する。ｐ＋型コンタクト層２６上に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれ蒸着し、アノード電極３０とする。アノード電極３０は、Ｔｉ層３０ａとＡｌ層３０ｂから構成されている。最後に、１０００℃で２０分間の熱処理を行って、カソード電極２９およびアノード電極３０をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２．６ｍｍφでありほぼ円形である。なお、この実施形態ではアルミニウムイオン注入によってｐ型ＪＴＥ２７を形成したが、ボロン(Ｂ)のイオン注入を用いた場合でも同様の効果がある。
この第１実施形態のＳｉＣダイオード２０の耐電圧は２０ｋＶであり、オン電圧は、３．３５Ｖである。このオン電圧(順方向電圧)は、図２の順方向特性図に示すように、実線で示す特性曲線Ｋ１における電流密度１００Ａ／ｃｍ２での値である。この順方向特性は、このＳｉＣダイオード２０の電流電圧特性をカーブトレーサで測定して求めた。
一方、上記第１実施形態のＳｉＣエピタキシャルウェハの製造工程において、上記第２のｐ型接合層２５の形成工程の前に上記(降温工程)と(昇温工程)を行わないで作製した比較例のＳｉＣダイオードでは、図３に一点鎖線で示す特性曲線Ｋ２の如く、電流密度１００Ａ／ｃｍ２でのオン電圧は、３．３３Ｖであった。
すなわち、上記第１実施形態では、上記比較例に比べて、順方向電圧がわずかに増加しているが、この増加は、０.６％(０.０２Ｖ)であり、上記第１実施形態の順方向特性と上記比較例の順方向特性とは略同じと言える。
次に、図３に、逆回復特性を示す。図３に実線で示す特性曲線Ｋ１１は、上記第１実施形態の逆回復特性であり、図３に一点鎖線で示す特性曲線Ｋ１２は、上記比較例の逆回復特性である。
図３の逆回復特性から、上記第１実施形態では、逆方向電流密度が２００(Ａ/ｃｍ２)であり、上記比較例の逆方向電流密度２６８(Ａ/ｃｍ２)から略２５％減少している。また、上記第１実施形態では、逆回復時間が、０.１５６(μ秒)であり、上記比較例の逆回復時間０.１９２(μ秒)から約２０％減少している。その結果、逆回復容量は、上記第１実施形態では、０.８０(μＣ)であり、上記比較例の逆回復容量１.３４(μＣ)から４０％も減少している。このことは、本実施形態によれば、上記比較例に比べて、スイッチング損失を大幅に低減できることを示している。
上述の如く、本実施形態では、厚さ１００ｎｍ未満(例えば５０ｎｍ)の第２の半導体層部２５Ａにおいて、第２の不純物濃度であるアクセプタ密度１×１０１９ｃｍ−３とは１桁以上相違する第３の不純物濃度(例えば、１×１０２０ｃｍ−３)から上記第２の不純物濃度であるアクセプタ密度１×１０１９ｃｍ−３に達している。これにより、上記第２の半導体層部２５Ａに不純物濃度が急峻に変化する不連続成長面が形成される。
これにより、この実施形態によれば、互いに同じ導電型である第１のｐ型接合層２４,第２のｐ型接合層２５で構成される半導体層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば１×１０４ｃｍ／ｓ以上の有限の値を有する。
したがって、この実施形態によれば、上記ｐ型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ドリフト層２３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
尚、上記第１実施形態のＳｉＣダイオード２０のエピタキシャルウェハを作製する工程において、第１のｐ型接合層２４の形成工程の後、かつ、上記第２のｐ型接合層２５の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記第１のｐ型接合層２４の形成工程の後、かつ、上記第２のｐ型接合層２５の形成工程の前に、原料ガスとしてのシラン、プロパン、トリメチルアルミニウムの供給を１分間以上(例えば３分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記第２のｐ型接合層２５を形成することでもって、上記厚さが１００ｎｍ未満であると共に上端２５Ａ‐１と下端２５Ａ‐２との間で不純物濃度が１桁以上変化している第２の半導体層部２５Ａを有する第２のｐ型接合層２５を形成できる。
また、上記第１実施形態では、第２のｐ型接合層２５の第３の半導体層部２５Ｂの第２の不純物濃度(１×１０１９ｃｍ−３)を第１半導体層の第１の半導体層部としての第１のｐ型接合層２４の第１の不純物濃度(１×１０１８ｃｍ−３)よりも高くしたが、逆に、第３の半導体層部２５Ｂの第２の不純物濃度を例えば１×１０１８ｃｍ−３とし、第１半導体層の第１の半導体層部としての第１のｐ型接合層２４の第１の不純物濃度を例えば１×１０１９ｃｍ−３としてもよい。この場合、上記第２の半導体層部２５Ａは、上端２５Ａ‐１において第２の不純物濃度(例えば１×１０１８ｃｍ−３)であり、上端２５Ａ‐１と下端２５Ａ‐２との間で第２の不純物濃度の１０倍以上の第３の不純物濃度(例えば、１×１０１９ｃｍ−３)を有する。
〔第１実施形態の変形例〕
図４は、上記第１実施形態の変形例であるｐｎ接合ダイオード４０の断面図である。この変形例では、前述の第１実施形態の第１のｐ型接合層２４と第２のｐ型接合層２５に替えて、１層のｐ型接合層４１を備えた点だけが、前述の第１実施形態と異なる。よって、この変形例では、前述の第１実施形態と同一の部分には、同一の符号を付して、前述の第１実施形態と異なる部分を主に説明する。
上記ｐ型接合層４１は、アルミニウムドープｐ型ＳｉＣ層であり、膜厚は２．５μｍである。
このｐ型接合層４１は、次の第１〜第３の工程でもって作製される。
(第１の工程)
５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、第１半導体層の第１の半導体層部としてのｐ型ＳｉＣ部４１Ａを成膜する。この第１の工程の処理時間は８分である。
(第２の工程)
次に、上記ｐ型ＳｉＣ膜の成長速度を１分間以上(例えば３分間)零にする。ここで、原料ガスを停止すると、上記水素によるキャリアガスの影響でもって成長させたｐ型ＳｉＣ膜が極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように原料ガスを供給することによって、上記ｐ型ＳｉＣ膜の成長速度を零にする。
(第３の工程)
次に、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、ｐ型ＳｉＣ膜を成膜する。このｐ型ＳｉＣ膜は、第１半導体層の第２の半導体層部としてのｐ型ＳｉＣ部４１Ｂと第１半導体層の第３の半導体層部としてのｐ型ＳｉＣ部４１Ｃとで構成されている。この第３の工程の処理時間は２分である。
上記第１〜第３の工程でもって作製されたｐ型接合層４１は、アクセプタ密度が１×１０１８ｃｍ−３であり、膜厚が２．０μｍである第１半導体層の第１の半導体層部としてのｐ型ＳｉＣ部４１Ａを有する。
また、上記ｐ型接合層４１は、上記ｐ型ＳｉＣ部４１Ａ上にｐ型ＳｉＣ部４１Ａに連なるように形成されていて、厚さが１００ｎｍ未満(例えば、５０ｎｍ)である第１半導体層の第２の半導体層部としてのｐ型ＳｉＣ部４１Ｂを有する。このｐ型ＳｉＣ部４１Ｂは、上端４１Ｂ‐１でアクセプタ密度が１×１０１８ｃｍ−３に達していると共に上端４１Ｂ‐１と下端４１Ｂ‐２との間で上記アクセプタ密度１×１０１８ｃｍ−３の１０分の１以下であるアクセプタ密度(例えば、１×１０１７ｃｍ−３)を有している。なお、上記ｐ型ＳｉＣ部４１Ｂの厚さは１０ｎｍとしてもよい。また、上記１０分の１以下であるアクセプタ密度を、１×１０１４ｃｍ−３としてもよい。
さらに、上記ｐ型接合層４１は、上記ｐ型ＳｉＣ部４１Ｂ上に上記ｐ型ＳｉＣ部４１Ｂに連なるように形成されていて、アクセプタ密度が１×１０１８ｃｍ−３である第１半導体層の第３の半導体層部としてのｐ型ＳｉＣ部４１Ｃを有する。
この変形例によれば、互いに同じ導電型であるｐ型ＳｉＣ部４１Ａ,ｐ型ＳｉＣ部４１Ｂ,ｐ型ＳｉＣ部４１Ｃで構成されるｐ型接合層４１の上記ｐ型ＳｉＣ部４１Ｂが不連続成長面を有する。このｐ型ＳｉＣ部４１Ｂの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記ｐ型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、ｐｎ接合界面を不連続成長面とした場合に比べて、ドリフト層２３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
なお、上記第１実施形態やその変形例では、アノード層(第１のｐ型接合層２４(第１の半導体層)と第２のｐ型接合層２５(第２,第３の半導体層部)やｐ型接合層４１(第２,第３の半導体層部))に本発明の構成を適用したが、本発明は、基本的に、ｐｎ接合と基板以外には適用可能であり、例えば、第２半導体層としてのｎ型バッファ層２２や、ｎ型バッファ層２２とｎ型ドリフト層２３との界面や、第２のｐ型接合層２５とｐ＋型コンタクト層２６との界面や、ｐ＋型コンタクト層２６層中や、ｐ型接合層４１とｐ＋型コンタクト層２６との界面にも適用可能である。
また、上記第１実施形態では、ｎ型ドリフト層２３、第１のｐ型接合層２４(第１の半導体層部)、第２の半導体層部２５Ａ、第３の半導体層部２５Ｂを順次形成し、第１実施形態の変形例では、ｎ型ドリフト層２３、ｐ型ＳｉＣ部４１Ａ(第１の半導体層部)、ｐ型ＳｉＣ部４１Ｂ(第２の半導体層部)、ｐ型ＳｉＣ部４１Ｃ(第３の半導体層部)を順次形成したが、ｎ型ドリフト層上に第２半導体層としてのｎ型の中間層を形成し、そのｎ型の中間層上に第１半導体層のｐ型の第１の半導体層部とｐ型の第２の半導体層部とｐ型の第３の半導体層部を順次形成してもよい。
〔第２実施形態〕
次に、図５に、この発明のバイポーラ半導体装置の第２実施形態を示す。図５は、第２実施形態としてのｎｐｎバイポーラトランジスタ６０の断面図である。この第２実施形態でも、ｎ型の４Ｈ型ＳｉＣの基板を採用している。このｎ型の４Ｈ型ＳｉＣの基板上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ６０を作製した。なお、この第２実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。
ｎ型の４Ｈ型ＳｉＣ基板６１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板６１はｎ型であり、ホール効果測定法によって測定したキャリア密度は４×１０１８ｃｍ−３、厚さは３５０μｍである。このｎ型の４Ｈ型ＳｉＣ基板６１のＣ面上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣの第２半導体層としてのｎ型バッファ層６２とｎ型ドリフト層６３を成膜する。
このｎ型ドリフト層６３の上にアルミドープｐ型ＳｉＣの第１のｐ型成長層６４、アルミドープｐ型ＳｉＣの第２のｐ型成長層６５、および窒素ドープｎ型ＳｉＣのｎ型成長層６６を順番にエピタキシャル成長法で成膜した。ｎ型バッファ層６２とｎ型ドリフト層６３がｎ型コレクタ層になる。
上記ｎ型バッファ層６２はドナー密度４×１０１７ｃｍ−３、膜厚は５μｍである。また、ｎ型ドリフト層６３はドナー密度２×１０１４ｃｍ−３、膜厚は１２０μｍである。
また、ｐ型ベース層を構成する第１半導体層の第１の半導体層部としての第１のｐ型成長層６４は、第１の不純物濃度としてのアクセプタ密度が２×１０１７ｃｍ−３で、層厚が０.５μｍである。
また、ｐ型ベース層を構成する第２,第３の半導体層部をなす第２のｐ型成長層６５は、層厚が０.５μｍである。この第２のｐ型成長層６５は、上記第１のｐ型成長層６４上に第１のｐ型成長層６４に接するように形成されていて厚さが１００ｎｍ未満(例えば、５０ｎｍ)の第１半導体層の第２の半導体層部としてのｐ型成長層部６５Ａと、上記ｐ型成長層部６５Ａ上にｐ型成長層部６５Ａに連なるように形成されている第１半導体層の第３の半導体層部としてのｐ型成長層部６５Ｂとを有する。なお、上記ｐ型成長層部６５Ａの厚さは、１０ｎｍでもよい。上記第１のｐ型成長層６４とｐ型成長層部６５Ａとｐ型成長層部６５Ｂで第１半導体層を構成している。
上記第１半導体層の第２の半導体層部としてのｐ型成長層部６５Ａは、上端６５Ａ‐１で第２の不純物濃度であるアクセプタ密度１×１０１８ｃｍ−３に達している。また、このｐ型成長層部６５Ａは、上端６５Ａ‐１と下端６５Ａ‐２との間で上記第２の不純物濃度であるアクセプタ密度１×１０１８ｃｍ−３の１０倍以上のアクセプタ密度(例えば、１×１０１９ｃｍ−３)を有している。また、上記１０倍以上のアクセプタ密度を、１×１０２１ｃｍ−３としてもよい。
上記第１半導体層の第３の半導体層部としてのｐ型成長層部６５Ｂは、第２の不純物濃度としてのアクセプタ密度１×１０１８ｃｍ−３である。
上記第２のｐ型成長層６５上にｎ型エミッタとなるｎ型成長層６６が形成されている。このｎ型成長層６６は、ドナー密度７×１０１７ｃｍ−３、膜厚は０．７５μｍである。
次に、この実施形態のｎｐｎバイポーラトランジスタ６０を作製するときの処理条件を説明する。材料ガスとして、シラン（ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素（Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量(供給速度)は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、Ｔｏｒｒで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
まず、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、雰囲気温度を室温から１４００℃まで３０分で昇温する。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃の雰囲気温度において、コレクタとなるｎ型の４Ｈ型ＳｉＣ基板６１の表面を３０分、エッチングする。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃から１５５０℃まで１５分で昇温する。
次に、コレクタとなるｎ型の４Ｈ型ＳｉＣ基板６１のＣ面にｎ型バッファ層６２を形成する工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(１７ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２０分である。
次に、ｎ型ドリフト層６３の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０．００８ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４８０分である。
次に、第１半導体層の第１の半導体層部としての第１のｐ型成長層６４の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を結晶成長表面に供給する。この工程の処理時間は２分である。
(降温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
(昇温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１４００℃から１５５０℃まで３０分で昇温する。
次に、第２,第３の半導体層部をなす第２のｐ型成長層６５の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。
次に、ｎ型エミッタとなるｎ型成長層６６の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
次に、Ｈ２雰囲気において、１００Ｔｏｒｒで、１４００℃から４００℃まで３０分で降温する。
上記の各工程,処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェハを作製できる。
なお、上記降温工程と昇温工程において、温度を１４００℃に下げてから再び１５５０℃に上げて次の層を再成長させたが、室温(あるいはウエハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。
次に、この第２実施形態となるＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図５に示すこの第２実施形態のｎｐｎバイポーラトランジスタを作製できる。
まず、反応性イオンエッチング(ＲＩＥ)によりｎ型成長層６６を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、ｎ型エミッタとなるｎ型成長層６６を残す。このＲＩＥのエッチングガスとしては、ＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)によりメサ構造にする。このＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。
この第２実施形態では、ベース端部での電界集中を緩和するためのｐ型ガードリング５６と、ベースのコンタクト領域６８を同一プロセスのＡｌ(アルミニウム)イオン注入によって形成した。ベースのコンタクト領域６８は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング５６の幅は１５０μｍである。コンタクト領域６８,ｐ型ガードリング５６の深さは共に０．５μｍである。
ｐ型ガードリング５６、ベースのコンタクト領域６８を形成する時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。このイオン注入のマスクとしては、ＣＶＤにより形成したＳｉＯ２膜(厚さ５μｍ)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
次に、アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計２μｍの酸化膜５８を形成した。
次に、ｎ型の４Ｈ型ＳｉＣ基板６１の下面にコレクタ電極５９Ｃを形成する。また、ベースのコンタクト領域６８にベース電極５９Ｂを形成する。また、ｎ型エミッタとなるｎ型成長層６６にＮｉを蒸着してエミッタ電極６９を形成する。次に、１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。
最後に、ベース電極５９Ｂおよびエミッタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは、一例として３．２ｍｍ×３．２ｍｍである。なお、この第２実施形態では、Ａｌイオン注入によってガードリング５６を形成したが、Ｂ(硼素)イオン注入を用いた場合でも同様の効果がある。
また、ｎｐｎバイポーラトランジスタ６０においては、ｎ型の４Ｈ型ＳｉＣ基板６１、ｎ型バッファ層６２、ｎ型ドリフト層６３、第１のｐ型成長層６４及び第２のｐ型成長層６５のそれぞれの接合面（図中水平方向に広がる面）は、すべて（０００−１）カーボン面から８度のオフ角をもつ面に平行になっている。
こうして作製したｎｐｎバイポーラトランジスタ６０の耐圧は３０ｋＶである。オン抵抗は１０.０ｍΩｃｍ２であり、最大電流増幅率は約１５であった。 このオン抵抗は、ベース電流０.６Ａ、コレクタ電流密度１００Ａ／ｃｍ２での初期状態での値である。
上述の如く、本実施形態では、厚さ１００ｎｍ未満(例えば５０ｎｍ)の第１半導体層の第２の半導体層部としてのｐ型成長層部６５Ａにおいて、第２の不純物濃度であるアクセプタ密度１×１０１８ｃｍ−３とは１桁以上相違する第３の不純物濃度(例えば、１×１０１９ｃｍ−３)から上記第２の不純物濃度であるアクセプタ密度１×１０１８ｃｍ−３に達している。これにより、上記第１半導体層の第２の半導体層部としてのｐ型成長層部６５Ａに不純物濃度が急峻に変化する不連続成長面が形成される。
これにより、この実施形態によれば、互いに同じ導電型である第１のｐ型成長層６４,第２のｐ型成長層６５で構成される半導体層であるｐ型ベース層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば１×１０４ｃｍ／ｓ以上の有限の値を有する。
したがって、この実施形態によれば、上記ｐ型の炭化珪素半導体で作製されている半導体層であるｐベース層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ｎ型ドリフト層６３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
尚、上記実施形態のｎｐｎバイポーラトランジスタ６０のエピタキシャルウェハを作製する工程において、第１のｐ型成長層６４の形成工程の後、かつ、上記第２のｐ型成長層６５の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記第１のｐ型成長層６４の形成工程の後、かつ、上記第２のｐ型成長層６５の形成工程の前に、原料ガスとしてのシラン、プロパン、トリメチルアルミニウムの供給を１分間以上(例えば３分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記第２のｐ型成長層６５を形成することでもって、上記厚さが１００ｎｍ未満であると共に上端６５Ａ‐１と下端６５Ａ‐２との間で不純物濃度が１桁以上変化している第１半導体層の第２の半導体層部としてのｐ型成長層部６５Ａを有する第２のｐ型成長層６５を形成できる。
また、上記実施形態では、第２のｐ型成長層６５の第１半導体層の第３の半導体層部としてのｐ型成長層部６５Ｂの第２の不純物濃度(１×１０１８ｃｍ−３)を第１半導体層の第１の半導体層部としての第１のｐ型成長層６４の第１の不純物濃度(２×１０１７ｃｍ−３)よりも高くしたが、逆に、第１半導体層の第３の半導体層部としてのｐ型成長層部６５Ｂの第２の不純物濃度を例えば１×１０１８ｃｍ−３とし、第１半導体層の第１の半導体層部としての第１のｐ型成長層６４の第１の不純物濃度を例えば１×１０１９ｃｍ−３としてしてもよい。この場合、上記第１半導体層の第２の半導体層部としてのｐ型成長層部６５Ａは、上端６５Ａ‐１において第２の不純物濃度(例えば１×１０１８ｃｍ−３)であり、上端６５Ａ‐１と下端６５Ａ‐２との間で第２の不純物濃度の１０倍以上の第３の不純物濃度(例えば１×１０１９ｃｍ−３)を有する。
〔第２実施形態の変形例〕
図６は、上記第２実施形態の変形例であるｎｐｎバイポーラトランジスタ８０の断面図である。この変形例では、前述の第２実施形態の第１のｐ型成長層６４と第２のｐ型成長層６５に替えて、１層のｐ型成長層８５を備えた点だけが、前述の第２実施形態と異なる。よって、この変形例では、前述の第２実施形態と同一の部分には、同一の符号を付して、前述の第２実施形態と異なる部分を主に説明する。
上記ｐ型成長層８５は、アルミニウムドープｐ型ＳｉＣ層であり、膜厚は１．０μｍである。
このｐ型成長層８５は、次の第１〜第３の工程でもって作製される。
(第１の工程)
５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、第１半導体層の第１の半導体層部としてのｐ型ＳｉＣ部８５Ａを成膜する。この第１の工程の処理時間は２分である。
(第２の工程)
次に、上記ｐ型ＳｉＣ膜の成長速度を１分間以上(例えば３分間)零にする。ここで、原料ガスを停止してしまうと、上記水素によるキャリアガスの影響でもって成長させたｐ型ＳｉＣが極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように微量の原料ガスを供給することによって、上記ｐ型ＳｉＣ膜の成長速度を零にする。
(第３の工程)
次に、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、ｐ型ＳｉＣ膜を成膜する。このｐ型ＳｉＣ膜は、第１半導体層の第２の半導体層部としてのｐ型ＳｉＣ部８５Ｂと第１半導体層の第３の半導体層部としてのｐ型ＳｉＣ部８５Ｃとで構成されている。この第３の工程の処理時間は２分である。
上記第１〜第３の工程でもって作製されたｐ型成長層８５は、アクセプタ密度が１×１０１８ｃｍ−３であり、膜厚が０．５μｍである第１半導体層の第１の半導体層部としてのｐ型ＳｉＣ部８５Ａを有する。
また、上記ｐ型成長層８５は、上記ｐ型ＳｉＣ部８５Ａ上にｐ型ＳｉＣ部８５Ａに連なるように形成されていて、厚さが１００ｎｍ未満(例えば、５０ｎｍ)である第１半導体層の第２の半導体層部としてのｐ型ＳｉＣ部８５Ｂを有する。このｐ型ＳｉＣ部８５Ｂは、上端８５Ｂ‐１でアクセプタ密度が１×１０１８ｃｍ−３に達していると共に上端８５Ｂ‐１と下端８５Ｂ‐２との間で上記アクセプタ密度１×１０１８ｃｍ−３の１０分の１以下であるアクセプタ密度(例えば、１×１０１７ｃｍ−３)を有している。なお、上記ｐ型ＳｉＣ部８５Ｂの厚さは、１０ｎｍでもよい。また、上記１０分の１以下であるアクセプタ密度を、１×１０１４ｃｍ−３としてもよい。
さらに、上記ｐ型成長層８５は、上記ｐ型ＳｉＣ部８５Ｂ上に上記ｐ型ＳｉＣ部８５Ｂに連なるように形成されていて、アクセプタ密度が１×１０１８ｃｍ−３である第１半導体層の第３の半導体層部としてのｐ型ＳｉＣ部８５Ｃを有する。
この変形例によれば、互いに同じ導電型であるｐ型ＳｉＣ部８５Ａ,ｐ型ＳｉＣ部８５Ｂ,ｐ型ＳｉＣ部８５Ｃで構成されるｐ型成長層８５の上記ｐ型ＳｉＣ部８５Ｂが不連続成長面を有する。このｐ型ＳｉＣ部８５Ｂの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記ｐ型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、ｐｎ接合界面を不連続成長面とした場合に比べて、ｎ型ドリフト層６３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
なお、上記第２実施形態やその変形例では、ｐ型ベース層(第１のｐ型成長層６４と第２のｐ型成長層６５やｐ型成長層８５)に本発明の構成を適用したが、本発明は、基本的に、ｐｎ接合と基板以外には適用可能であり、例えば、第２半導体層としてのｎ型バッファ層６２や、ｎ型バッファ層６２とｎ型ドリフト層６３との界面にも適用可能である。
また、上記第２実施形態では、ｎ型ドリフト層６３、第１のｐ型成長層６４(第１の半導体層部)、ｐ型成長層部６５Ａ(第２の半導体層部)、ｐ型成長層部６５Ｂ(第３の半導体層部)を順次形成し、第２実施形態の変形例では、ｎ型ドリフト層６３、ｐ型ＳｉＣ部８５Ａ(第１の半導体層部)、ｐ型ＳｉＣ部８５Ｂ(第２の半導体層部)、ｐ型ＳｉＣ部８５Ｃ(第３の半導体層部)を順次形成したが、ｎ型ドリフト層上に第２半導体層としてのｎ型の中間層を形成し、そのｎ型の中間層上に第１半導体層のｐ型の第１の半導体層部とｐ型の第２の半導体層部とｐ型の第３の半導体層部を順次形成してもよい。
〔第３実施形態〕
次に、図７に、この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)１０１の断面を示す。なお、この第３実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。
このＩＧＢＴ１０１は、ｎ型の４Ｈ型ＳｉＣ基板９１上に、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に説明するようにして作製した。このＩＧＢＴ１０１では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。
このＩＧＢＴ１０１では、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の４Ｈ型ＳｉＣを用いた基板上に、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層を順次形成した。
上記ｎ型の４Ｈ型ＳｉＣ基板９１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなるｎ型の４Ｈ型ＳｉＣ基板９１はｎ型で、厚さは３５０μｍ、ホール効果測定法によって求めたキャリア密度は４×１０１８ｃｍ−３である。
このｎ型の４Ｈ型ＳｉＣ基板９１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を順にエピタキシャル成長した。上記ｐ型ＳｉＣ層は、図７のｐ型バッファ層９２とｐ型ドリフト層９３となる。
上記ｐ型バッファ層９２はアクセプタ密度が４×１０１７ｃｍ−３、膜厚は５.０μｍである。また、ｐ型ドリフト層９３はアクセプタ密度が１×１０１４ｃｍ−３、膜厚は１２０μｍである。また、ｐ型ドリフト層９３の上に形成される第１半導体層の第１の半導体層部としてのｎ型成長層９４はドナー密度１×１０１７ｃｍ−３、膜厚は１.０μｍである。このｎ型成長層９４の上に形成されるｎ型成長層９５は、１×１０１８ｃｍ−３のドナー密度を有し、膜厚は１.０μｍである。このｎ型成長層９５は、膜厚１００ｎｍ未満(例えば、５０ｎｍ)の第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部９５Ａと、このｎ型ＳｉＣ部９５Ａ上に連なる第３の半導体層部としてのｎ型ＳｉＣ部９５Ｂとを有する。なお、上記ｎ型ＳｉＣ部９５Ａの厚さは、１０ｎｍでもよい。上記ｎ型成長層９４とｎ型ＳｉＣ部９５Ａとｎ型ＳｉＣ部９５Ｂで第１半導体層を構成している。
上記ｎ型ＳｉＣ部９５Ａは、上端９５Ａ‐１でのドナー密度が１×１０１８ｃｍ−３に達しており、上端９５Ａ‐１と下端９５Ａ‐２との間で上端９５Ａ‐１でのドナー密度１×１０１８ｃｍ−３の１０倍以上のドナー密度(例えば、１×１０１９ｃｍ−３)を有している。なお、上記１０倍以上のドナー密度を、１×１０２１ｃｍ−３としてもよい。
また、上記ｎ型成長層９５の上に形成されるｐ型成長層９６はアクセプタ密度が１×１０１８ｃｍ−３、膜厚は０．７５μｍである。
次に、この実施形態のＩＧＢＴ１０１を作製するときの処理条件を説明する。材料ガスとして、シラン（ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素（Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量(供給速度)は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、Ｔｏｒｒで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
まず、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、雰囲気温度を室温から１４００℃まで３０分で昇温する。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃の雰囲気温度において、コレクタとなるｎ型の４Ｈ型ＳｉＣ基板９１の表面を３０分、エッチングする。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃から１５５０℃まで１５分で昇温する。
次に、コレクタとなるｎ型の４Ｈ型ＳｉＣ基板９１のＣ面にｐ型バッファ層９２を形成する工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２０分である。
次に、ｐ型ドリフト層９３の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４８０分である。
次に、第１半導体層の第１の半導体層部としてのｎ型成長層９４の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４.５ｓｃｃｍ)および水素(１０ｓｌｍ)を結晶成長表面に供給する。この工程の処理時間は４分である。
(降温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
(昇温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１４００℃から１５５０℃まで３０分で昇温する。
次に、第２,第３の半導体層部をなすｎ型成長層９５の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。
次に、ｐ型成長層９６の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
次に、Ｈ２雰囲気において、１００Ｔｏｒｒで、１４００℃から４００℃まで３０分で降温する。
上記の各工程,処理により、この第３実施形態のＩＧＢＴ用のＳｉＣエピタキシャルウェハを作製できる。
なお、上記降温工程と昇温工程において、温度を１４００℃に下げてから再び１５５０℃に上げて次の層を再成長させたが、室温(あるいはウェハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。
次に、上記第３実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図７に示すＩＧＢＴ１０１を作製できる。
まず、フォトリソグラフ法を用いて、ｐ型成長層９６の中央部をＲＩＥでエッチングして、孔９６ａを設け、窒素をイオン注入することにより、エミッタとなるコンタクト領域９７を形成する。次に、ゲート領域を形成するために、ＲＩＥによりｐ型成長層９６とｎ型成長層９５をエッチングして孔９０(図７では２つ)をあける。
次に、孔９０の壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ、絶縁膜９８を形成する。次に、ｎ型の４Ｈ型ＳｉＣ基板９１のコレクタ領域にＮｉを蒸着してコレクタ電極１０２を形成する。また、コンタクト領域９７にＮｉを蒸着してエミッタ電極１０３を形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、絶縁膜９８の上にＭｏ電極を形成してゲート電極９９とする。
こうして完成した本実施形態のＩＧＢＴ１０１の耐電圧は、３０ｋＶ、オン抵抗は１５．０ｍΩｃｍ２であり、コレクタ‐エミッタ間電圧は−１５Ｖである。このコレクタ‐エミッタ間電圧は、ゲート電圧が−４０Ｖ、コレクタ電流が１．４Ａでの初期状態での値である。
上述の如く、本実施形態では、厚さ１００ｎｍ未満(例えば５０ｎｍ)の第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部９５Ａにおいて、第２の不純物濃度であるドナー密度１×１０１８ｃｍ−３とは１桁以上相違する第３の不純物濃度(例えば、１×１０１９ｃｍ−３)から上記第２の不純物濃度であるアクセプタ密度１×１０１８ｃｍ−３に達している。これにより、上記第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部９５Ａに不純物濃度が急峻に変化する不連続成長面が形成される。
これにより、この実施形態によれば、互いに同じ導電型であるｎ型成長層９４,ｎ型成長層９５で構成される半導体層であるｎ型エミッタ層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば１×１０４ｃｍ／ｓ以上の有限の値を有する。
したがって、この実施形態によれば、上記ｎ型の炭化珪素半導体で作製されている半導体層であるｎ型エミッタ層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ｐ型ドリフト層９３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
尚、上記実施形態のＩＧＢＴ１０１のエピタキシャルウェハを作製する工程において、ｎ型成長層９４の形成工程の後、かつ、ｎ型成長層９５の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記ｎ型成長層９４の形成工程の後、かつ、上記ｎ型成長層９５の形成工程の前に、原料ガスとしてのシラン、プロパン、窒素の供給を１分間以上(例えば３分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記ｎ型成長層９５を形成することでもって、上記厚さが１００ｎｍ未満であると共に上端９５Ａ‐１と下端９５Ａ‐２との間で不純物濃度が１桁以上変化している第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部９５Ａを有するｎ型成長層９５を形成できる。
また、上記第３実施形態では、ｎ型成長層９５の第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部９５Ｂの第２の不純物濃度(１×１０１８ｃｍ−３)を第１半導体層の第１の半導体層部としてのｎ型成長層９４の第１の不純物濃度(１×１０１７ｃｍ−３)よりも高くしたが、逆でもよい。すなわち、第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部９５Ｂの第２の不純物濃度を例えば１×１０１７ｃｍ−３とし、第１半導体層の第１の半導体層部としてのｎ型成長層９４の第１の不純物濃度を例えば１×１０１８ｃｍ−３としてしてもよい。この場合、上記第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部９５Ａは、上端９５Ａ‐１において第２の不純物濃度(例えば１×１０１７ｃｍ−３)であり、上端９５Ａ‐１と下端９５Ａ‐２との間で第２の不純物濃度の１０倍以上の第３の不純物濃度(例えば、１×１０１８ｃｍ−３)を有する。
〔第３実施形態の変形例〕
図８は、上記第３実施形態の変形例であるＩＧＢＴ１２１の断面図である。この変形例では、前述の第３実施形態のｎ型成長層９４とｎ型成長層９５に替えて、１層のｎ型成長層１１５を備えた点だけが、前述の第３実施形態と異なる。よって、この変形例では、前述の第３実施形態と同一の部分には、同一の符号を付して、前述の第３実施形態と異なる部分を主に説明する。
上記ｎ型成長層１１５は、次の第１〜第３の工程でもって作製される。
(第１の工程)
５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、第１半導体層の第１の半導体層部としてのｎ型ＳｉＣ部１１５Ａを成膜する。この第１の工程の処理時間は４分である。
(第２の工程)
次に、上記ｎ型ＳｉＣ膜の成長速度を１分間以上(例えば３分間)零にする。ここで、原料ガスを停止してしまうと、上記水素によるキャリアガスの影響でもって成長させたｎ型ＳｉＣが極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように微量の原料ガスを供給することによって、上記ｎ型ＳｉＣ膜の成長速度を零にする。
(第３の工程)
次に、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、ｐ型ＳｉＣ膜を成膜する。このｐ型ＳｉＣ膜は、第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部１１５Ｂと第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部１１５Ｃとで構成されている。この第３の工程の処理時間は４分である。
上記第１〜第３の工程でもって作製されたｎ型成長層１１５は、ドナー密度が１×１０１８ｃｍ−３であり、膜厚が１．０μｍである第１半導体層の第１の半導体層部としてのｎ型ＳｉＣ部１１５Ａを有する。
また、上記ｎ型成長層１１５は、上記ｎ型ＳｉＣ部１１５Ａ上にｎ型ＳｉＣ部１１５Ａに連なるように形成されていて、厚さが１００ｎｍ未満(例えば、５０ｎｍ)である第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部１１５Ｂを有する。このｎ型ＳｉＣ部１１５Ｂは、上端１１５Ｂ‐１でドナー密度が１×１０１８ｃｍ−３に達していると共に上端１１５Ｂ‐１と下端１１５Ｂ‐２との間で上記ドナー密度１×１０１８ｃｍ−３の１０分の１以下であるドナー密度(例えば、１×１０１７ｃｍ−３)を有している。なお、上記ｎ型ＳｉＣ部１１５Ｂの厚さは、１０ｎｍでもよい。また、上記１０分の１以下であるドナー密度を、１×１０１４ｃｍ−３としてもよい。
さらに、上記ｎ型成長層１１５は、上記ｎ型ＳｉＣ部１１５Ｂ上に上記ｎ型ＳｉＣ部１１５Ｂに連なるように形成されていて、ドナー密度が１×１０１８ｃｍ−３である第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部１１５Ｃを有する。
この変形例によれば、互いに同じ導電型であるｎ型ＳｉＣ部１１５Ａ,ｎ型ＳｉＣ部１１５Ｂ,ｎ型ＳｉＣ部１１５Ｃで構成されるｎ型成長層１１５の上記ｎ型ＳｉＣ部１１５Ｂが不連続成長面を有する。このｎ型ＳｉＣ部１１５Ｂの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記ｎ型の炭化珪素半導体で作製されているエミッタ層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、ｐｎ接合界面を不連続成長面とした場合に比べて、ｐ型ドリフト層９３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
なお、上記第３実施形態やその変形例では、ｎ型成長層９４とｎ型成長層９５やｎ型成長層１１５に本発明の構成を適用したが、本発明は、基本的に、ｐｎ接合と基板以外には適用可能であり、例えば、第２半導体層としてのｐ型バッファ層９２や、ｐ型バッファ層９２とｐ型ドリフト層９３との界面にも適用可能である。
また、上記第３実施形態では、ｎ型ドリフト層９３、ｎ型成長層９４(第１の半導体層部)、ｎ型ＳｉＣ部９５Ａ(第２の半導体層部)、ｎ型ＳｉＣ部９５Ｂ(第３の半導体層部)を順次形成し、第３実施形態の変形例では、ｎ型ドリフト層９３、ｎ型ＳｉＣ部１１５Ａ(第１の半導体層部)、ｎ型ＳｉＣ部１１５Ｂ(第２の半導体層部)、ｎ型ＳｉＣ部１１５Ｃ(第３の半導体層部)を順次形成したが、ｎ型ドリフト層上に第２半導体層としてのｎ型の中間層を形成し、そのｎ型の中間層上に第１半導体層のｐ型の第１の半導体層部とｐ型の第２の半導体層部とｐ型の第３の半導体層部を順次形成してもよい。
〔第４実施形態〕
次に、図９に、この発明のバイポーラ半導体素子の第４実施形態としてのＧＴＯ(ゲート・ターンオフ・バイポーラトランジスタ)２２０の断面を示す。なお、この第４実施形態のＧＴＯ２２０に用いられるｎ型ＳｉＣ基板は、第３実施形態のＩＧＢＴ１０１に用いられたｎ型の４Ｈ型ＳｉＣ基板と同じものである。なお、この第４実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。
この第４実施形態のＧＴＯ２２０は、図９に示すように、ｎ型の４Ｈ型ＳｉＣ基板２０１と、このｎ型の４Ｈ型ＳｉＣ基板２０１上に順に形成されたｐ型バッファ層２０２と、ｐ型ドリフト層２０３と、第１半導体層の第１の半導体層部としてのｎ型ベース層２０４とを備えている。このｎ型ベース層２０４上にｎ型成長層２０５が形成されている。そして、ｎ型成長層２０５上にメサ型のｐ型アノードエミッタ層２０７が形成されている。さらに、このメサ型のｐ型アノードエミッタ層２０７から露出したｎ型成長層２０５の部分に、イオン注入によりｎ型のゲートコンタクト領域２０６が形成されている。このｎ型のゲートコンタクト領域２０６はメサ型のｐ型アノードエミッタ層２０７を取り囲むように形成されている。このｎ型のゲートコンタクト領域２０６上にゲート電極２１０が形成される。また、上記ｐ型アノードエミッタ層２０７上にアノード電極２０８が形成されている。また、ｎ型の４Ｈ型ＳｉＣ基板２０１の裏面にカソード電極２９９が形成されている。
上記ｎ型の４Ｈ型ＳｉＣ基板２０１は、厚さが２００μｍでドナー密度が８×１０１８ｃｍ−３のＳｉＣ半導体層で構成され、ｐ型バッファ層２０２は、厚さが１０μｍでアクセプタ密度が６×１０１７ｃｍ−３のＳｉＣ半導体層で構成されている。また、上記ｐ型ドリフト層２０３は、厚さが２００μｍでアクセプタ密度が１×１０１４ｃｍ−３のＳｉＣ半導体層で構成されている。
また、上記ｎ型ベース層２０４は、厚さが１０μｍでドナー密度が１×１０１７ｃｍ−３のＳｉＣ半導体層で構成されている。また、第１半導体層の第１の半導体層部としてのｎ型ベース層２０４はドナー密度１×１０１７ｃｍ−３、膜厚は１.０μｍである。このｎ型ベース層２０４の上に形成されるｎ型成長層２０５は、１×１０１８ｃｍ−３のドナー密度を有し、膜厚は１.０μｍである。このｎ型成長層２０５は、膜厚１００ｎｍ未満(例えば、５０ｎｍ)の第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２０５Ａと、このｎ型ＳｉＣ部２０５Ａ上に連なる第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部２０５Ｂとを有する。なお、上記ｎ型ＳｉＣ部２０５Ａの厚さは、１０ｎｍでもよい。上記ｎ型ベース層２０４とｎ型ＳｉＣ部２０５Ａとｎ型ＳｉＣ部２０５Ｂで第１半導体層を構成している。
上記ｎ型ＳｉＣ部２０５Ａは、上端２０５Ａ‐１でのドナー密度が１×１０１８ｃｍ−３に達しており、上端２０５Ａ‐１と下端２０５Ａ‐２との間で上端２０５Ａ‐１でのドナー密度１×１０１８ｃｍ−３の１０倍以上のドナー密度(例えば、１×１０１９ｃｍ−３)を有している。なお、上記１０倍以上のドナー密度を、１×１０２１ｃｍ−３としてもよい。
また、上記ｎ型のゲートコンタクト領域２０６は、厚さが３μｍでドナー密度が１×１０１８ｃｍ−３のＳｉＣ半導体層で構成されている。また、上記ｐ型アノードエミッタ層２０７は、厚さが１０μｍでアクセプタ密度が８×１０１８ｃｍ−３のＳｉＣ半導体層で構成されている。
次に、この実施形態のＧＴＯ２２０を作製するときの処理条件を説明する。材料ガスとして、シラン（ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素（Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量(供給速度)は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、Ｔｏｒｒで表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
まず、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、雰囲気温度を室温から１４００℃まで３０分で昇温する。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃の雰囲気温度において、コレクタとなるｎ型の４Ｈ型ＳｉＣ基板２０１の表面を３０分、エッチングする。
次に、処理チャンバー内を、Ｈ２雰囲気において、４０Ｔｏｒｒで、１４００℃から１５５０℃まで１５分で昇温する。
次に、コレクタとなるｎ型の４Ｈ型ＳｉＣ基板２０１のＣ面にｐ型バッファ層２０２を形成する工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２０分である。
次に、ｐ型ドリフト層２０３の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４８０分である。
次に、第１半導体層の第１の半導体層部としてのｎ型ベース層２０４の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４.５ｓｃｃｍ)および水素(１０ｓｌｍ)を結晶成長表面に供給する。この工程の処理時間は４分である。
(降温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
(昇温工程)
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１４００℃から１５５０℃まで３０分で昇温する。
次に、第２,第３の半導体層部をなすｎ型成長層２０５の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。
次に、ｐ型アノードエミッタ層２０７の形成工程では、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。
次に、Ｈ２雰囲気において、５０Ｔｏｒｒで、１５５０℃から１４００℃まで１５分で降温する。
次に、Ｈ２雰囲気において、１００Ｔｏｒｒで、１４００℃から４００℃まで３０分で降温する。
上記の各工程,処理により、この第３実施形態のＧＴＯ用のＳｉＣエピタキシャルウェハを作製できる。
なお、上記降温工程と昇温工程において、温度を１４００℃に下げてから再び１５５０℃に上げて次の層を再成長させたが、室温(あるいはウェハ取り出し温度程度)まで温度を下げてから再度温度を上げて次の層を再成長させてもよい。
次に、上記第４実施形態用のＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図９に示すＧＴＯ２２０を作製できる。
まず、反応性イオンエッチング(ＲＩＥ)によりｐ型アノードエミッタ層２０７をエッチングして、メサ型のｐ型アノードエミッタ層２０７を形成する。
次に、イオン注入によりｎ型成長層２０５にｎ型のゲートコンタクト領域２０６を形成する。
次に、ｎ型の４Ｈ型ＳｉＣ基板２０１の裏面にＮｉを蒸着させてカソード電極２９９を形成する。また、ｐ型アノードエミッタ層２０７上にＮｉを蒸着させてアノード電極２０８を形成する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、ｎ型のゲートコンタクト領域２０６の上にＮｉを蒸着させてゲート電極２１０を形成する。
上述の如く、本実施形態では、厚さ１００ｎｍ未満(例えば５０ｎｍ)の第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２０５Ａにおいて、第２の不純物濃度であるドナー密度１×１０１８ｃｍ−３とは１桁以上相違する第３の不純物濃度(例えば、１×１０１９ｃｍ−３)から上記第２の不純物濃度であるアクセプタ密度１×１０１８ｃｍ−３に達している。これにより、上記第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２０５Ａに不純物濃度が急峻に変化する不連続成長面が形成される。
これにより、この実施形態によれば、互いに同じ導電型であるｎ型ベース層２０４,ｎ型成長層２０５で構成される半導体層であるｎ型ゲート層が不連続成長面を有し、この不連続成長面が、キャリアの再結合を促進する再結合促進面となる。連続成長面では、再結合速度が実質的にゼロであるのに対して、この不連続成長面では、再結合速度は例えば１×１０４ｃｍ／ｓ以上の有限の値を有する。
したがって、この実施形態によれば、上記ｎ型の炭化珪素半導体で作製されている半導体層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できると共に、ｐｎ接合界面を不連続成長面とした場合に比べて、ｐ型ドリフト層２０３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
尚、上記実施形態のＧＴＯ２２０のエピタキシャルウェハを作製する工程において、ｎ型ベース層２０４の形成工程の後、かつ、ｎ型成長層２０５の形成工程の前に、上記(降温工程)と(昇温工程)を行うことに替えて、上記ｎ型ベース層２０４の形成工程の後、かつ、上記ｎ型成長層２０５の形成工程の前に、原料ガスとしてのシラン、プロパン、窒素の供給を１分間以上(例えば３分間)、停止する工程を行ってもよい。この原料ガスの停止工程の後に、上記ｎ型成長層２０５を形成することでもって、上記厚さが１００ｎｍ未満であると共に上端２０５Ａ‐１と下端２０５Ａ‐２との間で不純物濃度が１桁以上変化している第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２０５Ａを有するｎ型成長層２０５を形成できる。
また、上記第４実施形態では、ｎ型成長層２０５の第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部２０５Ｂの第２の不純物濃度(１×１０１８ｃｍ−３)を第１半導体層の第１の半導体層部としてのｎ型ベース層２０４の第１の不純物濃度(１×１０１７ｃｍ−３)よりも高くしたが、逆でもよい。すなわち、第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部２０５Ｂの第２の不純物濃度を例えば１×１０１７ｃｍ−３とし、第１半導体層の第１の半導体層部としてのｎ型ベース層２０４の第１の不純物濃度を例えば１×１０１８ｃｍ−３としてしてもよい。この場合、上記第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２０５Ａは、上端２０５Ａ‐１において第２の不純物濃度(例えば１×１０１７ｃｍ−３)であり、上端２０５Ａ‐１と下端２０５Ａ‐２との間で第２の不純物濃度の１０倍以上の第３の不純物濃度(例えば、１×１０１８ｃｍ−３)を有する。
〔第４実施形態の変形例〕
図１０は、上記第４実施形態の変形例であるＧＴＯ２２１の断面図である。この変形例では、前述の第４実施形態のｎ型ベース層２０４とｎ型成長層２０５に替えて、１層のｎ型成長層２１５を備えた点だけが、前述の第４実施形態と異なる。よって、この変形例では、前述の第４実施形態と同一の部分には、同一の符号を付して、前述の第４実施形態と異なる部分を主に説明する。
上記ｎ型成長層２１５は、次の第１〜第３の工程でもって作製される。
(第１の工程)
５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、第１半導体層の第１の半導体層部としてのｎ型ＳｉＣ部２１５Ａを成膜する。この第１の工程の処理時間は４分である。
(第２の工程)
次に、上記ｎ型ＳｉＣ膜の成長速度を１分間以上(例えば３分間)零にする。ここで、原料ガスを停止してしまうと、上記水素によるキャリアガスの影響でもって成長させたｎ型ＳｉＣが極く低速でエッチングされて削られて行く。このため、上記極く低速のエッチング速度で削られた分を補うように微量の原料ガスを供給することによって、上記ｎ型ＳｉＣ膜の成長速度を零にする。
(第３の工程)
次に、５０Ｔｏｒｒ、１５５０℃で、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(４５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給して、ｐ型ＳｉＣ膜を成膜する。このｐ型ＳｉＣ膜は、第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２１５Ｂと第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部２１５Ｃとで構成されている。この第３の工程の処理時間は４分である。
上記第１〜第３の工程でもって作製されたｎ型成長層２１５は、ドナー密度が１×１０１８ｃｍ−３であり、膜厚が１．０μｍである第１半導体層の第１の半導体層部としてのｎ型ＳｉＣ部２１５Ａを有する。
また、上記ｎ型成長層２１５は、上記ｎ型ＳｉＣ部２１５Ａ上にｎ型ＳｉＣ部２１５Ａに連なるように形成されていて、厚さが１００ｎｍ未満(例えば、５０ｎｍ)である第１半導体層の第２の半導体層部としてのｎ型ＳｉＣ部２１５Ｂを有する。このｎ型ＳｉＣ部２１５Ｂは、上端２１５Ｂ‐１でドナー密度が１×１０１８ｃｍ−３に達していると共に上端２１５Ｂ‐１と下端２１５Ｂ‐２との間で上記ドナー密度１×１０１８ｃｍ−３の１０分の１以下であるドナー密度(例えば、１×１０１７ｃｍ−３)を有している。なお、上記ｎ型ＳｉＣ部２１５Ｂの厚さは、１０ｎｍでもよい。また、上記１０分の１以下であるドナー密度を、１×１０１４ｃｍ−３としてもよい。
さらに、上記ｎ型成長層２１５は、上記ｎ型ＳｉＣ部２１５Ｂ上に上記ｎ型ＳｉＣ部２１５Ｂに連なるように形成されていて、ドナー密度が１×１０１８ｃｍ−３である第１半導体層の第３の半導体層部としてのｎ型ＳｉＣ部２１５Ｃを有する。
この変形例によれば、互いに同じ導電型であるｎ型ＳｉＣ部２１５Ａ,ｎ型ＳｉＣ部２１５Ｂ,ｎ型ＳｉＣ部２１５Ｃで構成されるｎ型成長層２１５の上記ｎ型ＳｉＣ部２１５Ｂが不連続成長面を有する。このｎ型ＳｉＣ部２１５Ｂの不連続成長面が、キャリアの再結合を促進する再結合促進面となって、上記ｎ型の炭化珪素半導体で作製されているエミッタ層が不連続成長面を有していない場合に比べて、スイッチング損失を低減できる。また、ｐｎ接合界面を不連続成長面とした場合に比べて、ｐ型ドリフト層２０３へのキャリア注入効率を高く保って、定常損失の増大を抑えることができる。
なお、上記第４実施形態やその変形例では、ｎ型ベース層２０４とｎ型成長層２０５やｎ型成長層２１５に本発明の構成を適用したが、本発明は、基本的に、ｐｎ接合と基板以外には適用可能であり、例えば、第２半導体層としてのｐ型バッファ層２０２や、ｐ型バッファ層２０２とｐ型ドリフト層２０３との界面にも適用可能である。
また、上記第４実施形態では、ｐ型ドリフト層２０３、ｎ型ベース層２０４(第１の半導体層部)、ｎ型ＳｉＣ部２０５Ａ(第２の半導体層部)、ｎ型ＳｉＣ部２０５Ｂ(第３の半導体層部)を順次形成し、第４実施形態の変形例では、ｎ型ドリフト層２０３、ｎ型ＳｉＣ部２１５Ａ(第１の半導体層部)、ｐ型ＳｉＣ部２１５Ｂ(第２の半導体層部)、ｎ型ＳｉＣ部２１５Ｃ(第３の半導体層部)を順次形成したが、ｐ型ドリフト層上に第２半導体層としてのｐ型の中間層を形成し、そのｐ型の中間層上に第１半導体層のｎ型の第１の半導体層部とｎ型の第２の半導体層部とｎ型の第３の半導体層部を順次形成してもよい。
また、この発明のバイポーラ半導体装置は、第１導電型のドリフト層と第２導電型の第１半導体層との間に第１導電型の第２半導体層を形成し、ドリフト層と第２半導体層との界面にキャリアの再結合を促進する再結合促進面を形成してもよい。これにより、スイッチング損失を低減できると共に、異なる導電型の第１,第２半導体層で形成されるｐｎ接合界面におけるキャリアの再結合を抑制できる。
さらに、この発明のバイポーラ半導体装置は、第１導電型のドリフト層と第２導電型の第１半導体層との間に、ドリフト層に連なるように形成された第１の半導体層部と、第１の半導体層部に連なるように形成された第２の半導体層部とを有する第１導電型の第２半導体層を形成し、ドリフト層は、第１の不純物濃度であり、第２半導体層の第１の半導体層部は、厚さが１００ｎｍ未満であり、かつ、第２の半導体層部側の端で第２の不純物濃度に達していると共に下端と上端の間で第２の不純物濃度とは異なる第３の不純物濃度であり、第２半導体層の第２の半導体層部は、第２の不純物濃度であると共に、第３の不純物濃度は、第２の不純物濃度の１０倍もしくは第２の不純物濃度の１０分の１以下であって、第２半導体層の第１の半導体層部内にキャリアの再結合を促進する再結合促進面を形成してもよい。この場合、第２半導体層の厚さ１００ｎｍ未満の第２の半導体層部において、第２の不純物濃度とは１桁以上相違する第３の不純物濃度から第２の不純物濃度に達することにより、第２半導体層の第２の半導体層部に不純物濃度が急峻に変化する不連続成長面(キャリアの再結合を促進する再結合促進面)を形成できる。
尚、以上では、この発明のＳｉＣ バイポーラ半導体装置の実施形態として、ＳｉＣ ダイオード、ｎｐｎバイポーラトランジスタ、ＩＧＢＴ、およびＧＴＯを説明したが、この発明は、上記実施形態に限定されるものではなく、ＳＩＡＦＥＴ、ＳＩＪＦＥＴ、サイリスタ、ＧＴＯ、ＭＣＴ(Mos Controlled Thyristor)、ＳｉＣＧＴ(ＳｉＣ Commutated Gate Thyristor)、ＥＳＴ(Emitter Switched Thyristor)、ＢＲＴ(Base Resistance Controlled Thyristor)などの各種の４Ｈ−ＳｉＣバイポーラ半導体素子にも応用可能である。当然ながら、反対極性の素子(例えばｎｐｎトランジスタに対するｐｎｐトランジスタ)などの各種の４Ｈ−ＳｉＣバイポーラ素子にも変形応用可能であり、６Ｈ−ＳｉＣなどの他の結晶構造を用いたＳｉＣバイポーラ素子に適用できるものである。
この発明のＳｉＣ バイポーラ半導体装置は、スイッチング損失および定常損失を抑制できることから、通電損失を抑制でき、大電流での使用が可能となるので、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、電力損失を低減でき、大電流での使用が可能となると共に小型化が可能になる。
２０ ＳｉＣダイオード
２１ ｎ型の４Ｈ型ＳｉＣ基板
２２ ｎ型バッファ層
２３ ｎ型ドリフト層
２４ 第１のｐ型接合層
２５ 第２のｐ型接合層
２５Ａ 第２の半導体層部
２５Ａ‐１ 上端
２５Ａ‐２ 下端
２５Ｂ 第３の半導体層部
２６ ｐ＋型コンタクト層
２７ ｐ型ＪＴＥ
２８ 熱酸化膜
２９ カソード電極
３０ アノード電極
３０ａ Ｔｉ層
３０ｂ Ａｌ層
３１ 絶縁保護膜
４０ ｐｎ接合ダイオード
４１ ｐ型接合層
４１Ａ ｐ型ＳｉＣ部
４１Ｂ ｐ型ＳｉＣ部
４１Ｂ‐１ 上端
４１Ｂ‐２ 下端
４１Ｃ ｐ型ＳｉＣ部
５６ ｐ型ガードリング
５８ 酸化膜
５９Ｂ ベース電極
５９Ｃ コレクタ電極
６０ ｎｐｎバイポーラトランジスタ
６１ ｎ型の４Ｈ型ＳｉＣ基板
６２ ｎ型バッファ層
６３ ｎ型ドリフト層
６４ 第１のｐ型成長層
６５ 第２のｐ型成長層
６５Ａ ｐ型成長層部
６５Ａ‐１ 上端
６５Ａ‐２ 下端
６５Ｂ ｐ型成長層部
６６ ｎ型成長層
６８ コンタクト領域
６９ エミッタ電極
７０ Ｔｉ／Ａｕ電極
８０ ｎｐｎバイポーラトランジスタ
８５ ｐ型成長層
８５Ａ,８５Ｂ,８５Ｃ ｐ型ＳｉＣ部
９０ 孔
９１ ｎ型の４Ｈ型ＳｉＣ基板
９２ ｐ型バッファ層
９３ ｐ型ドリフト層
９４,９５ ｎ型成長層
９５Ａ ｎ型ＳｉＣ部
９５Ｂ ｎ型ＳｉＣ部
９５Ａ‐１ 上端
９５Ａ‐２ 下端
９６ ｐ型成長層
９７ コンタクト領域
９８ 絶縁膜
９９ ゲート電極
１０１,１２１ ＩＧＢＴ
１０２ コレクタ電極
１０３ エミッタ電極
１１５ ｎ型成長層
１１５Ａ,１１５Ｂ,１１５Ｃ ｎ型ＳｉＣ部
１１５Ｂ‐１ 上端
１１５Ｂ‐２ 下端
２０１ ｎ型の４Ｈ型ＳｉＣ基板
２０２ ｐ型バッファ層
２０３ ｐ型ドリフト層
２０４ ｎ型ベース層
２０５ ｎ型成長層
２０５Ａ ｎ型ＳｉＣ部
２０５Ｂ ｎ型ＳｉＣ部
２０６ ｎ型のゲートコンタクト領域
２０７ ｐ型アノードエミッタ層
２０８ アノード電極
２１０ ゲート電極
２１５ ｎ型成長層
２１５Ａ ｎ型ＳｉＣ部
２１５Ｂ ｎ型ＳｉＣ部
２１５Ｃ ｎ型ＳｉＣ部
２２０,２２１ ＧＴＯ
２９９ カソード電極

Claims (16)

  1. 第１導電型の炭化珪素半導体であるドリフト層と、
    上記ドリフト層上に形成された第２導電型の炭化珪素半導体である第１半導体層と、
    上記ドリフト層と上記第１半導体層との間に形成されるか、または、上記ドリフト層に対して上記第１半導体層と反対の側に形成された上記第１導電型の第２半導体層のうち、
    少なくとも上記ドリフト層と上記第１半導体層を備え、
    上記第１半導体層内、上記ドリフト層内、上記第２半導体層内、上記ドリフト層と上記第２半導体層との間の界面のうちの少なくとも１つに、キャリアの再結合を促進する再結合促進面となる不純物濃度が急峻に変化する不連続成長面が形成され、
    上記第１半導体層と上記ドリフト層との界面または上記第１半導体層と上記第２半導体層との界面に上記再結合促進面が形成されていない構成としたことを特徴とするバイポーラ半導体装置。
  2. 請求項１に記載のバイポーラ半導体装置において、
    上記第２半導体層は、上記ドリフト層と上記第１半導体層との間に形成されており、
    上記ドリフト層と上記第２半導体層との界面にキャリアの再結合を促進する上記再結合促進面が形成されていることを特徴とするバイポーラ半導体装置。
  3. 請求項１に記載のバイポーラ半導体装置において、
    上記第２半導体層は、
    上記ドリフト層と上記第１半導体層との間に形成され、
    上記ドリフト層に連なるように形成された第１の半導体層部と、
    上記第１の半導体層部に連なるように形成された第２の半導体層部と
    を有し、
    上記ドリフト層は、第１の不純物濃度であり、
    上記第２半導体層の第１の半導体層部は、厚さが１００ｎｍ未満であり、かつ、上記第２の半導体層部側の端で第２の不純物濃度に達していると共に下端と上端の間で上記第２の不純物濃度とは異なる第３の不純物濃度であり、
    上記第２半導体層の第２の半導体層部は、上記第２の不純物濃度であると共に、
    上記第３の不純物濃度は、上記第２の不純物濃度の１０倍もしくは上記第２の不純物濃度の１０分の１以下であり、
    上記第２半導体層の第１の半導体層部内にキャリアの再結合を促進する上記再結合促進面が形成されていることを特徴とするバイポーラ半導体装置。
  4. 請求項１または２に記載のバイポーラ半導体装置において、
    上記第１半導体層は、
    上記ドリフト層に連なるように形成されるか、または、上記ドリフト層上に形成された上記第２半導体層に連なるように形成された第１の半導体層部と、
    上記第１の半導体層部に連なるように形成された第２の半導体層部と、
    上記第２の半導体層部に連なるように形成された第３の半導体層部と
    を有し、
    上記第１半導体層の第１の半導体層部は、第１の不純物濃度であり、
    上記第１半導体層の第２の半導体層部は、厚さが１００ｎｍ未満であり、かつ、上記第３の半導体層部側の端で第２の不純物濃度に達していると共に下端と上端との間で上記第２の不純物濃度とは異なる第３の不純物濃度であり、
    上記第１半導体層の第３の半導体層部は、上記第２の不純物濃度であると共に、
    上記第３の不純物濃度は、上記第２の不純物濃度の１０倍以上もしくは上記第２の不純物濃度の１０分の１以下であり、
    上記第１半導体層の第２の半導体層部内に上記再結合促進面を有することを特徴とするバイポーラ半導体装置。
  5. 請求項４に記載のバイポーラ半導体装置において、
    上記第１の不純物濃度と上記第２の不純物濃度とは、互いに異なることを特徴とするバイポーラ半導体装置。
  6. 請求項４または５に記載のバイポーラ半導体装置において、
    上記第１の不純物濃度と上記第２の不純物濃度とは、略同一であることを特徴とするバイポーラ半導体装置。
  7. 請求項４から６のいずれか１つに記載のバイポーラ半導体装置の製造方法であって、
    上記第１半導体層は、
    原料ガスを結晶成長表面に供給して上記第１の半導体層部を形成した後、原料ガスの供給を１分間以上停止してから、原料ガスを供給して、上記第２の半導体層部と上記第３の半導体層部とを形成したものであることを特徴とするバイポーラ半導体装置の製造方法。
  8. 請求項６に記載のバイポーラ半導体装置の製造方法であって、
    上記第１半導体層は、
    原料ガスを結晶成長表面に供給して予め定められた成長速度で上記第１の半導体層部を形成した後、炭化珪素の成長速度を１分間以上零としてから、原料ガスを供給して、予め定められた成長速度で上記第２の半導体層部と上記第３の半導体層部とを形成したものであることを特徴とするバイポーラ半導体装置の製造方法。
  9. 請求項４から６のいずれか１つに記載のバイポーラ半導体装置の製造方法であって、
    上記第１半導体層は、
    原料ガスを結晶成長表面に供給して１５００℃以上の雰囲気温度で上記第１の半導体層部を形成した後、雰囲気温度を１４００℃以下に降温させてから、再び１５００℃以上の雰囲気温度に昇温して原料ガスを供給して、上記第２の半導体層部と上記第３の半導体層部とを形成したものであることを特徴とするバイポーラ半導体装置の製造方法。
  10. 請求項１から６のいずれか１つに記載のバイポーラ半導体装置において、
    上記第１半導体層がアノード層を構成しているダイオードであることを特徴とするバイポーラ半導体装置。
  11. 請求項１から６のいずれか１つに記載のバイポーラ半導体装置において、
    上記第１半導体層がベース層を構成しているトランジスタであることを特徴とするバイポーラ半導体装置。
  12. 請求項１から６のいずれか１つに記載のバイポーラ半導体装置において、
    上記第１半導体層がエミッタ層を構成しているＩＧＢＴであることを特徴とするバイポーラ半導体装置。
  13. 請求項１から６のいずれか１つに記載のバイポーラ半導体装置において、
    上記第１半導体層がベース層を構成しているＧＴＯであることを特徴とするバイポーラ半導体装置。
  14. 請求項４に記載のバイポーラ半導体装置の製造方法であって、
    原料ガスを結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第１の不純物濃度を有する上記第１半導体層の第１の半導体層部を形成し、
    上記第１の半導体層部を形成した後、上記原料ガスの供給を１分間以上停止してから、上記原料ガスを供給して、
    上記第１の半導体層部上に上記第１の半導体層部に連なるように形成されていて上記第１の半導体層部と同じ導電型であり、厚さが１００ｎｍ未満であり、かつ、上端で第２の不純物濃度に達していると共に下端と上端との間で上記第２の不純物濃度の１０倍以上もしくは上記第２の不純物濃度の１０分の１以下である第３の不純物濃度を有する上記第１半導体層の第２の半導体層部と、
    上記第２の半導体層部上に上記第２の半導体層部に連なるように形成されていて上記第２の半導体層部と同じ導電型であると共に上記第２の不純物濃度である上記第１半導体層の第３の半導体層部と
    を形成することを特徴とするバイポーラ半導体装置の製造方法。
  15. 請求項４に記載のバイポーラ半導体装置の製造方法であって、
    原料ガスを予め定められた供給速度で結晶成長表面に供給して、炭化珪素半導体で作製されていると共に第１の不純物濃度を有する上記第１半導体層の第１の半導体層部を形成し、
    上記第１の半導体層部を形成した後、１分間以上、炭化珪素の成長速度を略零とするように原料ガスの供給速度を制御してから、
    原料ガスを予め定められた供給速度で供給して、
    上記第１の半導体層部上に上記第１の半導体層部に連なるように形成されていて上記第１の半導体層部と同じ導電型であり、厚さが１００ｎｍ未満であり、かつ、上端で上記第１の不純物濃度に達していると共に下端と上端との間で上記第１の不純物濃度の１０倍以上もしくは上記第１の不純物濃度の１０分の１以下である第２の不純物濃度を有する上記第１半導体層の第２の半導体層部と、
    上記第２の半導体層部上に上記第２の半導体層部に連なるように形成されていて上記第２の半導体層部と同じ導電型であると共に上記第１の不純物濃度である上記第１半導体層の第３の半導体層部と
    を形成することを特徴とするバイポーラ半導体装置の製造方法。
  16. 請求項４に記載のバイポーラ半導体装置の製造方法であって、
    原料ガスを結晶成長表面に供給して、１５００℃以上の雰囲気温度で、炭化珪素半導体で作製されていると共に第１の不純物濃度を有する上記第１半導体層の第１の半導体層部を形成し、
    上記第１の半導体層部を形成した後、雰囲気温度を１４００℃以下に降温させてから、１５００℃以上の雰囲気温度に昇温して、上記原料ガスを供給し、
    上記第１の半導体層部上に上記第１の半導体層部に連なるように形成されていて上記第１の半導体層部と同じ導電型であり、厚さが１００ｎｍ未満であり、かつ、上端で第２の不純物濃度に達していると共に下端と上端との間で上記第２の不純物濃度の１０倍以上もしくは上記第２の不純物濃度の１０分の１以下である第３の不純物濃度を有する上記第１半導体層の第２の半導体層部と、
    上記第２の半導体層部上に上記第２の半導体層部に連なるように形成されていて上記第２の半導体層部と同じ導電型であると共に上記第２の不純物濃度である上記第１半導体層の第３の半導体層部と
    を形成することを特徴とするバイポーラ半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3074736B2 (ja) * 1990-12-28 2000-08-07 富士電機株式会社 半導体装置
JPH04291765A (ja) * 1991-03-20 1992-10-15 Fuji Electric Co Ltd 横型絶縁ゲートサイリスタ
JPH1074959A (ja) * 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
JP2006040929A (ja) * 2004-07-22 2006-02-09 Sanken Electric Co Ltd 半導体素子、及びその製造方法
JP2012033618A (ja) * 2010-07-29 2012-02-16 Kansai Electric Power Co Inc:The バイポーラ半導体素子
JP5450490B2 (ja) * 2011-03-24 2014-03-26 株式会社東芝 電力用半導体装置

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