KR101329997B1 - 집적된 모스펫-쇼트키 소자 배치설계에 영향을 주지 않는 쇼트키 항복 전압 향상 - Google Patents

집적된 모스펫-쇼트키 소자 배치설계에 영향을 주지 않는 쇼트키 항복 전압 향상 Download PDF

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Abstract

본 발명은 복수의 전력 트랜지스터 셀과 접합 장벽 쇼트키(junction barrier Schottky, JBS) 영역을 갖는 활성 셀 영역을 포함하는 반도체 전력 t자를 개시한다. 상기 반도체 전력 소자는 반도체 기판의 최상 표면 가까이에 있는 에피택셜 층 위에 배치되는 각자의 PN 접합을 갖는 복수의 쇼트키 다이오드들을 더 포함하는 JBS 영역을 포함하고, 상기 PN 접합은 나아가 상기 PN 접합 내에서 조기의 절연파괴(early breakdown)를 막기 위해 상기 PN 접합 가까이에 도펀트 프로파일의 갑작스런 역전을 감소시키도록 상기 에피택셜 층의 내부에 배치되어 있는 카운터 도펀트 영역을 더 포함한다.

Description

집적된 모스펫-쇼트키 소자 배치설계에 영향을 주지 않는 쇼트키 항복 전압 향상{ENHANCING SCHOTTKY BREAKDOWN VOLTAGE(BV) WITHOUT AFFECTING AN INTEGRATED MOSFET-SCHOTTKY DEVICE LAYOUT}
발명의 분야
본 발명은 일반적으로 반도체 전력 소자에 관한 것이다. 더 구체적으로, 본 발명은 집적된 MOSFET-쇼트키 소자 설계에 영향을 주지 않고 고주파 전력 스위칭, H-브리지 및 동기식 정류 애플리케이션의 성능을 개선하기 위해 높은 항복 전압(breakdown voltage)을 갖는 쇼트키 소스 접촉을 가진 MOSFET 소자를 제공하는데 있어서, 개선되고 참신한 제조 공정 및 소자 구성에 관한 것이다.
발명의 배경
반도체 전력 소자의 스위칭 속도를 증가시키고 전력 소비를 감소시키기 위해, on-저항과 게이트 정전용량을 더 감소시키는 것이 바람직하다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 반도체 전력 소자에 쇼트키 다이오드(Schottky diode)를 집적시키는 것이 수행되어 왔다. 제1A도와 제1B도는 바디(body) 다이오드를 우회(bypass)하여 쇼트키 다이오드들을 집적시켜 MOSFET 소자 의 작동을 개선하는 표준 MOSFET을 나타낸다. MOSFET 소자 성능에서의 개선들은 H-브리지와 동기식 정류 애플리케이션을 향상시킨다. 특히, 제1A도는 집적된 접합 장벽 제어 쇼트키(Junction Barrier controlled Schottky, JBS) 영역을 가진 MOSFET을 나타낸다. 상기 집적된 JBS는 쇼트키 접촉들 사이에 산재된 P-N 접합 그리드(grid)를 갖는 쇼트키 다이오드 배열일 수 있다. 일단 문턱 역바이어스(threshold reverse-biased) 전압이 인가되면 큰 역(reverse) 누설전류의 형성을 막기 위해 쇼트키 접촉 아래의 채널 영역을 핀치오프(pinch-off)시킬 것이다. 상기 공핍층에 의해 야기되는 차폐 효과는 또한 항복 전압을 개선시킨다. 그러나 연결 저항(series resistance)의 증가로 인해 맞교환(tradeoff)이 존재한다. 더욱이 상기 집적된 JBS 영역 내의 P-N 접합의 존재는 표면적의 많은 부분을 차지하기 때문에, 실제적인 고려에 있어서는 순방향 전도에 기여하는 전체 쇼트키 접촉 영역을 감소시킬 것을 요구할 수 있다. 그러한 환경 하에서는, 이러한 총 쇼트키 접촉 영역의 감소에 의해 야기되는 on-상태 순방향 전압 강하의 증가가 발생하게 된다. 제1B도에서, 집적된 트렌치 MOS 장벽 쇼트키(TMBS)가 구비된다. 상기 집적 TMBS는 MOS 트렌치로 산재된 쇼트키 다이오드 배열을 포함한다. 에피택셜/드리프트(epitaxial/drift) 영역의 메사(mesa) 형상 부분 내의 다수 전하와 트렌치들의 절연된 측벽들(sidewalls) 상의 금속 사이의 전하 결합(charge coupling)은 상기 절연 파괴(breakdown)를 개선하고 역 누설 전류를 감소시키는 쇼트키 접촉 아래에서 전기장 프로파일의 재분포를 야기하게 된다.
미국특허 제4,675,713호는 반도체 전력 소자용 바디 접촉으로서 소스 쇼트키 접합을 사용하는 방법을 개시한다. 미국특허 제4,983,535호는 상기 바디 영역의 최상에 위치하는 내열성의 금속 쇼트키 장벽으로 구비된 소스를 가진 DMOS 소자를 제조하는 방법을 개시한다. 그러나 이러한 소자들은 여전히 상대적으로 높은 장벽 높이(barrier height)의 금속들을 사용하는 한계가 있다. 상기 소자의 성능은 저항 및 더 높은 구동 전류를 더 감소시킬 것을 요구하는 현대의 애플리케이션을 만족시킬 수 없다.
제2도는 본 특허 출원의 공동 발명자에 의해 동시 계속 중인 출원으로서 개선된 DMOS를 나타낸다. 상기 DMOS는 개선된 구성을 가진다. 특히, 트렌치 벽들을 따라 배치된 안티 펀치 쓰루 임플란트(anti punch through implant)를 가진 소스-바디 접촉 트렌치가 게이트 트렌치 부근에서 소스에 인접한 채 존재한다. 집적된 쇼트키 다이오드는 상기 집적된 쇼트키 접촉들로서 기능하기 위해 높은 장벽 높이의 금속을 소스-바디 접촉 트렌치의 바닥에 침전시킴으로써 형성된다. 나아가 낮은 장벽 높이의 금속이 소스와 바디에 옴접촉(ohmic contacts)을 제공하기 위해 상기 높은 장벽 높이의 금속을 덮어씌우면서 침전된다. 제2도에서 보듯이 상기 DMOS 소자는 예전 접근법에서의 쇼트키를 형성하기 위해 다이 활성 영역(die active area)의 손실 없이 모든 셀(cell)에 쇼트키를 집적시키는 장점을 제공한다. 그러나 오프(off) 상태에서 허용 가능한 낮은 누설 전류를 얻는 것이 요구됨에 따라 상기 높은 장벽 높이의 금속은 쇼트키 및 소스-바디 옴접촉의 요구들을 만족시키기 위하여 상기 높은 장벽 높이의 금속과 낮은 장벽 높이의 금속 모두를 침전시키는데 필요한 고가의 비용 때문에 불이익을 준다.
추가적으로, 제1A도, 제1B도 및 제2도에서 보듯이 상기 소자 구성들은 여전히 제1C도와 제1D도에 나타난 것처럼 P+ 주머니 영역의 바닥 모서리에서 절연파괴 취약성에 의해 한계가 있다. 상기 바디 타입 도펀트(dopant)(P+ 주머니) 영역에 존재하는 바닥 모서리에서 상기 절연파괴 취약성은, P+ 주머니 영역의 바닥 모서리 가까이에 있는 접합에 위치하는 작은 반경의 굴곡 때문이다. 나아가 제1D도에서 보듯이 가파른 도펀트 분포의 역전(reversal) 프로파일이 생긴다. 제1D도는 JBS의 P+ 주머니 영역내의 도핑 프로파일 변화량을 제1C도 상에 나타난 두 수직선 A-A' 및 B-B' 들을 따라 MOSFET P 바디 영역내의 도핑 프로파일과 비교한 것이다.
따라서 반도체 전력 소자 설계 및 제조 분야에서는 상기 논의된 문제점과 한계를 해결하기 위해서 반도체 전력 소자들을 형성하는 경우 여전히 새로운 제조 방법 및 소자 구성을 제공하는 것이 필요하다.
발명의 요약
따라서 본 발명의 목적은, 반도체 전력 소자의 항복 전압을 증가시키기 위해 쇼트키 다이오드로 집적된 새롭고 개선된 반도체 전력 소자를 제공하는 것이다. 특히, 본 발명의 목적은 성능 개선용 쇼트키 다이오드로 집적된 MOSFET 소자들의 설계를 변경시키지 않고서도 P+ 주머니 영역의 밑바닥 모서리에서의 절연파괴 취약성을 해결하는 것이다.
본 발명의 또 다른 목적은, 상기 MOSFET 셀 성능에 영향을 주지 않으면서 항복 전압을 증가시키기 위해서 개선된 도핑 프로파일(doping profile)을 가진 쇼트 키 영역 내에 접합 장벽 제어 쇼트키(JBS) 정류기를 형성하는 것이다. 나아가 상기 JBS 정류기들은 줄무늬, 사각형의 폐쇄 셀, 원형의 폐쇄 셀 및 육각형의 폐쇄 셀의 구성들이 구비된다.
본 발명의 또 다른 목적은, 게이트 핑거들을 바닥 주변의 게이트 러너와 함께 빗(comb) 모양으로 형성하고 게이트 버스(bus)를 다이(die) 주변 모든 방향에서 제공하지 않음으로써, 최대화된 쇼트키 영역을 구비한 쇼트키 영역 내의 상기 JBS 정류기들을 형성하는 것이다.
간단하게 바람직한 실시예를 통해, 본 발명은 복수의 전력 트랜지스터 셀과 하나의 JBS 영역을 가진 활성 셀 영역을 포함하는 반도체 전력 소자를 개시한다. 상기 반도체 전력 소자는 반도체 기판의 최상 표면 가까이에 있는 에피택셜 층 위에 배치된 PN 접합들 사이에 산재되어 있는 복수의 쇼트키 다이오드를 더 포함하는 JBS 영역을 포함한다. 여기서 나아가 상기 PN 접합들은 PN 접합 내에서 조기의 절연파괴(early breakdown)를 막기 위해 PN 접합의 가까이에 도펀트 프로파일의 가파른 역전(abrupt reversal)을 감소시키도록 상기 에피택셜 층 내에 배치된 카운터 도펀트(counter dopant) 영역을 더 포함한다.
나아가 본 발명은 복수의 쇼트키 다이오드를 포함하는 JBS 영역과 복수의 전력 트랜지스터 셀을 포함하는 활성 셀을 가진 반도체 전력 소자를 형성하는 방법을 개시한다. 나아가 상기 방법은 상기 쇼트키 영역 내 조기의 절연파괴를 막기 위해 PN 접합 가까이의 가파른 역전 도펀트 프로파일을 감소시키기 위하여 상기 JBS P+ 주머니들을 둘러싸고 있는 카운터 도펀트 영역을 형성하기 위해서, 금속 접촉 개 구(opening)를 통해 에피택셜 층으로 바디 타입 도펀트 이온들을 주입시키는 방법을 포함한다.
본 발명의 이런 저런 목적 및 장점들은 다양한 도면 속에 도해된 바람직한 실시예의 구체적인 설명을 통해 당해 발명이 속하는 기술 분야에서 통상의 기술력을 가진 자에게 명백하게 될 것이다.
도면의 간단한 설명
제1A도는 집적된 접합 장벽 제어 쇼트키 영역을 가진 전형적인 트렌치(trenched) MOSFET 전력 소자의 단면도이다.
제1B도는 집적된 트렌치 MOS 장벽 제어 쇼트키(Trench MOS Barrier controlled Schottky, TMBS)를 가진 또 하나의 전형적인 트렌치 MOSFET 전력 소자의 단면도이다.
제1C도는 바디 타입 도펀트(P+ 주머니) 영역들의 밑바닥 모서리에 절연파괴에 취약한 지점들이 있는 집적된 JBS 영역을 가진 전형적인 트렌치 MOSFET 전력 소자의 단면도이다.
제1D도는 절연파괴 취약성의 근거를 설명하기 위해 P+ 주머니 영역과 제1A도 및 제1B도의 MOSFET 바디 영역들 내의 수직방향에 따른 도펀트 농축(concentration) 도표이다.
제2도는 본 특허 출원의 공동 발명자에 의해 출원 계속 중인 출원의 개선된 DMOS의 단면도이다.
제3A도와 제3B도는 본 발명에 있어서 MOSFET 소자의 확산 작용 전, 후의 측단면도이다.
제3C도와 제3D도는 본 발명에 있어서 MOSFET 소자의 가벼운 바디 타입 도펀트 확산 과정 전, 후의 도펀트 프로파일 도표들이다.
제3E도는 본 발명에 있어서 MOS 메사(mesa) 영역이 영향을 받지 않은 채 쇼트키 영역들 내에 개선된 항복 전압을 가진 MOSFET 소자의 측단면도이다.
제4A도는 본 발명에 있어서 개선된 항복 전압을 가진 선택적인 MOSFET의 단면도이고 제4B도는 제4A도의 도펀트 프로파일 도표이다.
제5A도 내지 제5K도는 제4A도에서 나타난 트렌치 MOSFET 소자를 제공하는 제조 공정들을 설명하는 일련의 단면도들이다.
제6A도는 접합 장벽 쇼트키(JBS) 정류기의 측단면도이고 제6B도 내지 제6E도는 상기 JBS 정류기가 줄무늬 사각형의 폐쇄 셀, 원형의 폐쇄 셀 및 육각형의 폐쇄 셀의 구성들로 이루어짐을 보여주는 평면도이다.
제7도는 게이트 핑거들이 바닥 주변의 게이트 러너와 함께 빗 모양으로 형성된 채 다이의 주위에서 내내 주변의 게이트 버스를 지나가지 않음으로써 상기 쇼트키 영역이 최대화되는 MOSFET 소자의 평면도이다.
제8도는 쇼트키 영역이 매크로 셀(macro cell) 구조 내에 형성된 MOSFET 소자의 평면도이다.
발명의 구체예에 대한 상세한 설명
제3A도 및 제3B도는 MOSFET 소자에 정류기능을 제공하기 위한 JBS 영역의 측단면도들이다. 제3A도는 낮은 투여량(dose)의 바디 타입 도펀트 이온들의 블랭크 임플란트(blank implant)를 보여준다. N 채널 MOSFET 소자에 있어서, 투여량 5×1011 내지 5×1012/㎠ 의 붕소 이온들이 40-500 KeV, 바람직하게는 80-300 KeV 로부터의 에너지로 에피택셜 층으로 주입될 수 있다. 상기 바디 타입 도펀트 이온들의 블랭크 임플란트는 에피택셜 층의 항복 전압을 증가시키기 위해 에피택셜 층 일부분의 도핑 농축을 낮추고 보상하기 위함이다. 제3B도에서, 상기 바디 도펀트는 차후의 단계에서 형성되는 MOSFET 바디 영역의 깊이보다 더 얕은 깊이로 상기 바디 타입 도펀트를 확산시키기 위하여, 1 내지 3시간 동안 1000도에서 1150도까지에 걸쳐 상승된 확산 온도를 가함으로써 확산된다. 상기 주입하는 바디 타입 도펀트 이온들은 에피(epi) 도펀트의 일부분을 보상하고 상기 에피택셜 층 내부에 N-영역을 생성한다. 이는 상기 P-임플란트가 상기 도펀트 농축과 더 높은 바디 타입 이온 농축을 가지는 MOSFET P 바디 영역의 경계를 초과하지 않기 때문에 MOSFET 절연파괴 또는 다른 성능 변수에 큰 영향을 주지 않는다. 또한 상기 바디 타입 도펀트 임플란트는 쇼트키 영역의 클리어링(clearing), 즉 쇼트키 형성을 위한 산화물 식각(oxide etch) 후에 수행될 수 있다. 그러한 경우에 있어서, 상기 P-도핑 영역을 더 펼치기 위해 이런 더딘 소자 제조 단계에서는 더 적은 열적 단계들(less thermal steps)이 존재하기 때문에 표면에 더 넓고 평평한 카운터 도핑된(counter doped) N-영역을 생성하기 위해 배수의(multiple) 에너지를 공급하는 것이 바람직 하다. 제3C도는 확산 전 수직선 C-C'를 따른 도펀트 프로파일을 나타내고 제3D도는 바디 타입 도펀트 확산 공정 후의 도펀트 프로파일을 나타낸다. 상기의 확산 후에는, N-영역은 쇼트키 접합 장벽(Schottky junction barrier)을 형성하기 위하여 영역들 내에 수직 방향을 따라 더 낮고 부드러운 도펀트 변화량을 갖는다. N-영역 내의 상기 더 낮은 에피(epi) 도펀트 농축은 N-영역 내의 항복 전압을 개선시킨다. 제3E도는 제3A도와 제3B도에 나타난 공정들을 따라 형성된 쇼트키 접합 영역을 가진 MOSFET의 단면도이다. 상기 쇼트키 접합 장벽들은 가볍게 도핑된 N-도펀트 영역으로 둘러싸여 있고 에피택셜 층의 윗부분은 N-영역으로 형성되어 있다. 이 영역에서 절연파괴는 더 낮은 캐리어 농축 때문에 증가된다. 나아가 P+ 쇼트키 주머니 영역을 가로지르는 상기 도펀트 프로파일이 여전히 가파름에도 불구하고, N-영역에서의 상기의 더 낮은 농축은 P+/N- 접합을 가로지르는 전기장을 감소시키도록 돕는다. 따라서 쇼트키 영역에서의 전체적인 절연파괴가 증가된다. 상기 가벼운 투여량의 바디 타입 도펀트 임플란트는 MOSFET 활성 셀 영역에 영향을 주지 않을 것이다. 왜냐하면 메사(mesa) 영역들에 있는 상기 도펀트 프로파일들이 영향을 받지 않기 때문이다. 상기 카운터 도펀트 영역은 20퍼센트에서 80퍼센트까지의 범위에 이르는 에피택셜 도펀트 농축의 감소를 갖는 JBS 영역에 배치된다. 그에 의해 활성 셀 영역에서의 전력 트랜지스터 셀의 성능 변수들은 영향을 받지 않는다.
제4A도는 본 발명에 있어서 또 하나의 바람직한 실시예의 단면도이다. 약 240에서 360 KeV의 에너지 수준에서 낮은 투여량의 고에너지(high-energy) P-타입 도펀트 이온들의 주입은, 접촉 임플란트(contact implant)가 접촉 개구들을 통해 수행되는 순간에 수행된다. 상기 투여량은 충분히 가벼워서(light)(예를 들어 0.1에서 2×1012/cm2의 붕소 이온들) 상기 에피택셜 도핑을 극복하고 제4A도에서처럼 P-/N- 접합을 생성할 수 있다. 상기 에피택셜 층의 최상 표면의 가까이에 있는 P+ 쇼트키 주머니 영역들을 둘러싸고 있는 이러한 P- 영역들은 JBS 영역들의 항복 전압들을 상승시키는데 충분하다. 한편, 상기 고에너지 바디 도펀트 임플란트의 투여는 충분히 가벼워서(즉, 전형적인 바디 임플란트 투여량의 10분의 1정도), 쇼트키 항복 전압을 제외하고 문턱 전압(threshold voltage)과 같이 MOSFET 소자의 성능이 영향을 받지 않고 동일하게 유지된다. 제4B도는 항복 전압 조정 임플란트가 상기 MOSFET 바디 영역 도핑 프로파일과 비교한 후, 바디 타입 도펀트 영역 내의 수직 방향에 따른 MOSFET 소자의 도핑 프로파일이다. 제4B도에서 보듯이, 쇼트키 P+ 주머니 영역 내에서 P 도펀트 농축의 기울기가 가파른 역전에서 점진적인 변화로 크게 변경되었다. 이것은 상기 쇼트키 주머니 영역에서 P-N 접합을 가로지르는 전기장을 크게 감소시킨다. 나아가 그것은 주변을 에워싸는 전기장을 감소시킨다. 그 결과 가파른 도펀트 분포에 기인한 상기 시기 상조의 절연파괴와 날카로운 모서리가 제거된다.
제5A도 내지 제5K도는 제4A도에서처럼 MOSFET 소자를 제조하기 위한 프로세싱 단계들을 설명한 일련의 단면도들이다. 제5A도에서, 트렌치 마스크(미도시)가 산화물 하드 마스크(206)(oxide hard mask)를 생성하기 위해 첫 번째 마스크로서 도포된 후 제거된다. 제5B도를 참조하면, 기판(205)위에서 지지되는 에피택셜 층(210) 내에서 복수의 트렌치(209)를 개방하기 위해 트렌치 식각 공정이 수행된다. 제5C도에서, 희생산화(sacrificial oxidation)가 수행된 후 측벽들을 부드럽게 하기 위해 트렌치 벽의 손상된 표면을 제거하기 위한 산화물 식각(oxide etch)을 한다. 그 후 게이트 산화물 층(215)을 성장시키기 위해 게이트 산화가 수행된다. 산화물 층(215)이 성장되고 폴리실리콘 층(220)을 상기 트렌치들 내부로 침전시킨다.
제5D도에서, 상기 폴리실리콘 층(220)을 에치백(etch back)하기 위해 블랭킷 폴리실리콘 에치백(blanket polysilicon etch back)이 수행된다. 상기 폴리실리콘 층(220)은 상기 산화물 하드 마스크(206)의 최상 표면 바로 아래에 있을 때까지 마스크 없이 에치백된다. 제5E도에서, 상기 하드 마스크(206)가 에치 오프(etch off)된 후 상기 최상 표면에 산화물 층을 형성하기 위한 산화물 재성장이 뒤따른다. 제5F도에서, 바디 마스크(미도시)가 바디 영역들 내부로 바디 도펀트를 주입하기 위해 도포된 후, 상기 바디 영역들(230)을 에피택셜 층(210) 내부로 확산시키기 위한 확산 공정이 뒤따른다. 제5G도에서, 소스 마스크(232)는 소스 도펀트 임플란트가 소스 영역들(240)을 형성하기 위해 도포된다. 제5H도에서, 상기 소스 마스크(232)가 제거된 후, 상기 바디 영역(230) 내에 둘러싸인 소스 영역(240)들을 에피택셜 층(210) 내부로 확산시키기 위한 소스 드라이브(source drive)가 뒤따른다. 그 다음에 LTO/BPSG 절연층(245)이 MOSFET 소자의 최상에 형성된다. 제5I도에서, 접촉 마스크(미도시)가 복수의 접촉 개구들(249)을 개방하기 위해 도포된다. 그 다음에 투여량 약 1-3×1013/㎠의 무거운 바디 타입 도펀트 임플란트가 수행되는데, 이는 접촉-증대된(contact-enhanced) 바디 도펀트 영역들(250)과 쇼트키 영역 내 복수의 접합 장벽 쇼트키 P+ 주머니 영역들(260)을 형성하기 위함이다. 그 다음에 약 240에서 360 KeV의 에너지 수준에서 낮은 투여량의 고에너지(high-energy) P-타입 도펀트 이온들의 주입이 상기 접촉 개구들(249)을 통해 수행되는데, 이는 제4A도에서처럼 P+ 주머니 영역들(260)을 둘러싸고 있는 가볍게 바디 도핑된 영역(270)을 형성하기 위함이다. 상기 투여량은 상기 P-/N- 접합을 생성하기 위해 에피택셜 도핑을 극복할 수 있을 만큼 충분히 가볍다(light)(예를 들어 0.1에서 2×1012/㎠의 붕소 이온들).
제5J도에서, 쇼트키 촉진 마스크가 쇼트키 영역들로부터 절연층(245) 부분을 제거하기 위해 도포된다. 제5K도에서 금속층(280)이 최상 표면에 형성되고 금속 마스크(미도시)가 소스 금속(280-S)과 게이트 금속(280-G) 내부로 금속 층에 패턴을 형성하기 위해 도포된 후에, 상기 MOSFET 소자의 제조 공정들을 완성하기 위한 패시베이션 층(285)(passivation layer)의 형성 및 패턴 형성이 뒤따른다.
상기 JBS는 하나의 영역 또는 MOSFET 다이(die) 상의 복수의 영역 내에 형성될 수 있다. 그것은 또한 제8도에서처럼 각 매크로 셀이 복수의 MOSFET 셀과 하나의 JBS 영역을 포함하는 매크로 셀 구조 내에 형성될 수도 있다. 각각의 JBS 영역은 다른 배치설계(layout)로 복수의 JBS 다이오드들을 형성할 수도 있다. 제6A도는 측단면도이고 제6B도 내지 제6E도는 본 발명에 있어서 JBS P+ 주머니 영역들(160) 의 배치설계의 평면도들이다. P+ 주머니 영역들에 의해 산재되어 있는 쇼트키 장벽 접합 영역들은 MOSFET 소자 내에서 다양한 모양을 가진다. 제6B도 내지 제6E도는 쇼트키 접합 장벽 영역들이 줄무늬, 사각형 폐쇄 셀, 원형의 폐쇄 셀, 및 육각형의 폐쇄 셀의 구성들로 형성됨을 보여준다.
제7도는 게이트 핑거들(282-G)이 바닥 주변의 게이트 러너와 함께 빗 모양으로 형성된 채 다이 주위에서 내내 주변의 게이트 버스를 지나지 않음으로써 쇼트키 영역이 최대화가 되는 MOSFET 소자(300)의 평면도이다. 제8도는 쇼트키 영역이 매크로 셀 구조 내에 형성되는 MOSFET 소자의 평면도이다.
상기한 바에 따라, 본 발명은 복수의 전력 트랜지스터 셀과 접합 장벽 제어 쇼트키(JBS) 영역을 갖는 활성 셀(active cell) 영역을 포함하는 반도체 전력 소자를 개시한다. 상기 JBS 영역은 나아가 반도체 기판의 최상 표면 가까이에 있는 에피택셜 층 위에 배치된 PN 접합들 사이에 산재되어 있는 복수의 쇼트키 다이오드들을 포함하고, 상기 JBS는 나아가 PN 접합 내의 조기의 절연파괴를 막기 위해 PN 접합 가까이 도펀트 프로파일의 갑작스런(sudden) 역전을 감소시키도록 에피택셜 층 내에 배치된 카운터 도펀트를 더 포함한다. 또 다른 바람직한 실시예에서, 상기 JBS는 에피택셜 층 내에 배치된 바디 타입 도펀트 영역들을 포함하고, 상기 카운터 도펀트 영역은 PN 접합 가까이 도펀트 프로파일의 갑작스런 역전을 감속시키기 위해 바디 타입 도펀트 영역을 둘러싸고 있는 감소된 에피(epi) 도펀트 영역을 포함한다. 또 다른 바람직한 실시예에서, 상기 JBS는 N-타입 도펀트 에피택셜 층 내에 배치된 P-타입 도펀트 영역들을 포함하고, 상기 카운터 도펀트 영역은 상기 PN 접 합 가까이 도펀트 프로파일의 갑작스런 역전을 감소시키기 위해 P-타입 도펀트 영역을 둘러싸고 있는 감소된 N-타입 도펀트 영역을 포함한다. 또 다른 바람직한 실시예에서, 상기 반도체 전력 소자는 나아가 MOSFET 소자를 포함한다. 또다른 바람직한 실시예에서, 상기 반도체 전력 소자는 나아가 트렌치된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함하고, 상기 활성 셀 영역은 복수의 MOSFET 셀을 포함한다. 또 다른 바람직한 실시예에서, 상기 JBS 영역은 나아가 PN 접합들과 상기 쇼트키 다이오드들 주위에 형성된 카운터 도펀트 영역들 사이에 산재되어 있는 복수의 쇼트키 다이오드들을 포함한다. 또 다른 바람직한 실시예에서, 상기 JBS 영역은 나아가 상기 카운터 도펀트 영역들이 상기 바디 타입 도펀트 영역들을 둘러싸고 있는 감소된 도펀트 영역들로서 형성된 채 에피택셜 층 내에 형성된 바디 타입 도펀트 영역들을 가진 복수의 쇼트키 다이오드들을 포함한다. 또 다른 바람직한 실시예에서, 상기 에피택셜 층은 나아가 통상의 도펀트 농축을 갖는 에피택셜 층 위에 상기 쇼트키 다이오드를 둘러싸고 있는 최상 표면의 가까이에 감소된 소스 도펀트 농축을 갖는 위쪽의 에피택셜 층을 포함한다. 또 다른 바람직한 실시예에서, 상기 카운터 도펀트 영역은 20에서 80퍼센트에 이르는 범위에 걸쳐 에피택셜 도펀트 농축의 감소를 갖는 상기 JBS 영역 내에 배치되는데, 그것에 의해 상기 활성 셀 내의 전력 트랜지스터 셀의 성능 변수들이 영향을 받지 않는다. 또 다른 바람직한 실시예에서, 상기 에피택셜 층은 나아가 통상의 도펀트 농축을 갖는 에피택셜 층 내부로 블랭크 바디 타입 도펀트 임플란트를 적용시킴으로써 형성되는 쇼트키 다이오드들을 둘러싸는 최상 표면 가까이에 감소된 도펀트 농축을 갖는 위쪽의 에피택 셜 층을 포함한다. 또 다른 바람직한 실시예에서, 상기 쇼트키 다이오드들은 에피택셜 층 내에 배치된 바디 타입 도펀트 영역들을 포함하고, 상기 카운터 도펀트 영역은 PN 접합 가까이에서 도펀트 프로파일의 갑작스런 역전을 감소시키기 위하여 바디 타입 도펀트 영역을 둘러싸고 있는 카운터 도펀트 영역들을 형성하도록 접촉 개구들을 통해 바디 타입 도펀트 임플란트를 적용시킴으로써 형성되는 감소된 에피(epi) 도펀트 영역을 포함한다. 또 다른 바람직한 실시예에서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 열린 줄무늬(open stripe)의 바디 타입 도펀트 영역으로서 구성된다. 또 다른 바람직한 실시예에서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 사각형 모양의 쇼트키 접촉 영역들을 둘러싸고 있는 교차하는 줄무늬의 바디 타입 도펀트 영역으로서 구성된다. 또 다른 바람직한 실시예에서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 육각형 모양의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬(peripheral stripe)의 바디 타입 도펀트 영역으로서 구성된다. 또 다른 바람직한 실시예에서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 다각형 모양의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로서 구성된다. 또 다른 바람직한 실시예에서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 원형의 쇼트키 접촉 영역들을 둘러싸고 있는 바디 타입 도펀트 영역의 주변 영역(peripheral area)으로서 구성된다. 또 다른 바람직한 실시예에서, 상기 반도체 전력 소자는 나아가 개방된 빗(open comb)으로서 상기 활성 셀 영역에서 상기 JBS 영역들까지 확장하여 형성된 게이트 버스들을 포함하는데, 이에 의해 상기 JBS 영역 주위의 주변 영역을 통하여 게이트 버스들을 지나지 않음으로써 더 넓은 영역 의 JBS 영역이 제공된다. 또 다른 바람직한 실시예에서, 상기 반도체 전력 소자는 나아가 매크로 셀 구조를 포함하는데, 여기서 각 매크로 셀은 복수의 MOSFET 셀들과 하나의 JBS 영역을 포함한다.
상기 기술 및 도면에 따라, 본 발명은 나아가 복수의 전력 트랜지스터 셀과 접합 장벽 제어 쇼트키(JBS) 영역을 갖는 활성 셀 영역이 있는 반도체 전력 소자를 제조하는 방법을 개시한다. 상기 방법은 나아가 반도체 기판의 최상 표면 가까이 있는 에피택셜 층 위의 복수의 PN 접합들 사이에 산재되어 있는 복수의 쇼트키 다이오드들을 형성하는 단계를 포함한다. 상기 방법은 나아가 상기 PN 접합 내의 조기의 절연파괴를 막기 위해 상기 PN 접합들 가까이에서 도펀트 프로파일의 갑작스런 역전을 감소시키도록 상기 각각의 PN 접합들의 가까이에 있는 상기 에피택셜 층 내에 카운터 도펀트 영역을 형성하는 단계를 포함한다. 바람직한 실시예에서, 나아가 상기 에피택셜 층 내에 카운터 도펀트 영역을 형성하는 단계는 통상의 도펀트 농축을 갖는 에피택셜 층 위에 쇼트키 다이오드들을 둘러싸고 있는 최상 표면 가까이에서 감소된 도펀트 농축을 갖는 위쪽의 에피택셜 층을 형성하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 나아가 상기 JBS 영역 내 카운터 도펀트 영역을 형성하는 단계는 통상의 에피택셜 도펀트 농축의 20에서 80퍼센트의 범위에 이르는 에피택셜 도펀트 농축을 갖는 에피택셜 도펀트 농축의 감소 영역들을 JBS 영역 내에 형성하는 단계를 포함하는데, 그에 의해 상기 활성 셀 영역 내의 전력 트랜지스터 셀의 성능 변수들이 영향을 받지 않는다. 또 다른 바람직한 실시예에서, 상기 에피택셜 층 내에 카운터 도펀트 영역을 형성하는 단계는 나아가 상기 쇼트키 다이 오드들을 둘러싸고 있는 최상 표면의 가까이에 감소된 도펀트 농축을 갖는 위쪽의 에피택셜 층을 형성하기 위하여 에피택셜 층 내부로 블랭크 바디 타입 도펀트 임플란트를 적용하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 JBS 영역 내 카운터 도펀트 영역을 형성하는 단계는 나아가 PN 접합 가까이에 도펀트 프로파일의 갑작스런 역전을 감소시키기 위하여 바디 타입 도펀트 영역들을 둘러싸고 있는 카운터 도펀트 영역들을 형성하도록 접촉 개구들을 통해 바디 타입 도펀트 임플란트를 적용하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 상기 쇼트키 다이오드들을 상기 JBS 내 바디 타입 도펀트 영역들 사이에 산재되어 있는 개방된 줄무늬로서 형성하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 상기 쇼트키 다이오드들을 상기 JBS 영역 내 사각형 모양의 쇼트키 접촉 영역들을 둘러싸고 있는 교차된 줄무늬의 바디 타입 도펀트 영역으로 형성하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 상기 쇼트키 다이오드들을 상기 JBS 영역 내 육각형 모양의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 형성하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 상기 쇼트키 다이오드들을 상기 JBS 영역 내 다각형의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 형성하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 상기 쇼트키 다이오드들을 상기 JBS 영역 내 원형의 쇼트키 접촉 영역들을 둘러싸고 있는 바디 타입 도펀트 영역의 주변 영역으로 형성하는 단계를 포함한다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 상기 활성 셀 영역에서 상기 JBS 영역까지 확장하는 게이트 버스들을 개방된 빗(open combs)으로 형성하는 단계를 포함하는데, 이에 의해 상기 JBS 영역 주위의 주변 영역을 통하여 게이트 버스들을 지나지 않음으로써 더 넓은 영역의 JBS 영역이 제공된다. 또 다른 바람직한 실시예에서, 상기 방법은 나아가 매크로 셀 구조를 형성하는 단계를 포함하는데, 여기서 각각의 매크로 셀은 복수의 MOSFET 셀과 하나의 JBS 영역을 포함한다.
본 발명은 현재 적절한 실시예에 의하여 기술되었더라도 그러한 공개가 제한적으로 해석되어서는 안 될 것이다. 이미 기술한 내용에 의해 다양한 변형 및 수정이 당해 기술 분야에 속하는 숙련된 자에게 명백할 것이다. 따라서 첨부된 청구항이 본 발명의 실질적 사상과 범위에 속하는 모든 변형과 수정을 망라하도록 의도된다.

Claims (39)

  1. 복수의 전력 트랜지스터 셀과 접합 장벽 제어 쇼트키(JBS) 영역을 갖는 활성 셀 영역을 포함하고, 상기 JBS 영역은 반도체 기판의 최상 표면 가까이에 있는 에피택셜 층 위에 배치된 복수의 PN 접합들 사이에 산재되어 있는 복수의 쇼트키 다이오드들을 포함하며, 상기 JBS 영역은 나아가 상기 PN 접합 내에서 조기의 절연파괴를 방지하기 위해 상기 PN 접합 가까이의 도펀트 프로파일의 갑작스런 역전을 감소시키도록 상기 에피택셜 층 내에 배치된 카운터 도펀트 영역을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  2. 제1항에 있어서, 상기 JBS는 에피택셜 층 내에 배치되는 바디 타입 도펀트 영역들을 포함하고, 상기 카운터 도펀트 영역은 감소된 에피택셜 도펀트 영역을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  3. 제1항에 있어서, 상기 JBS는 N-타입 토펀트 에피택셜 층 내에 배치된 P-타입 도펀트 영역들을 포함하고, 상기 카운터 도펀트 영역은 상기 PN 접합 가까이에서 상기의 도펀트 프로파일의 갑작스런 역전을 감소시키기 위해 상기 P-타입 도펀트 영역들을 둘러싸고 있는 감소된 N-타입 도펀트 영역을 포함하는 것을 특징으로 하 는 반도체 전력 소자.
  4. 제1항에 있어서, 상기 반도체 전력 소자는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET) 소자를 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  5. 제1항에 있어서, 매크로 셀 구조를 더 포함하고 각각의 매크로 셀은 복수의 MOSFET 셀과 하나의 JBS 영역을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  6. 제1항에 있어서, 상기 에피택셜 층은 설정된 도펀트 농축을 갖는 에피택셜 층 위에 상기의 쇼트키 다이오드들을 둘러싸는 최상 표면 가까이에서 감소된 도펀트 농축을 갖는 위쪽의 에피택셜 층을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  7. 제1항에 있어서, 상기 JBS 영역에 배치된 카운터 도펀트 영역은 설정된 에픽택셜 도펀트 농축의 20 내지 80 퍼센트의 범위에 이르는 에피택셜 도펀트 농축 감소를 갖는 것으로, 상기 카운터 도펀트 영역에 의해 상기 활성 셀 내 전력 트랜지스터 셀의 성능 변수들이 영향을 받지 않는 것을 특징으로 하는 반도체 전력 소자.
  8. 제1항에 있어서, 상기 에피택셜 층은 설정된 도펀트 농축을 갖는 에피택셜 층 내부로 블랭크 바디 타입 도펀트 임플란트를 적용시켜 형성되는 상기의 바디 타입 도펀트 영역들을 둘러싸고 있는 최상 표면 가까이에 감소된 도펀트 농축을 갖는 위쪽의 에피택셜 층을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  9. 제1항에 있어서, 바디 타입 도펀트 영역들 사이에 산재되어 있는 상기 쇼트키 다이오드들은 에피택셜 층 내에 배치되고, 상기 카운터 도펀트 영역은 상기 PN 접합 가까이에서 도펀트 프로파일의 상기 갑작스런 역전을 감소시키기 위해서 상기의 바디 타입 도펀트 영역들을 둘러싸고 있는 상기의 카운터 도펀트 영역들을 형성하기 위해 접촉 개구들을 통해 바디 타입 도펀트 임플란트를 적용시켜 형성된 감소된 에피택셜 도펀트 영역들을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  10. 제1항에 있어서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 바디 타입 도펀트 영역들 사이에 산재된 개방된 줄무늬(open stripes)로 구성되는 것을 특징으 로 하는 반도체 전력 소자.
  11. 제1항에 있어서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 사각형 모양의 쇼트키 접촉 영역들을 둘러싸고 있는 교차된 줄무늬의 바디 타입 도펀트 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  12. 제1항에 있어서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 육각형의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  13. 제1항에 있어서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 다각형의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬(peripheral stripes)의 바디 타입 도펀트 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  14. 제1항에 있어서, 상기 쇼트키 다이오드들은 상기 JBS 영역 내 원형의 쇼트키 접촉 영역들을 둘러싸고 있는 바디 타입 도펀트 영역의 주변 영역들(peripheral areas)로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  15. 제1항에 있어서, 개방된 빗(open comb) 형태로서 상기 활성 셀 영역으로부터 상기 JBS 영역까지 확장된 게이트 버스를 더 포함하는 반도체 전력소자로서, 상기 개방된 빗(OPEN COMB) 형태는 상기 JBS 영역 주변부를 통하여 상기 게이트 버스가 관통하지 않음으로써 최대화된 상기 JBS 영역을 제공하는 것을 특징으로 하는 반도체 전력소자.
  16. 반도체 기판의 최상 표면 부근에 위치한 에피택셜 층 위로 복수의 PN 접합들을 형성함으로써 복수의 쇼트키 다이오드들을 JBS 영역에 형성하는 단계; 및
    상기 PN 접합 내의 조기 절연파괴(early breakdown) 방지를 목적으로 상기 PN 접합들 부근의 갑작스런 도펀트 프로파일 역전을 감소시키고자, 상기 각각의 PN 접합들 가까이에 배치된 상기 에피택셜 층 내에 카운터 도펀트 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는, 복수의 전력 트랜지스터 셀 및 하나의 접합 장벽 쇼트키(JBS) 영역을 가진 활성 셀 영역을 구비한 반도체 전력 소자의 제조 방법.
  17. 16항에 있어서, 상기 에피택셜 층 내에 상기 카운터 도펀트 영역을 형성하는 상기 단계는 설정된 도펀트 농축을 갖는 에피택셜 층 위에 상기의 쇼트키 다이오드들을 둘러싸는 최상 표면 가까이에 있는 감소된 도펀트 농축을 갖는 위쪽의 에피택셜 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  18. 제16항에 있어서, 상기 JBS 영역 내에 상기 카운터 도펀트 영역을 형성하는 상기 단계는 설정된 에피택셜 도펀트 농축의 20에서 80퍼센트의 범위에 이르는 에피택셜 도펀트 농축을 갖는 에피택셜 도펀트 농축 감소 영역을 상기 JBS 내에 형성하는 단계를 더 포함하고, 상기 활성 셀 영역 내의 상기 전력 트랜지스터의 성능 변수들이 영향을 받지 않는 것을 특징으로 하는 반도체 전력 소자의 제조 방법.
  19. 제16항에 있어서, 상기 에피택셜 층 내에 상기 카운터 도펀트 영역을 형성하는 상기 단계는 상기 쇼트키 다이오드들을 둘러싸고 있는 최상 표면 가까이에 감소된 도펀트 농축을 갖는 위쪽의 에피택셜 층을 형성하기 위해 에피택셜 층 내부로 블랭크 바디 타입 도펀트 임플란트를 적용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  20. 제16항에 있어서, 상기 JBS 영역 내에 상기 카운터 도펀트 영역을 형성하는 상기 단계는, 상기 PN 접합 부근의 갑작스런 도펀트 프로파일 역전을 감소시키기 위하여 바디 타입 도펀트 영역들을 둘러싸고 있는 상기 카운터 도펀트 영역들을 형성하고자, 접촉 개구들을 통해 바디 타입 도펀트 임플란트를 적용시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  21. 제16항에 있어서, 상기 쇼트키 다이오드들을 상기 JBS 영역 내 바디 타입 도펀트 영역들 사이에 산재되어 잇는 개방된 줄무늬들(open stripes)로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  22. 제16항에 있어서, 상기 쇼트키 다이오드들을 상기 JBS 영역 내 사각형 에피택셜 도펀트 영역들을 둘러싸고 있는 교차된 줄무늬의 바디 타입 도펀트 영역으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  23. 제16항에 있어서, 상기 쇼트키 다이오드들을 상기 JBS 영역 내 육각형의 에피택셜 도펀트 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  24. 제16항에 있어서, 상기 쇼트키 다이오드들을 상기 JBS 영역 내 다각형의 에피택셜 도펀트 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  25. 제16항에 있어서, 상기 쇼트키 다이오드들을 상기 JBS 영역 내 원형의 에피택셜 도펀트 영역들을 둘러싸고 있는 바디 타입 도펀트 영역의 주변 영역들로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  26. 제16항에 있어서, 상기 활성 셀 영역으로부터 상기 JBS 영역까지 확장된 게이트 버스를 개방된 빗(open combs) 형태로 형성하는 단계를 더 포함하고, 상기 개방된 빗 형태는 상기 JBS 영역 주변부를 통하여 상기 게이트 버스가 관통하지 않음으로써 최대화된 상기 JBS 영역을 제공하는 것을 특징으로 하는 반도체 전력 소자 제조방법.
  27. 복수의 전력 트랜지스터 셀과 하나의 접합 장벽 제어 쇼트키(JBS) 영역을 갖 는 활성 셀 영역을 포함하고,
    상기 JBS 영역은 복수의 PN 접합들 사이에 각각 산재되어 있는 복수의 쇼트키 다이오드들을 포함하고, 각각의 상기 PN 접합은 반도체 기판의 최상 표면 가까이에 있는 에피택셜 층 위에 배치되는 바디 타입 도펀트 영역을 포함하며; 그리고
    상기 바디 타입 도펀트 영역들은 나아가 무거운 바디 타입 도펀트 영역과 상기 PN 접합 내에서 조기의 절연파괴를 방지하기 위해 상기 PN 접합 가까이에 도펀트 프로파일의 갑작스런 역전을 감소시키도록 상기 무거운 바디 타입 도펀트 영역을 둘러싸고 있는 가벼운 바디 타입 도펀트 영역을 포함하는;
    것을 특징으로 하는 반도체 전력 소자.
  28. 제27항에 있어서, 상기 바디 타입 도펀트 영역들은 N-타입 도펀트 에피택셜 층 내에 배치된 P-타입 도펀트를 포함하는 것을 특징으로 하는 반도체 전력 소자.
  29. 제27항에 있어서, 상기의 반도체 전력 소자는 나아가 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 소자를 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  30. 제27항에 있어서, 상기의 반도체 전력 소자는 나아가 트렌치된(trenched) MOSFET 소자를 더 포함하고, 상기 활성 셀 영역은 복수의 MOSFET 셀을 포함하는 것을 특징으로 하는 반도체 전력 소자.
  31. 제27항에 있어서, 상기 에피택셜 층은 설정된 도펀트 농축을 갖는 에피택셜 층 위에 상기의 쇼트키 다이오드들을 둘러싸고 있는 최상 표면 가까이에서 감소된 도펀트 농축을 가지는 위쪽의 에피택셜 층을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
  32. 제27항에 있어서, 상기 JBS 영역에 배치된 카운터 도펀트 영역은 설정된 에픽택셜 도펀트 농축의 20 내지 80 퍼센트의 범위에 이르는 에피택셜 도펀트 농축 감소를 갖는 것으로, 상기 카운터 도펀트 영역에 의해 상기 활성 셀 내 전력 트랜지스터 셀의 성능 변수들이 영향을 받지 않는 것을 특징으로 하는 반도체 전력 소자.
  33. 제27항에 있어서, 상기의 쇼트키 다이오드들은 상기 JBS 영역 내 바디 타입 도펀트 영역들 사이에 산재되어 있는 개방된 줄무늬들(open stripes)로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  34. 제27항에 있어서, 상기의 쇼트키 다이오드들은 상기 JBS 영역 내 사각형의 쇼트키 접촉 영역들을 둘러싸고 있는 교차된 줄무늬의 바디 타입 도펀트 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  35. 제27항에 있어서, 상기의 쇼트키 다이오드들은 상기 JBS 영역 내 육각형의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  36. 제27항에 있어서, 상기의 쇼트키 다이오드들은 상기 JBS 영역 내 다각형의 쇼트키 접촉 영역들을 둘러싸고 있는 주변 줄무늬의 바디 타입 도펀트 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  37. 제27항에 있어서, 상기의 쇼트키 다이오드들은 상기 JBS 영역 내 원형의 쇼트키 접촉 영역들을 둘러싸고 있는 바디 타입 도펀트 영역의 주변 영역으로 구성되는 것을 특징으로 하는 반도체 전력 소자.
  38. 제27항에 있어서, 상기 활성 셀 영역으로부터 상기 JBS 영역까지 확장된 개방된 빗(open combs) 형태의 게이트 버스를 더 포함하고, 상기 개방된 빗 형태는 JBS 영역 주변부를 통하여 상기 게이트 버스가 관통하지 않음으로써 최대화된 상기 JBS 영역을 제공하는 것을 특징으로 하는 반도체 전력 소자.
  39. 제27항에 있어서, 상기 반도체 전력 소자는 나아가 매크로 셀 구조를 더 포함하고, 각 매크로 셀은 복수의 MOSFET 셀과 하나의 JBS 영역을 포함하는 것을 특징으로 하는 반도체 전력 소자.
KR1020087025717A 2006-04-29 2007-04-27 집적된 모스펫-쇼트키 소자 배치설계에 영향을 주지 않는 쇼트키 항복 전압 향상 KR101329997B1 (ko)

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