KR20080074647A - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체기판에 홈을 형성하는 단계와, 상기 홈 표면을 포함한 반도체기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 홈을 매립하도록 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막, 금속계막, 폴리실리콘막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함한다.
Description
도 1은 종래의 문제점을 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체기판 202 : 소자분리막
204 : 게이트산화막 206 : 폴리실리콘막
210 : 실리콘 원자 212 : 실리콘 원자 보다 원자번호가 큰 원자
214 : 금속계막 216 : 하드마스크막
218 : 게이트 H1 : 제1홈
H2 : 제2홈
본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 게이트 도전막 형성시 발생하는 보이드(void)의 이동 현상을 방지 할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다. 또한, 70nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 더욱 증가시키기 위해 리세스 게이트 형성영역에 벌브 타입(Bulb Type)의 홈을 형성하는 방법에 대한 연구가 진행되고 있다. 상기 벌브형 리세스 게이트의 경우, 채널 길이가 증가함에 따라 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)이 개선된다는 장점이 있다.
이하에서는 종래기술에 따른 벌브형 리세스 게이트 형성방법을 간략하게 설명하도록 한다.
활성 영역 및 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 상기 반도체 기판 내에 트렌치를 형성한다. 그다음, 상기 트렌치 내에 상기 트렌치를 매립하도록 절연막을 증착하여 반도체 기판의 활성 영역을 한정하는 소자분리막을 형성한다. 이어서, 상기 기판 활성 영역의 리세스 게이트 형성 영역을 식각하여 제1홈을 형성한다.
그런 다음, 상기 제1홈의 저면을 좀더 식각하여 벌브형상을 갖는 리세스 게이트용 제2홈을 형성한다. 이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 종래기술에 따른 벌브형 리세스 게이트의 제조시, 상기 벌브 형태로 리세스된 트렌치한 공간에 게이트 막질과 잘 접촉되도록 게이트도전막을 매립을 시켜주게 되는데 반도체기판의 트렌치한 모양에 따라 상기 게이트도전막이 매립이 잘 되지 않고 게이트도전막 사이에 보이드(void) 또는 심(seam)이 발생하게 된다.
따라서, 상기와 같은 보이드 또는 심이 후속의 열공정을 거치면서 실리콘의 상기 열공정에서 얻게 되는 열에너지에 의해서 서로 결합이 느슨해 지게 되고, 실리콘 원자 간의 결합이 느슨해져 상기 보이드가 트렌치 내에서 불규칙적으로 움직이는 현상이 발생하여, 상기 보이드 또는 심들이 서로 뭉치게 되고 안정적인 상태로 가려는 성질에 따라서 트렌치 내 공간에서 이동하게 되며, 이와 같은 현상들이 심화하게 되면 게이트산화막에 상기와 같이 뭉쳐진 빈 공간들이 접촉하게 되는 현상이 발생하게 된다.
결과적으로, 상기와 같은 문제점으로 인해 게이트산화막의 두께가 증가하는 현상과 동일한 효과를 유발함으로써 반도체소자의 동작에 오류를 가져오게 된다.
한편, 상기와 같은 보이드의 이동 현상은 웨이퍼 전면에서 동시 다발적으로 발생하게 되어 그에 따른 반도체 개발 시간이 증가하게 되고, 반도체 소자의 제조 수율이 감소하게 된다.
따라서, 본 발명은 게이트도전막 사이의 보이드(void) 또는 심(seam) 이동을 억제할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 보이드(void) 또는 심(seam) 이동을 억제하여 반도체 소자의 동작의 오류를 방지할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공한다.
게다가, 본 발명은 반도체 소자의 개발 시간 단축 및 반도체 소자의 제조 수율의 감소를 방지할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공한다.
일 실시예에 있어서, 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체기판에 홈을 형성하는 단계; 상기 홈 표면을 포함한 반도체기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 홈을 매립하도록 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, 폴리실리콘막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계;를 포함하며, 상기 폴리실리콘막은, 막 내에 발생된 보이드의 이동이 억제되도록 막 내에 실리콘 원자보다 크기가 큰 불순물 원자를 주입시켜 형성하는 것을 특징으로 한다.
상기 불순물 원자는 주기율표상에서 상기 실리콘 원자보다 원자 번호가 큰 원소인 것을 특징으로 한다.
상기 불순물 원자는 텅스텐, 티타늄, 탄탈늄 및 코발트 중에서 어느 하나인 것을 특징으로 한다.
상기 폴리실리콘막은 450∼650℃의 온도 및 1∼100Torr의 압력하에서 SiH4 또는 Si2H6 중에서 어느 하나를 소오스 가스로 사용하여 형성한다.
상기 폴리실리콘막은 퍼니스 뱃치(furnace batch) 또는 싱글 챔버(single chamber) 중에서 어느 하나의 타입을 이용하여 형성한다.
상기 폴리실리콘막 증착 시 상기 실리콘보다 원자 번호가 큰 원소의 주입은, 상기 게이트 절연막의 반대방향으로 갈수록 폴리실리콘막의 농도 구배가 높아지도록 주입하는 것을 특징으로 한다.
상기 농도 구배는 에너지 및 도우즈의 양을 조절하여 수행한다.
상기 불순물 원자의 주입은 폴리실리콘막 증착 시 상기 불순물 원자가 함유된 소오스 가스를 동시에 흘려서 주입하는 동시 주입 방식으로 수행한다.
상기 불순물 원자의 주입은 폴리실리콘막 증착 후 이온주입장치에서 강제로 불순물 원자를 주입하는 강제 주입 방식으로 수행한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 리세스 게이트 구조를 갖는 반도체소자의 상기 리세스된 반도체기판의 트렌치 내에 폴리실리콘막과 같은 게이트도전막 매립시, 상기 실리콘보다 원자 번호가 큰 원소를 주입하여 게이트를 형성한다.
이렇게 하면, 상기 실리콘 막질 내에 실리콘 원자보다 원자 번호가 큰, 즉 상기 실리콘 원자보다 크기가 큰 원자를 주입시킴으로써, 상기 크기가 큰 원자가 실리콘 원자의 이동을 막는 베리어로 작용하게 되고 그에 따라 후속 열공정에도 실 리콘 원자들이 자신의 자리에서 쉽게 움직이지 못하고 되어, 그에 따른 보이드의 이동 현상을 억제할 수 있다.
또한, 웨이퍼의 전면에 걸쳐 발생하는 상기 보이드의 이동 현상을 방지할 수 있으므로, 그에 따른 반도체 개발시간 및 제조 수율의 감소를 방지할 수 있다.
자세하게, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체기판(200) 상에 공지된 STI 공정을 통해 상기 소자분리 영역에 소자분리막(202)을 형성하고, 이어서, 상기 기판 활성 영역의 리세스 게이트 형성 영역을 식각하여 제1홈(H1)을 형성한다.
그런다음, 상기 반도체기판(200)의 제1홈(H1)에 대해 등방성 식각 공정을 수행하여 벌브 형의 리세스 게이트용 제2홈(H2)을 형성하고, 상기 제1 및 제2홈(H1, H2)과 소자분리막(202)을 포함하는 반도체기판(200) 전면 상에 게이트 절연막(204)을 형성한다. 이때, 상기 게이트 절연막(204)은 습식, 건식 및 래디칼(radical) 중에서 어느 하나의 방식을 사용하여 형성하도록 한다.
도 2b를 참조하면, 상기 게이트 절연막(204)이 형성된 반도체기판(200) 상에 폴리실리콘막(206)을 형성한다. 이때, 상기 폴리실리콘막(206)은 퍼니스 뱃치(furnace batch) 또는 싱글 챔버(single chamber) 중에서 어느 하나의 타입을 이용하여 450∼650℃의 온도에서 100Torr 이하의 조건으로 SiH4 또는 Si2H6 중에서 어느 하나를 이용하여 형성하도록 한다.
또한, 상기 폴리실리콘막(206)은 도핑된 폴리실리콘 또는 비도핑된 폴리실리콘 중에서 어느 하나의 막으로 형성하도록 한다.
그런다음, 상기 폴리실리콘막(206)에 대해 상기 실리콘 원자(210) 보다 크기가 큰, 예컨대 원자번호가 큰 원소(212)를 주입하도록 한다.
여기서, 상기 실리콘 원자(210)보다 원자번호가 큰 원자(212)의 주입은 폴리실리콘막(206) 증착 후 상기 실리콘 원자(210) 보다 크기가 큰 원소(212)가 첨가된 소스가스를 플로우(flow) 시켜 상기 폴리실리콘막(206) 상에 얇은 두께로 증착시킨 후 열 공정을 통해 열 확산시켜 폴리실리콘막(206) 내부로 주입시키는 방식으로 수행하는 방법과, 폴리실리콘막(206)을 전체 두께 중 일부만 증착시킨 후 상기 실리콘 원자(210) 보다 크기가 큰 원자(212)가 첨가된 소스가스를 플로우시켜 얇게 증착시키고 다시 그 위에 나머지 두께의 폴리실리콘막(206)을 증착시킨 후 열 확산 시키는 방법, 전체 폴리실리콘막(206) 두께 내에서 주지한 공정을 여러 번 반복하여 열 확산시키는 방법 중에서 어느 하나의 방법 및 상기 폴리실리콘막(206)에 이온주입장비하에서 일정한 자기장 하에서 원소를 가속시켜 강제로 상기 실리콘 원자(210) 보다 크기가 큰 원자(212)를 주입하는 강제이온주입 방식 중에서 어느 하나의 방법으로 수행하도록 한다.
한편, 상기 실리콘 원자(210) 보다 원자번호가 큰 원소(212)의 주입은 상기 게이트 절연막(204)의 반대방향으로 갈수록 폴리실리콘막(206)의 농도 구배가 높아지도록 주입하는 것이 바람직하다.
여기서, 상기 게이트 절연막(204)의 반대방향으로 갈수록 폴리실리콘막(206)의 농도 구배가 높아지도록 하는 방법은, 게이트 절연막(204) 위에 폴리실리콘막(206)의 일정 두께를 증착한다고 할 때 증착 시간이 증가할수록 상기 실리콘 원자(210) 보다 크기가 큰 원소를 가진 소스가스의 플로우 비율을 크게 해주는 식으로 상기 실리콘 원자(210) 보다 크기가 큰 원소(212)가 함유된 소스가스를 점점 증가시키는 방식으로 수행하도록 한다.
한편, 상기 강제이온주입방식을 통한 농도 구배 방법은 일정시간 동안 큰 에너지로 자기장을 만들고 도즈(dose)량을 크게 넣어 주입시키고, 그런 다음 상기 에너지 및 도즈량 보다 작은 에너지 및 도즈량을 주입시키고, 다시 그런 다음 상기 에너지 및 도즈량보다 더 작은 에너지와 도즈량을 넣어 주는 방식으로 수행하도록 한다.
도 2c를 참조하면, 상기 실리콘 원자(210) 보다 원자량이 큰 원소(212)가 주입된 폴리실리콘막(206)이 형성된 반도체기판(200) 상에 대해 금속계막(214) 및 하드마스크막(216)을 차례로 형성하고, 상기 하드마스크막(216), 금속계막(214) 및 폴리실리콘막(206)을 식각하여 게이트(218)를 형성한다.
이 경우, 본 발명은 폴리실리콘막 내에 상기 실리콘 원자보다 원자 번호가 큰, 예컨대, 상기 실리콘 원자보다 크기가 큰 원자를 주입시킴으로써 상기 크기가 큰 원자가 실리콘 원자의 이동을 막는 베리어로 작용하게 되고 그에 따라 후속 열 공정에도 실리콘 원자들이 자신의 자리에서 쉽게 움직이지 못하고 되어, 그에 따른 보이드의 이동 현상을 억제할 수 있다.
또한, 본 발명은 웨이퍼의 전면에 걸쳐 발생하는 상기 보이드의 이동 현상을 억제할 수 있으므로, 그에 따른 반도체 개발시간 및 제조 수율의 감소를 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 폴리실리콘막 내에 상기 실리콘 원자보다 원자 번호가 큰, 예컨대, 상기 실리콘 원자보다 크기가 큰 원자를 주입시킴으로써 상기 크기가 큰 원자가 실리콘 원자의 이동을 막는 베리어로 작용하게 되고 그에 따라 후속 열 공정에도 실리콘 원자들이 자신의 자리에서 쉽게 움직이지 못하고 되어, 그에 따른 보이드의 이동 현상을 억제할 수 있다.
또한, 본 발명은 웨이퍼의 전면에 걸쳐 발생하는 상기 보이드의 이동 현상을 억제할 수 있으므로, 그에 따른 반도체 개발시간 및 제조 수율의 감소를 방지할 수 있다.
Claims (9)
- 반도체기판에 홈을 형성하는 단계;상기 홈 표면을 포함한 반도체기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 홈을 매립하도록 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 금속계막, 폴리실리콘막 및 게이트 절연막을 식각하여 게이트를 형성하는 단계;를 포함하며,상기 폴리실리콘막은, 막 내에 발생된 보이드의 이동이 억제되도록 막 내에 실리콘 원자보다 크기가 큰 불순물 원자를 주입시켜 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 원자는 주기율표상에서 상기 실리콘 원자보다 원자 번호가 큰 원소인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 원자는 텅스텐, 티타늄, 탄탈늄 및 코발트 중에서 어느 하나인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 450∼650℃의 온도 및 1∼100Torr의 압력하에서 SiH4 또는 Si2H6 중에서 어느 하나를 소오스 가스로 사용하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 퍼니스 뱃치(furnace batch) 또는 싱글 챔버(single chamber) 중에서 어느 하나의 타입을 이용하여 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막 증착 시 상기 실리콘보다 원자 번호가 큰 원소의 주입은, 상기 게이트 절연막의 반대방향으로 갈수록 폴리실리콘막의 농도 구배가 높아지도록 주입하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 농도 구배는 에너지 및 도우즈의 양을 조절하여 수행하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 원자의 주입은 폴리실리콘막 증착 시 상기 불순물 원자가 함유된 소오스 가스를 동시에 흘려서 주입하는 동시 주입 방식으로 수행하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 불순물 원자의 주입은 폴리실리콘막 증착 후 이온주입장치에서 강제로 불순물 원자를 주입하는 강제 주입 방식으로 수행하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2967298A1 (fr) * | 2009-11-09 | 2012-05-11 | 02 Micro Inc | Procédé de fabrication de transistors métal-oxyde semi-conducteur a effet de champ en tranchée |
| US8754472B2 (en) | 2011-03-10 | 2014-06-17 | O2Micro, Inc. | Methods for fabricating transistors including one or more circular trenches |
-
2007
- 2007-02-09 KR KR1020070014040A patent/KR20080074647A/ko not_active Application Discontinuation
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