CN106531619B - 半导体装置的制造方法 - Google Patents

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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

本发明涉及半导体装置的制造方法，在使用后栅极工艺来形成分栅型的MONOS存储器的情况下，防止由于形成于构成存储器单元并隔着ONO膜互相接近地形成的控制栅极电极和存储器栅极电极各自的上表面上的硅化物层互相接近而导致短路的发生和耐压的降低。当在后栅极工艺中研磨层间绝缘膜(IL1)而使控制栅极电极(CG)和存储器栅极电极(MG)各自的上表面从层间绝缘膜(IL1)露出时，形成覆盖这些栅极电极的上表面的硅化物层(S2)。其后，使在硅化物层(S2)上沉积了的金属膜与控制栅极电极(CG)和存储器栅极电极(MG)发生反应，在各栅极电极上形成比硅化物层(S2)厚的硅化物层。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，例如能够利用于具有硅化物层的半导体装置的制造的方法。
背景技术
作为形成于能够微型化的下一代的微型机的逻辑部的晶体管，已知包括金属栅极电极和高介电常数膜(high-k膜)的晶体管。在这样的晶体管的形成方法中，已知在基板上形成虚拟栅极电极之后将该虚拟栅极电极置换为金属栅极电极的所谓的后栅极(gatelast)工艺。
另外，作为能够电写入、消除的非易失性半导体存储装置，广泛使用在MISFET的栅极电极下具有被氧化膜包围的导电性的浮栅电极或者陷阱性绝缘膜的存储器单元。作为使用陷阱性绝缘膜的非易失性半导体存储装置，有MONOS(Metal Oxide Nitride OxideSemiconductor，金属氧化物氮氧化物半导体)型的分栅型单元。
在后栅极工艺中，在各种MISFET的源极/漏极区域上形成硅化物层之后通过层间绝缘膜覆盖元件，之后，研磨层间绝缘膜的上表面而使栅极电极的上表面露出。因此，当在作为构成存储器单元的栅极电极的由半导体膜构成的栅极电极的上方形成硅化物层的情况下，在该研磨工序之后需要再次进行形成硅化物层的工序。
在该情况下，在上述研磨工序之后，当在构成存储器单元的栅极电极的上表面上形成硅化物层时，例如通过利用溅射法在栅极电极的上表面上沉积金属膜之后，使构成栅极电极的硅与金属膜发生反应来形成硅化物层。
在专利文献1(日本特开2014-154790号公报)中，记载了在混合搭载存储器单元和逻辑部的MISFET的情况下，形成MISFET的源极/漏极区域上的硅化物层，接着通过后栅极工艺形成MISFET的金属栅极电极之后，在存储器单元的栅极电极上形成硅化物层。
专利文献1：日本特开2014-154790号公报
发明内容
为了形成硅化物层，如果想要通过溅射法在栅极电极上沉积金属膜，则有时在溅射工序中金属分子碰撞到栅极电极的上表面，构成栅极电极的硅向栅极电极的周围飞散。另外，在沉积该金属膜之后，有时栅极电极的上表面的硅扩散到该金属膜内。
如果在这些情况下进行硅化物化，则在构成存储器单元并隔着包覆(wrap)性绝缘膜相互接近的控制栅极电极和存储器栅极电极各自的上表面形成的硅化物层相接近或者接触地形成，产生存储器单元中的短路或者耐压降低的问题。
其他课题与新颖的特征将根据本说明书的叙述和附图而变得明确。
如果简单说明在本申请中公开的实施方式中的代表性的实施方式的概要，则如下所述。
一个实施方式的半导体装置的制造方法，在混合搭载MONOS存储器以及通过后栅极工艺而形成的MISFET的情况下，在研磨层间绝缘膜而使控制栅极电极和存储器栅极电极各自的上表面从层间绝缘膜露出时，形成覆盖这些栅极电极的上表面的第1硅化物层，之后，使在该硅化物层上沉积了的金属膜与控制栅极电极和存储器栅极电极发生反应，在各栅极电极上形成比第1硅化物层厚的第2硅化物层。
根据一个实施方式，能够提高半导体装置的可靠性。特别是能够防止控制栅极电极和存储器栅极电极间的短路和耐压降低。
附图说明
图1是作为实施方式1的半导体装置的制造工序中的剖面图。
图2是接着图1的半导体装置的制造工序中的剖面图。
图3是接着图2的半导体装置的制造工序中的剖面图。
图4是接着图3的半导体装置的制造工序中的剖面图。
图5是接着图4的半导体装置的制造工序中的剖面图。
图6是接着图5的半导体装置的制造工序中的剖面图。
图7是接着图6的半导体装置的制造工序中的剖面图。
图8是接着图7的半导体装置的制造工序中的剖面图。
图9是接着图8的半导体装置的制造工序中的剖面图。
图10是接着图9的半导体装置的制造工序中的剖面图。
图11是接着图10的半导体装置的制造工序中的剖面图。
图12是接着图11的半导体装置的制造工序中的剖面图。
图13是作为实施方式1的半导体装置的制造工序中使用的溅射装置的剖面图。
图14是接着图12的半导体装置的制造工序中的剖面图。
图15是接着图14的半导体装置的制造工序中的剖面图。
图16是接着图15的半导体装置的制造工序中的剖面图。
图17是接着图16的半导体装置的制造工序中的剖面图。
图18是接着图17的半导体装置的制造工序中的剖面图。
图19是接着图18的半导体装置的制造工序中的剖面图。
图20是接着图19的半导体装置的制造工序中的剖面图。
图21是接着图20的半导体装置的制造工序中的剖面图。
图22是接着图21的半导体装置的制造工序中的剖面图。
图23是接着图22的半导体装置的制造工序中的剖面图。
图24是接着图23的半导体装置的制造工序中的剖面图。
图25是接着图24的半导体装置的制造工序中的剖面图。
图26是接着图25的半导体装置的制造工序中的剖面图。
图27是接着图26的半导体装置的制造工序中的剖面图。
图28是示出“写入”、“消除”和“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。
图29是实施方式1的半导体装置的变形例1中使用的溅射装置的剖面。
图30是实施方式1的半导体装置的变形例2中使用的溅射装置的剖面。
图31是作为实施方式2的半导体装置的制造工序中的剖面图。
图32是接着图31的半导体装置的制造工序中的剖面图。
图33是接着图32的半导体装置的制造工序中的剖面图。
图34是接着图33的半导体装置的制造工序中的剖面图。
图35是作为实施方式2的变形例的半导体装置的制造工序中的剖面图。
图36是接着图35的半导体装置的制造工序中的剖面图。
图37是接着图36的半导体装置的制造工序中的剖面图。
图38是接着图37的半导体装置的制造工序中的剖面图。
图39是接着图38的半导体装置的制造工序中的剖面图。
图40是作为实施方式3的半导体装置的制造工序中的剖面图。
图41是接着图40的半导体装置的制造工序中的剖面图。
图42是接着图41的半导体装置的制造工序中的剖面图。
图43是接着图42的半导体装置的制造工序中的剖面图。
图44是作为实施方式3的变形例的半导体装置的制造工序中的剖面图。
图45是接着图44的半导体装置的制造工序中的剖面图。
图46是接着图45的半导体装置的制造工序中的剖面图。
图47是接着图46的半导体装置的制造工序中的剖面图。
图48是接着图47的半导体装置的制造工序中的剖面图。
图49是变形例的半导体装置的制造工序中的剖面图。
图50是变形例的半导体装置的制造工序中的剖面图。
图51是作为实施方式1的半导体装置的制造工序中的剖面图。
符号说明
1A 存储器单元区域
1B 外围电路区域
CG 控制栅极电极
DF 扩散区域
EX 延伸区域
G1 栅极电极
GI 栅极绝缘膜
HK 绝缘膜
IF1～IF10 绝缘膜
IL1～IL3 层间绝缘膜
MC 存储器单元
MG 存储器栅极电极
MF1～MF3 金属膜
ONONO 膜
Q1MISFET
SB 半导体基板
S1～S5 硅化物层
ST 元件分离区域
SW 边壁
TN 金属膜
具体实施方式
以下，根据附图来详细说明实施方式。此外，在用于说明实施方式的全部附图中，对具有同一功能的部件附加同一符号，省略其重复的说明。另外，在以下的实施方式中，除特别必要时以外，原则上不重复进行同一或者同样的部分的说明。
另外，符号“－”和“+”表示导电类型是n型或者p型的杂质的相对浓度，例如在n型杂质的情况下，按“n－”、“n+”的顺序杂质浓度依次变高。
本实施方式和以下的实施方式的半导体装置是具备非易失性存储器(非易失性存储元件、闪存存储器、非易失性半导体存储装置)的半导体装置。在本实施方式中，非易失性存储器基于以n沟道型MISFET(MISFET：Metal Insulator Semiconductor Field EffectTransistor，金属绝缘体半导体场效应晶体管)作为基础的存储器单元来进行说明。
另外，本实施方式和以下的实施方式的极性(写入、消除、读出时的施加电压的极性、载流子的极性)用于说明以n沟道型MISFET作为基础的存储器单元的情况下的动作，在以p沟道型MISFET作为基础的情况下，通过使施加电位、载流子的导电类型等所有的极性反转，能够得到原理上相同的动作。另外，在本申请中，区分金属膜与半导体膜发生反应而形成的硅化物层和半导体膜来进行说明。即，本申请中所说的硅化物是金属和硅的化合物，不是半导体。
另外，本申请中所说的高度是指与半导体基板的主面垂直的方向上的从半导体基板的主面起的距离。
(实施方式1)
<关于半导体装置的制造方法>
参照图1～图24，说明本实施方式的半导体装置的制造方法。
图1～图12、图14～图24是本实施方式的半导体装置的制造工序中的剖面图。图13是本实施方式的半导体装置的制造工序中使用的溅射装置的剖面图。在图1～图12、图14～图24中，在各图的左侧示出存储器单元区域1A，在右侧示出外围电路区域1B。示出在存储器单元区域1A中形成非易失性存储器的存储器单元、在外围电路区域1B中形成MISFET的情形。
此处，说明在存储器单元区域1A中形成由n沟道型的MISFET(控制晶体管和存储器晶体管)构成的存储器单元的情况，但也能够使导电类型反过来而在存储器单元区域1A中形成由p沟道型的MISFET(控制晶体管和存储器晶体管)构成的存储器单元。同样地，此处，说明在外围电路区域1B中形成n沟道型的MISFET的情况，但也能够使导电类型反过来而在外围电路区域1B中形成p沟道型的MISFET。
另外，在外围电路区域1B中，也能够形成n沟道型的MISFET和p沟道型的MISFET这两者、即CMISFET。另外，在本实施方式中，说明在外围电路区域1B中形成耐压较低的MISFET，但在外围电路区域1B中，也形成与该低耐压的MISFET相比栅极长度或者栅极绝缘膜的厚度等不同的高耐压的MISFET。
在制造半导体装置的工序中，首先，如图1所示，准备由具有例如1～10Ωcm左右的电阻率的p型的单晶硅(Si)等构成的半导体基板(半导体晶片)SB。之后，在半导体基板SB的主面，形成规定活性区域的多个元件分离区域ST。
元件分离区域ST由氧化硅等绝缘体构成，能够通过例如STI法或者LOCOS法等而形成。此处，说明通过STI法形成元件分离区域。
即，在半导体基板SB上按顺序依次层叠氧化硅膜和氮化硅膜之后，使用光刻技术和干法蚀刻法来蚀刻氮化硅膜和氧化硅膜，进而在半导体基板SB的上表面形成槽。形成多个该槽。
接下来，在这些槽内埋入例如由氧化硅构成的绝缘膜之后，通过研磨工序等，去除半导体基板SB上的各绝缘膜，从而形成多个元件分离区域ST。元件分离区域ST形成于例如存储器单元区域1A与外围电路区域1B之间以及在外围电路区域1B内形成的MISFET彼此之间。
接下来，虽然省略图示，但在存储器单元区域1A和外围电路区域1B的半导体基板SB的主面形成p型阱。p型阱能够通过将例如硼(B)等p型的杂质离子注入到半导体基板SB等而形成。此外，在存储器单元、高耐压的MISFET或者低耐压的MISFET等各自的形成区域中形成的p型阱也能够在相同的离子注入工序中形成，但为了各元件的特性的最佳化，也能够在各个区域中，在不同的离子注入工序中形成。
接下来，在半导体基板SB的主面，形成栅极绝缘膜用的绝缘膜IF1。即，在存储器单元区域1A和外围电路区域1B的半导体基板SB的上表面上形成绝缘膜IF1。作为绝缘膜IF1，能够使用例如氧化硅膜。存储器单元区域1A和外围电路区域1B各自的绝缘膜IF1在不同的工序中形成，从而也可以按相互不同的膜厚形成。
其后，以覆盖绝缘膜IF1的上表面的方式，使用例如CVD(Chemical VaporDeposition，化学气相沉积)法，在半导体基板SB上形成由多晶硅膜构成的硅膜PS1。在成膜时，也能够在形成硅膜PS1来作为非晶硅膜之后，通过其后的热处理将由非晶硅膜构成的硅膜PS1变成由多晶硅膜构成的硅膜PS1。另外，硅膜PS1在成膜时导入杂质，或者在成膜后将杂质进行离子注入等，从而能够做成低电阻的半导体膜(掺杂多晶硅膜)。作为导入到硅膜PS1的n型杂质，能够合适地使用例如磷(P)。
其后，在硅膜PS1上，使用例如CVD法来形成绝缘膜IF2。绝缘膜IF2是例如由氮化硅(SiN)构成的盖状绝缘膜。绝缘膜IF2的膜厚能够设为例如20～50nm左右。
接下来，如图2所示，通过光刻技术和蚀刻技术，对存储器单元区域1A的由绝缘膜IF2、硅膜PS1和绝缘膜IF1构成的层叠膜进行构图。由此，在存储器单元区域1A中，形成由绝缘膜IF1构成的栅极绝缘膜GI。另外，通过该蚀刻工序，形成存储器单元区域1A的由硅膜PS1构成的控制栅极电极CG。控制栅极电极CG是由于在后面的工序中被硅化物化而成为控制栅极电极的图案。控制栅极电极CG是在俯视时向规定的方向延伸的图案。该规定的方向、即栅极宽度方向是图2的进深方向。
上述构图工序例如能够以如下方式进行。即，使用光刻技术和干法蚀刻法来对存储器单元区域1A的绝缘膜IF2、硅膜PS1和绝缘膜IF1进行加工。由此，形成控制栅极电极CG和栅极绝缘膜GI。此外，也能够最先使用光刻技术和干法蚀刻法来对存储器单元区域1A的绝缘膜IF2进行加工，其后将绝缘膜IF2作为掩模，对硅膜PS1和绝缘膜IF1进行加工。
接下来，如图3所示，使用光刻技术和湿法蚀刻法，去除外围电路区域1B的绝缘膜IF2。由此，外围电路区域1B的硅膜PS1的上表面露出。此时，不去除存储器单元区域1A的绝缘膜IF2。
其后，在半导体基板SB的整个主面上，形成存储器晶体管的栅极绝缘膜用的ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)膜ON。ONO膜ON覆盖存储器单元区域1A的半导体基板SB的上表面以及由栅极绝缘膜GI、IF2和控制栅极电极CG构成的层叠膜的侧壁和上表面，覆盖外围电路区域1B的包括绝缘膜IF1和硅膜PS1的层叠膜的侧壁和上表面。
ONO膜ON是在内部具有电荷累积部的绝缘膜。具体来说，ONO膜ON由形成于半导体基板SB上的氧化硅膜OX1、形成于氧化硅膜OX1上的氮化硅膜NT和形成于氮化硅膜NT上的氧化硅膜OX2的层叠膜构成。
氧化硅膜OX1、OX2能够通过例如氧化处理(热氧化处理)或者CVD法或者它们的组合而形成。在此时的氧化处理中，也能够使用ISSG(In-Situ Steam Generation，原位蒸汽生成)氧化。氮化硅膜NT能够通过例如CVD法而形成。
在本实施方式中，作为构成存储器单元并具有陷阱能级的绝缘膜(电荷累积层)，形成氮化硅膜NT。用作电荷累积层的膜从可靠性的方面等来看，优选氮化硅膜，但不限定于氮化硅膜，也能够将例如氧化铝膜(氧化铝)、氧化铪膜或者氧化钽膜等具有比氮化硅膜高的介电常数的高介电常数膜(高介电常数绝缘膜)用作电荷累积层或者电荷累积部。
氧化硅膜OX1的厚度能够设为例如2～10nm左右，氮化硅膜NT的厚度能够设为例如5～15nm左右，氧化硅膜OX2的厚度能够设为例如2～10nm左右。
接下来，以覆盖ONO膜ON的表面的方式，在半导体基板SB的整个主面上，使用例如CVD法来形成多晶的硅膜PS2。由此，在存储器单元区域1A中露出的ONO膜ON的侧壁和上表面被硅膜PS2覆盖。即，在控制栅极电极CG的侧壁，隔着ONO膜ON形成硅膜PS2。
硅膜PS2的膜厚是例如40nm。在成膜时，也能够在形成硅膜PS2来作为非晶硅膜之后，通过其后的热处理，将由非晶硅膜构成的硅膜PS2变成由多晶硅膜构成的硅膜PS2。硅膜PS2是被以较高的浓度导入了例如p型的杂质(例如硼(B))的膜。硅膜PS2是用于形成后述的存储器栅极电极MG的膜。
此处所说的膜厚在特定的膜的情况下，是指与该膜的基底的表面垂直的方向上的该膜的厚度。例如，当在如ONO膜ON的上表面等那样的沿着半导体基板SB的主面的面上沿着该面地形成有硅膜PS2的情况下，硅膜PS2的膜厚是指与半导体基板SB的主面垂直的方向上的硅膜PS2的厚度。另外，在与如ONO膜ON的侧壁那样的垂直于半导体基板SB的主面的壁相接地形成的部分的硅膜PS2的情况下，是指与该侧壁垂直的方向上的硅膜PS2的厚度。
此外，在图3中，示出由氧化硅膜OX1、氮化硅膜NT和氮化硅膜NT这3层的层叠构造构成的ONO膜ON，但在以下的说明中使用的剖面图中，为了容易理解附图，省略ONO膜ON的层叠构造的图示。即，ONO膜ON具有层叠构造，但在以下的说明中使用的图中，省略构成ONO膜ON的膜彼此的边界的图示，将ONO膜ON示出为1个膜。
接下来，如图4所示，通过各向异性蚀刻技术，对硅膜PS2进行回蚀(蚀刻、干法蚀刻、各向异性蚀刻)，从而使ONO膜ON的上表面露出。在该回蚀工序中，通过对硅膜PS2进行各向异性蚀刻(回蚀)，在由栅极绝缘膜GI、IF2和控制栅极电极CG构成的层叠膜的两个侧壁上，隔着ONO膜ON而使硅膜PS2边壁状地残留。
由此，在存储器单元区域1A中，在上述层叠膜的侧壁中的一个侧壁，形成由隔着ONO膜ON而边壁状地残存了的硅膜PS2构成的存储器栅极电极MG。另外，通过上述回蚀，外围电路区域1B的ONO膜ON的上表面露出。
接下来，使用光刻技术，在半导体基板SB上形成覆盖与控制栅极电极CG的一个侧壁邻接的存储器栅极电极MG、并且使与控制栅极电极CG的另一个侧壁邻接的硅膜PS2露出的抗蚀剂膜(未图示)。其后，通过将该抗蚀剂膜作为蚀刻掩模而进行蚀刻，去除夹着控制栅极电极CG形成于存储器栅极电极MG的相反侧的硅膜PS2。其后，去除该抗蚀剂膜。在该蚀刻工序中，存储器栅极电极MG被抗蚀剂膜覆盖，所以不被蚀刻而残存。
接下来，通过蚀刻(例如湿法蚀刻)来去除ONO膜ON中的不被存储器栅极电极MG覆盖而露出的部分。此时，在存储器单元区域1A中，存储器栅极电极MG的正下方的ONO膜ON不被去除而残留。同样地，位于包括栅极绝缘膜GI、IF2和控制栅极电极CG的层叠膜与存储器栅极电极MG之间的ONO膜ON不被去除而残留。其他区域的ONO膜ON被去除，所以存储器单元区域1A的半导体基板SB的上表面露出，另外，上述层叠膜的上表面露出，另外，外围电路区域1B的硅膜PS1的上表面露出。另外，作为控制栅极电极CG的侧壁的、不与存储器栅极电极MG邻接的一方的侧壁露出。
通过这样，以与控制栅极电极CG相邻的方式，在半导体基板SB上，隔着在内部具有电荷累积部的ONO膜ON而形成存储器栅极电极MG。
接下来，如图5所示，在半导体基板SB的整个主面上，使用例如CVD法形成绝缘膜IF3。绝缘膜IF3例如由氮化硅膜构成。由此，外围电路区域1B的硅膜PS1被绝缘膜IF3覆盖。另外，存储器单元区域1A的由栅极绝缘膜GI、控制栅极电极CG和绝缘膜IF2构成的层叠膜、邻接于该层叠膜的侧壁的ONO膜ON和存储器栅极电极MG以及存储器单元区域1A的半导体基板SB的主面被绝缘膜IF3覆盖。此外，虽然未图示，但也可以在形成绝缘膜IF3之前，在半导体基板SB的整个主面上，使用例如CVD法来沉积氧化硅膜。
接下来，使用光刻技术，形成覆盖存储器单元区域1A的绝缘膜IF3的抗蚀剂膜PR1。此外，与硅膜PS1的上表面和侧壁分别相接的绝缘膜IF3从抗蚀剂膜PR1露出。
接下来，如图6所示，在通过湿法蚀刻法去除从抗蚀剂膜PR1露出的绝缘膜IF3之后，去除抗蚀剂膜PR1。由此，外围电路区域1B的绝缘膜IF3被去除，硅膜PS1和绝缘膜IF1露出。
其后，例如使用湿法蚀刻法来去除外围电路区域1B的硅膜PS1和绝缘膜IF1。此时，存储器单元区域1A的由栅极绝缘膜GI、控制栅极电极CG和绝缘膜IF2构成的层叠膜以及邻接于该层叠膜的侧壁的ONO膜ON和存储器栅极电极MG被绝缘膜IF3覆盖，所以不被去除。
接下来，如图7所示，在半导体基板SB的整个主面上，依次形成绝缘膜IF4、HK、金属膜TN、硅膜PS3和绝缘膜IF5。由此，存储器单元区域1A的由栅极绝缘膜GI、控制栅极电极CG和绝缘膜IF2构成的层叠膜以及邻接于该层叠膜的侧壁的ONO膜ON和存储器栅极电极MG被绝缘膜IF3、IF4、HK、金属膜TN、硅膜PS3和绝缘膜IF5覆盖。
绝缘膜IF4例如由氧化硅膜构成，能够使用热氧化法等氧化法来形成。绝缘膜HK是栅极绝缘膜用的绝缘膜。具体来说，绝缘膜HK是构成以后形成于外围电路区域1B的MISFET的栅极绝缘膜的膜。绝缘膜HK是介电常数(相对介电常数)比氧化硅和氮化硅都高的绝缘材料膜、所谓的high-k膜(高介电常数膜)。
作为绝缘膜HK，能够使用氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜等金属氧化物膜，另外，这些金属氧化物膜也能够还含有氮(N)和硅(Si)中的一方或者两方。绝缘膜HK例如能够通过ALD(Atomic layer Deposition：原子层沉积)法等而形成。绝缘膜HK的膜厚是例如1.5nm。在将高介电常数膜(此处，绝缘膜HK)用作栅极绝缘膜的情况下，与使用氧化硅膜的情况相比，能够使栅极绝缘膜的物理膜厚增加，所以得到能够降低漏电流这样的优点。
金属膜TN例如由氮化钛膜构成，能够通过例如溅射法而形成。硅膜PS3由多晶硅膜构成，能够通过例如CVD法而形成。硅膜PS3的膜厚是例如40nm。在成膜时，也能够在形成硅膜PS3来作为非晶硅膜之后，通过其后的热处理，将由非晶硅膜构成的硅膜PS3变成由多晶硅膜构成的硅膜PS3。硅膜PS3是被以较高的浓度导入了例如p型的杂质(例如硼(B))的膜。硅膜PS3是用于形成后述的虚拟栅极电极DG的膜。绝缘膜IF5是例如由氮化硅构成的盖状绝缘膜，能够通过例如CVD法而形成。
接下来，如图8所示，形成通过光刻技术而被构图了的抗蚀剂膜PR2。抗蚀剂膜PR2是使存储器单元区域1A与外围电路区域1B的边界的附近的半导体基板SB和元件分离区域ST露出的抗蚀剂膜。其后，通过将抗蚀剂膜PR2作为掩模而进行蚀刻，去除绝缘膜IF5、硅膜PS3、金属膜TN、绝缘膜HK和绝缘膜IF4。由此，存储器单元区域1A的硅膜PS3和外围电路区域1B的硅膜PS3被互相分离。
接下来，如图9所示，在去除抗蚀剂膜PR2之后，在半导体基板SB的整个主面上，使用例如CVD法来形成绝缘膜IF6。绝缘膜IF6是例如由氧化硅膜构成的盖状绝缘膜。其后，使用光刻技术和蚀刻法，去除存储器单元区域1A的绝缘膜IF6。由此，存储器单元区域1A从绝缘膜IF6露出，外围电路区域1B的绝缘膜IF4、HK、金属膜TN、硅膜PS3和绝缘膜IF5成为被绝缘膜IF6覆盖的状态。
接下来，如图10所示，在使用磷酸来去除存储器单元区域1A的绝缘膜IF5和硅膜PS3之后，去除金属膜TN、绝缘膜HK和IF3。此时，外围电路区域1B的半导体基板SB上的构造体被抗蚀剂膜覆盖，所以不被去除。由此，存储器单元区域1A的由栅极绝缘膜GI、控制栅极电极CG和绝缘膜IF2构成的层叠膜、邻接于该层叠膜的侧壁的ONO膜ON和存储器栅极电极MG以及半导体基板SB的主面露出。其后，去除外围电路区域1B的绝缘膜IF6。
接下来，如图11所示，使用光刻技术和蚀刻技术来对外围电路区域1B的绝缘膜IF5、硅膜PS3、金属膜TN、绝缘膜HK和IF4进行构图。由此，在形成构成外围电路的MISFET的区域中，形成由硅膜PS3构成的虚拟栅极电极DG和由绝缘膜HK和IF4构成的栅极绝缘膜。此处，首先在使用光刻技术和蚀刻法来对绝缘膜IF5进行构图之后，在通过抗蚀剂膜覆盖存储器单元区域1A的状态下，将绝缘膜IF5作为掩模而进行蚀刻，从而对硅膜PS3、金属膜TN、绝缘膜HK和IF4进行构图。
接下来，如图12所示，使用离子注入法等来形成多个延伸区域(n－型半导体区域、杂质扩散区域)EX。即，将栅极绝缘膜GI、控制栅极电极CG、存储器栅极电极MG、虚拟栅极电极DG和ONO膜ON等用作掩模，通过离子注入法将例如砷(As)或者磷(P)等n型的杂质导入到半导体基板SB，从而形成多个延伸区域EX。在形成延伸区域EX前，也可以通过例如氮化硅膜、氧化硅膜或者它们的层叠膜等，形成分别覆盖包括栅极绝缘膜GI、控制栅极电极CG、绝缘膜IF2、ONO膜ON和存储器栅极电极MG的构造体的侧壁和虚拟栅极电极DG的侧壁的偏移间隔部。
存储器单元区域1A和外围电路区域1B各自的延伸区域EX能够在相同的离子注入工序中形成，但也能够在不同的离子注入工序中形成。此外，虽然省略图示，但也可以在延伸区域EX的形成工序之前或者之后，例如对外围电路区域1B的半导体基板SB的主面，将绝缘膜IF5、虚拟栅极电极DG作为掩模而射入p型的杂质(例如硼(B))，从而形成光晕区域。与延伸区域EX相比，光晕区域形成于距离虚拟栅极电极DG的中心的正下方的半导体基板SB的主面、即在后面的工序中形成于外围电路区域1B的MISFET的沟道区域更近的部位。通过形成光晕区域，能够改善该MISFET的短沟道特性。
接下来，形成覆盖存储器单元区域1A的包括控制栅极电极CG和存储器栅极电极MG的上述构造体的两侧的侧壁的边壁SW。另外，通过该工序，在外围电路区域1B中，形成覆盖由栅极绝缘膜GI、绝缘膜HK、金属膜TN、虚拟栅极电极DG和绝缘膜IF5构成的层叠膜的两侧的侧壁的边壁SW。
边壁SW在使用CVD法等在半导体基板SB上依次形成例如氧化硅膜和氮化硅膜之后，通过各向异性蚀刻来部分去除该氧化硅膜和该氮化硅膜，使半导体基板SB的上表面和绝缘膜IF2、IF5的上表面露出，从而能够自匹配地形成。即，认为边壁SW通过层叠膜而形成，但在图中，未示出构成该层叠膜的膜彼此的界面。
接下来，使用离子注入法等，在存储器单元区域1A和外围电路区域1B中形成扩散区域(n+型半导体区域、杂质扩散区域)DF。即，将栅极绝缘膜GI、控制栅极电极CG、绝缘膜IF2、ONO膜ON、存储器栅极电极MG、虚拟栅极电极DG和边壁SW用作掩模(离子注入阻止掩模)，通过离子注入法将n型杂质(例如砷(As)或者磷(P))导入到半导体基板SB，从而能够形成扩散区域DF。扩散区域DF与延伸区域EX相比杂质浓度较高，并且接合深度较深。
由此，形成由延伸区域EX和杂质浓度比延伸区域EX高的扩散区域DF构成、并且具有LDD(Lightly Doped Drain，轻掺杂漏极)构造的源极/漏极区域。
在存储器单元区域1A中，形成于包括控制栅极电极CG和存储器栅极电极MG的构造体的旁边的半导体基板SB的上表面的延伸区域EX和扩散区域DF构成以后形成的存储器单元区域1A的控制晶体管和存储器晶体管的源极/漏极区域。另外，在外围电路区域1B中，形成于虚拟栅极电极DG的旁边的半导体基板SB的上表面的延伸区域EX和扩散区域DF构成以后形成的外围电路区域1B的MISFET的源极/漏极区域。存储器单元区域1A和外围电路区域1B各自的扩散区域DF能够在相同的离子注入工序中形成，但也能够在不同的离子注入工序中形成。
接下来，进行用于将被导入到源极和漏极用的半导体区域(延伸区域EX和扩散区域DF)等的杂质激活的热处理、即激活退火。
接下来，通过进行使用图13～图15来说明的所谓的自对准硅化物(Salicide：SelfAligned Silicide)工艺，形成硅化物层。具体来说，能够以如下方式形成硅化物层。
即，作为前处理，对半导体基板SB的主面进行化学干法蚀刻，从而去除半导体基板SB上的多余的氧化硅膜等，使半导体的表面露出。接下来，在包括扩散区域DF的上表面上和存储器栅极电极MG的上表面上的半导体基板SB的整个主面上，形成(沉积)硅化物层形成用的金属膜MF1(参照图14)。金属膜MF1的膜厚是例如20～25nm。
金属膜MF1例如由镍(Ni)与铂(Pt)的合金膜构成，能够使用溅射法来形成。在使用该溅射法(普通溅射法)来形成金属膜MF1时，使用图13所示的溅射装置。
如图13所示，利用普通溅射法的成膜工序中使用的溅射装置具有腔室CHMS。对腔室CHMS连接用于排出腔室CHMS内的气体而使腔室CHMS内成为真空状态的泵PM。即，腔室CHMS是能够使其内部成为真空状态的真空腔室。另外，对腔室CHMS连接用于向腔室CHMS内供给氩气(Ar)的氩气供给源ARS。在腔室CHMS和泵PM之间以及腔室CHMS和氩气供给源ARS之间，分别设置进行配管的开闭的阀门VA1和VA2。
腔室CHMS包括具有底部和侧壁的容器CHA，在容器CHA上，设置环状的接合器A4。在接合器A4上，以盖住环状的接合器A4的上部的开口部的方式，配置例如由镍铂(NiPt)构成的靶TG。腔室CHMS的内部通过容器CHA、接合器A4和靶TG而被密闭，所以在阀门VA1打开的状态下，通过泵PM排出腔室CHMS内的气体，从而能够使腔室CHMS内成为真空状态。
构成靶TG的金属中的95％是镍(Ni)，其他5％是铂(Pt)。
此外，在接合器A4和靶TG之间，配置环状的O型环OR4，防止腔室CHMS外的气体被吸入到腔室CHMS内。接合器A4例如由Al(铝)构成，O型环OR4例如由Cu(铜)构成。
在腔室CHMS的内部的中央，配置晶片载物台ST1，在晶片载物台ST1上配置一张半导体晶片WF。半导体晶片WF是相当于图12所示的半导体基板SB的成膜对象。晶片载物台ST1通过其下方的轴SH1来支撑。在晶片载物台ST1中有从其上表面贯通下表面的孔部，在该孔部的正下方，配置在上下方向上能够移动的销PN。
销PN固定于台ST2的上表面，台ST2通过其下方的轴SH2来支撑。销PN在运送半导体晶片WF时，与台ST2一起向上方移动而比晶片载物台ST1的上表面更向上突出，具有举起半导体晶片WF的作用。轴SH1的周围被折皱状的覆盖物CV1覆盖，同样地，轴SH2被覆盖物CV2覆盖。此外，在图中，未示出作为在晶片载物台ST1中开口而成的孔部的、销PN为了举起半导体晶片WF而穿过的孔部。
上述腔室CHMS的构造与在利用在后面使用图30叙述的长抛溅射法的溅射工序中使用的腔室的构造大致相同，但半导体晶片WF与靶TG之间的距离比图13所示的腔室CHMS短。图13所示的半导体晶片WF与靶TG间的距离例如是几cm，低于10cm。
在溅射工序中，使从氩气供给源ARS供给的氩气(Ar)离子化，击打到靶TG。由此，使构成靶TG的原子溅射，使被溅射了的靶材沉积于与靶TG对置地配置的半导体晶片WF的上表面上。此外，此处，将向溅射装置内供给的气体设为氩气，但除氩(Ar)之外也可以使用Xe(氙)等。
具体来说，首先从氩气供给源ARS对使用泵PM而变成高真空状态的腔室CHMS内导入氩气(Ar)。接下来，利用由对靶TG和半导体晶片WF间施加了的高电场而产生的辉光放电来将氩气离子化成氩离子(Ar+)。
此处，通过设置于靶TG上的磁铁MGN产生磁场，进而，对靶TG施加直流电源。由此，通过使Ar(氩)的离子原子碰撞到靶TG的底面，从而通过洛伦兹力捕获被击打出的二次电子，通过回旋加速器运动促进惰性气体的离子化。这样，使用磁控溅射法，在该磁控溅射法中，通过磁铁MGN的磁场捕获负离子和二次电子，从而抑制靶TG和半导体晶片WF的温度的上升，通过捕获到的电子促进气体的离子化，提高成膜速度。
在为了产生上述高电场而对靶TG施加该直流电压时，以例如10～20kW的电力施加该直流电压。
通过上述高电场使氩离子加速而击打靶TG，由于其反冲而飞出的靶材原子的一部分附着到半导体晶片WF的主面。由此，对由附着于半导体晶片WF的主面的附着物构成的膜、即溅射膜进行成膜。此处所说的溅射膜是通过溅射法而形成的膜。具体来说，是对靶TG进行溅射而被击打出的成分进行粘附而形成的膜。
通过上述溅射工序，使从靶TG击打出的成分附着到半导体晶片WF的上表面，形成图14所示的金属膜MF1。
此外，在晶片载物台ST1的横向上，配置包围在俯视时具有圆形形状的晶片载物台ST1的周围的环状的框SD5、SD6、SD7和SD8。框SD8与晶片载物台ST1的侧壁邻接地配置，在其外侧配置框SD7。框SD5和SD6与框SD7和SD8相比，向上方即靶TG方向延伸，各框中的框SD5延伸至最接近靶TG的底面的区域。
这样，靶TG和晶片载物台ST1间的区域的周围被框SD5～SD8包围。因此，使用腔室CHMS来进行溅射工序，在从靶TG击打靶材而在半导体晶片WF的表面形成溅射膜时，即使靶材飞散到半导体晶片WF的表面以外，也能够防止靶材附着到容器CHA的表面等。此外，框SD5通过接合器A4来支撑。
图14所示的金属膜MF1是包含镍的合金膜，在该合金膜内对镍添加的材料不限于铂，也可以是铝(Al)或者碳(C)等。但是，铂与铝或者碳等相比，耐热性较高，所以能够合适地用于该合金膜。
接下来，如图15所示，通过对半导体基板SB实施热处理，使扩散区域DF和存储器栅极电极MG的各表层部分与金属膜MF1发生反应。通过该反应即硅化物化，在扩散区域DF和存储器栅极电极MG各自的上部形成硅化物层S1。另外，通过湿法蚀刻等去除即使进行上述热处理也未反应的金属膜MF1。
在该热处理中，使用通过碳加热器对半导体基板进行加热的热处理装置。此处，该热处理包括两次热处理工序。即，在第1次热处理中，例如通过在260℃下进行30～120秒的加热，形成包括NiSi的微晶和Ni2Si的硅化物层S1。其后，如上所述，在通过湿法蚀刻等去除未反应的金属膜MF1之后，进一步地在第2次热处理中，在600℃下进行5～30秒的加热，使硅化物层S1内的NiSi结晶生长。通过这样分两次进行热处理，能够防止硅化物层S1异常生长而在半导体基板SB内延伸。由此形成的硅化物层S1例如由镍铂(NiPt)硅化物构成。
此外，控制栅极电极CG的上表面被作为盖状膜的绝缘膜IF2覆盖，所以在控制栅极电极CG的上部不形成硅化物层S1。同样地，外围电路区域1B的虚拟栅极电极DG的上部也被作为盖状膜的绝缘膜IF5覆盖，所以在虚拟栅极电极DG的上部不形成硅化物层S1。另外，边壁状的存储器栅极电极MG的上部露出，所以在其露出部形成硅化物层S1。但是，该硅化物层S1通过在后面的工序中进行的利用CMP(Chemical Mechanical Polishing，化学机械研磨)法的研磨工序而被去除。
接下来，如图16所示，在半导体基板SB的整个主面上，以覆盖控制栅极电极CG、存储器栅极电极MG、虚拟栅极电极DG和边壁SW的方式，依次形成绝缘膜(衬垫绝缘膜)IF7和层间绝缘膜IL1。绝缘膜IF7例如由氮化硅膜构成，能够通过例如CVD法而形成。绝缘膜IF7当在后面的工序中形成接触孔时能够用作蚀刻阻止膜。层间绝缘膜IL1例如由氧化硅膜的单体膜构成，能够使用例如CVD法等来形成。此处，按例如厚于控制栅极电极CG的膜厚的膜厚形成层间绝缘膜IL1。
接下来，如图17所示，使用CMP法来研磨层间绝缘膜IL1的上表面。该CMP法使用包括氨水等碱性水溶液(碱性溶剂)的研磨用悬浮液来进行。
由此，使控制栅极电极CG、存储器栅极电极MG和虚拟栅极电极DG各自的上表面从层间绝缘膜IL1和绝缘膜IF7露出。即，在该研磨工序中，研磨层间绝缘膜IL1和绝缘膜IF7，直至控制栅极电极CG、存储器栅极电极MG和虚拟栅极电极DG各自的上表面从层间绝缘膜IL1和绝缘膜IF7露出为止。由此，绝缘膜IF2、IF5被去除，边壁SW和ONO膜ON各自的上部也被部分去除。另外，存储器栅极电极MG上的硅化物层S1通过该工序，与存储器栅极电极MG的上部的一部分一起被去除。
由此，通过对控制栅极电极CG和存储器栅极电极MG的形状进行加工，在存储器单元区域1A中，形成包括控制栅极电极CG、ONO膜ON、存储器栅极电极MG和源极/漏极区域的分栅型的MONOS存储器的存储器单元MC。作为MONOS型的非易失性存储元件的存储器单元MC由控制晶体管和存储器晶体管构成。
即，在存储器单元区域1A中，控制栅极电极CG以及形成于控制栅极电极CG的旁边的半导体基板SB的上表面的一对源极/漏极区域构成控制晶体管。另外，在存储器单元区域1A中，存储器栅极电极MG以及形成于存储器栅极电极MG的旁边的半导体基板SB的上表面的一对源极/漏极区域构成存储器晶体管。另外，存储器栅极电极MG的下方的ONO膜ON构成存储器晶体管的栅极绝缘膜。这样，控制晶体管和存储器晶体管共有一对源极/漏极区域。
此外，控制晶体管是存储器单元选择用晶体管，所以也能够视为选择晶体管。因此，控制栅极电极CG也能够视为选择栅极电极。存储器晶体管是存储用晶体管。
此处，在该CMP工序中，研磨控制栅极电极CG和存储器栅极电极MG各自的上方的硅化物层S1。在该CMP工序中，使用作为不包括酸性溶液的悬浮液的、包括氨水(NH4OH)等碱性水溶液(碱性溶剂)的悬浮液。因此，构成硅化物层S1的镍(Ni)和铂(Pt)不溶解于悬浮液中的溶液而混合到悬浮液中。其后，悬浮液中的镍(Ni)和铂(Pt)由于通过CMP工序的研磨而产生的低于70℃的热，与控制栅极电极CG、存储器栅极电极MG和虚拟栅极电极DG各自的上表面的硅发生反应。通过该反应，在控制栅极电极CG、存储器栅极电极MG和虚拟栅极电极DG各自的上表面上形成硅化物层S2。
即，紧接该CMP工序之后，控制栅极电极CG、存储器栅极电极MG和虚拟栅极电极DG各自的上表面被硅化物层S2覆盖。硅化物层S2的膜厚较小，小于硅化物层S1的膜厚。此外，在形成硅化物层S2时，金属与硅的反应从各栅极电极的上表面向下表面地推进，所以，硅化物层S2的上表面的高度与ONO膜ON和层间绝缘膜IL1各自的上表面的高度大致相同。
接下来，如图18所示，在层间绝缘膜IL1上，使用例如CVD法来形成绝缘膜IF8之后，使用光刻技术和蚀刻法，去除外围电路区域1B的绝缘膜IF8。由此，绝缘膜IF8在存储器单元区域1A中残留。即，绝缘膜IF8覆盖控制栅极电极CG和存储器栅极电极MG的上表面，使虚拟栅极电极DG的上表面露出。绝缘膜IF8例如由氧化硅膜构成。
接下来，通过对从绝缘膜IF8露出的外围电路区域1B的虚拟栅极电极DG的上表面进行回蚀而使其后退。通过这样去除虚拟栅极电极DG的上部的一部分，能够去除包括形成于虚拟栅极电极DG的上表面上的硅化物层S2的膜，所以在使用图19在后面叙述的蚀刻工序中，能够容易地去除虚拟栅极电极DG。
接下来，如图19所示，在层间绝缘膜IL1上，使用例如CVD法来形成绝缘膜IF9之后，使用光刻技术和蚀刻法来对绝缘膜IF9进行加工。由此，绝缘膜IF9成为覆盖存储器单元区域1A并且覆盖外围电路区域1B的层间绝缘膜IL1的状态。即，绝缘膜IF9覆盖控制栅极电极CG和存储器栅极电极MG的上表面，使虚拟栅极电极DG的上表面露出。绝缘膜IF9例如由氧化硅膜构成。
此外，此处，虽然省略图示，但绝缘膜IF8(参照图18)也可以不被去除而在绝缘膜IF9与层间绝缘膜IL1之间残留。另外，假设即使使用氨过氧化氢(APM)或者硫酸过氧化氢(SPM)等来去除绝缘膜IF8，对于这些溶剂，硅化物层S2也不被去除。因此，即使去除绝缘膜IF8，控制栅极电极CG和存储器栅极电极MG各自的上表面也保持被硅化物层S2覆盖。
其后，通过湿法蚀刻法去除虚拟栅极电极DG。此处，将绝缘膜IF9用作保护控制栅极电极CG和存储器栅极电极MG的掩模，例如通过碱性水溶液进行湿法蚀刻，去除虚拟栅极电极DG。作为该碱性水溶液，例如使用氨水(NH4OH)。虚拟栅极电极DG被去除，从而在构成栅极绝缘膜的绝缘膜IF4和HK的上方形成槽(凹部、凹陷部)。外围电路区域1B的绝缘膜HK上的槽是被去除了虚拟栅极电极DG的区域，该槽的两侧的侧壁由边壁SW构成。
接下来，如图20所示，在半导体基板SB上、即包括上述槽的内面(底面和侧壁)上的层间绝缘膜IL1上，以完全埋入到上述槽的方式，作为栅极电极用的导电膜而形成金属膜MGF。此外，关于金属膜MGF，考虑具有例如层叠了2个以上的金属膜的构造，但在图中，省略该2个以上的金属膜的边界的图示，作为1个膜而示出金属膜MGF。
在金属膜MGF的形成工序中，上述槽的内侧成为完全填埋的状态。另外，在层间绝缘膜IL1上也形成金属膜MGF。作为金属膜MGF，能够使用例如氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、氮化碳化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或者铝(Al)膜等。此外，此处所说的金属膜是指呈现出金属传导的导电膜，不仅包括单质的金属膜(纯金属膜)或者合金膜，也包括呈现出金属传导的金属化合物膜。
此处，金属膜MGF能够通过例如氮化钛(TiN)膜与该氮化钛膜上的铝(Al)膜的层叠膜而形成。此时，优选使铝膜厚于氮化钛膜。铝膜的电阻低，所以能够实现以后形成的栅极电极G1的低电阻化。
该铝膜使用PVD(Physical Vapor Deposition，物理气相沉积)法即溅射法来形成。此处，利用使用图13来说明了的装置，使用由铝构成的靶TG。为了以高的成膜速度形成该铝膜，此处，将供给到靶TG的电力设定得较高。该电力是10kW以上。此外，本申请中所说的利用溅射法的成膜均是例如利用PVD法的成膜。
接下来，如图21所示，通过CMP法等研磨而去除上述槽各自的外部的不需要的金属膜MGF和绝缘膜IF9等，从而使被埋入到上述槽内的金属膜MGF残留。由此，使控制栅极电极CG和存储器栅极电极MG从金属膜MGF和绝缘膜IF9露出。在绝缘膜IF8(参照图18)残留的情况下，也去除绝缘膜IF8。
通过被埋入到外围电路区域1B的绝缘膜IF4上的槽内的金属膜MGF，形成栅极电极G1。由此，在外围电路区域1B中，形成MISFETQ1。MISFETQ1具有栅极电极G1及其旁边的源极/漏极区域。MISFETQ1是构成例如存储器单元MC的外围电路的场效应晶体管。
栅极电极G1的正下方的绝缘膜HK和绝缘膜IF4构成MISFETQ1的栅极绝缘膜。栅极电极G1是金属栅极电极。在本实施方式中，去除虚拟栅极电极DG(参照图18)而置换成栅极电极G1。因此，虚拟栅极电极DG是虚拟的栅极电极，能够视为置换用栅极电极。
这样，在本实施方式中，使用如下方法、即后栅极工艺来形成MISFETQ1，在该方法中，形成半导体基板SB上的虚拟栅极电极DG，并在半导体基板SB内形成源极/漏极区域之后，将该虚拟栅极电极置换成金属栅极电极。另外，在本实施方式中，将栅极电极G1设为金属栅极电极，所以能够实现晶体管元件的小型化(栅极绝缘膜的薄膜化)。
在该研磨工序中，不完全去除硅化物层S2。因此，在进行该研磨工序之后，控制栅极电极CG和存储器栅极电极MG各自的上表面也保持被硅化物层S2覆盖。
接下来，如使用图22和图23来说明的那样，通过进行自对准硅化物工艺，在由多晶硅膜构成的各电极上形成硅化物层。具体来说，能够以如下方式形成硅化物层。
即，如图22所示，使用例如CVD法、光刻技术和蚀刻法来形成覆盖外围电路区域1B的绝缘膜IF10的图案。绝缘膜IF10是未覆盖存储器单元区域1A的控制栅极电极CG和存储器栅极电极MG的上表面而覆盖栅极电极G1的绝缘膜，例如由氧化硅膜等构成。
在形成绝缘膜IF10的图案时，例如通过CVD法在层间绝缘膜IL1上形成绝缘膜IF10之后，使用由抗蚀剂图案构成的掩模(未图示)，进行使用干法蚀刻法的蚀刻，接下来，进行使用氢氟酸(HF)的湿法蚀刻，从而对绝缘膜IF10进行加工。由此，存储器单元区域1A的层间绝缘膜IL1、ONO膜ON、硅化物层S2、边壁SW等各自的上表面露出。即，在上述蚀刻工序中，硅化物层S2未被完全去除，控制栅极电极CG和存储器栅极电极MG各自的上表面保持被硅化物层S2覆盖。
接下来，作为前处理，通过对半导体基板SB的主面进行化学干法蚀刻，去除控制栅极电极CG上和存储器栅极电极MG上的多余的氧化硅膜等。但是，此处，不完全去除硅化物层S2。因此，控制栅极电极CG和存储器栅极电极MG各自的上表面保持被硅化物层S2覆盖。接下来，在包括控制栅极电极CG和存储器栅极电极MG各自的上表面上的半导体基板SB的整个主面上，形成(沉积)硅化物层形成用的金属膜MF2。金属膜MF2的膜厚是例如20～25nm。
金属膜MF2例如由镍(Ni)和铂(Pt)的合金膜构成，能够使用溅射法来形成。此处形成的金属膜MF2是包含镍的合金膜，在该合金膜内对镍添加的材料不限于铂，也可以是铝(Al)或者碳(C)等。但是，铂与铝或者碳等相比，耐热性较高，所以能够合适地用于该合金膜。金属膜MF2的5％由铂(Pt)构成。
金属膜MF2与金属膜MF1(参照图14)同样地，能够使用图13所示的溅射装置，通过普通溅射法而形成。但是，与金属膜MF1的形成工序不同，在形成金属膜MF2时进行的溅射工序中，对图13所示的靶TG施加的电力为1kW以上且低于10kW。此处，例如，以1～5kW的电力驱动溅射装置而沉积金属膜MF2。
这样，与在形成金属膜MF1时进行了的溅射相比，以较小的能量进行溅射，从而能够防止由于溅射而硅化物层S2被破坏。由此，能够防止控制栅极电极CG和存储器栅极电极MG各自的上表面从硅化物层S2露出。因此，在控制栅极电极CG和存储器栅极电极MG各自的上方，隔着硅化物层S2形成金属膜MF2。
接下来，如图23所示，通过对半导体基板SB实施热处理，使控制栅极电极CG和存储器栅极电极MG的各表层部分与金属膜MF2发生反应。即使在控制栅极电极CG和存储器栅极电极MG各自的上方形成硅化物层S2，金属膜MF2内的镍(Ni)等金属也与控制栅极电极CG和存储器栅极电极MG分别发生反应。
通过该硅化物化，在控制栅极电极CG和存储器栅极电极MG各自的上部，形成硅化物层S3。另外，即使进行上述热处理，未反应的金属膜MF2也通过湿法蚀刻等去除。此时，由金属膜构成的栅极电极G1被绝缘膜IF10保护，所以不被去除。此外，在图中，使硅化物层S2与硅化物层S3一体化而示出。
通过该硅化物化工序而形成的硅化物层S3的膜厚大于硅化物层S2的膜厚。换言之，在使用图17来说明了的研磨工序中，形成于控制栅极电极CG和存储器栅极电极MG各自的上表面的硅化物层S2的膜厚小于在使用图23来说明了的硅化物化工序中形成的硅化物层S3。
在该热处理中，使用通过碳加热器对半导体基板进行加热的热处理装置。此处，该热处理包括两次热处理工序。即，在第1次热处理中，在例如260℃下进行30～120秒的加热，形成包括NiSi的微晶和Ni2Si的硅化物层S3。其后，如上所述，通过湿法蚀刻等去除未反应的金属膜MF2之后，进一步地在第2次热处理中，在400℃下进行10～120秒的加热，从而使硅化物层S3内的NiSi结晶生长。由此形成的硅化物层S3例如由镍铂(NiPt)硅化物构成。
接下来，如图24所示，形成层间绝缘膜和多个接触插销。此处，首先，使用例如CVD法来形成覆盖包括存储器单元区域1A和外围电路区域1B的半导体基板SB的上表面整体的层间绝缘膜IL2。层间绝缘膜IL2例如由氧化硅膜构成，覆盖控制栅极电极CG、存储器栅极电极MG、栅极电极G1和层间绝缘膜IL1各自的上表面。
接下来，将使用光刻技术而形成于层间绝缘膜IL2上的抗蚀剂膜(未图示)作为蚀刻掩模，对层间绝缘膜IL2、IL1、绝缘膜IF10和IF7进行干法蚀刻。由此，分别形成多个贯通层间绝缘膜IL2的接触孔(开口部、贯通孔)以及贯通层间绝缘膜IL1、IL2和绝缘膜IF7的接触孔。此外，外围电路区域1B的接触孔贯通绝缘膜IF10。
在各接触孔的底部，半导体基板SB的主面的一部分、例如扩散区域DF的表面上的硅化物层S1的一部分、控制栅极电极CG的表面上的硅化物层S3的一部分、存储器栅极电极MG的表面上的硅化物层S3的一部分或者栅极电极G1的一部分等露出。此外，各栅极电极上的接触孔形成于图24中未示出的区域。
接下来，在各接触孔内，作为连接用的导电体，形成由钨(W)等构成的导电性的接触插销CP。为了形成接触插销CP，例如在包括接触孔的内部的层间绝缘膜IL2上，形成阻挡导体膜(例如钛膜、氮化钛膜或者它们的层叠膜)。之后，在该阻挡导体膜上以完全填埋各接触孔内的方式形成由钨膜等构成的主导体膜，之后，通过CMP法或者回蚀法等去除接触孔的外部的不需要的主导体膜和阻挡导体膜，从而能够形成接触插销CP。此外，为了简化附图，在图24中，将构成接触插销CP的阻挡导体膜和主导体膜(钨膜)一体化而示出。
被埋入到接触孔的接触插销CP与扩散区域DF、控制栅极电极CG、存储器栅极电极MG或者栅极电极G1各自的上部连接地形成。即，在存储器单元MC和MISFETQ1各自的扩散区域DF的上表面，隔着硅化物层S1连接接触插销CP。另外，在控制栅极电极CG和存储器栅极电极MG各自的上表面，隔着硅化物层S3连接接触插销CP。
设置硅化物层S1、S2的目的之一在于降低接触插销CP与由半导体构成的扩散区域DF、控制栅极电极CG和存储器栅极电极MG之间的接触电阻。因此，在作为金属栅极电极的栅极电极G1与接触插销CP之间，未设置硅化物层。
接下来，如图25所示，在层间绝缘膜IL2上，使用例如CVD法来形成(沉积)层间绝缘膜IL3。层间绝缘膜IL3例如由氧化硅膜构成。接下来，使用光刻技术和干法蚀刻法来对层间绝缘膜IL3进行加工。由此，对层间绝缘膜IL3进行开口，形成使各接触插销CP的上表面露出的多个槽(布线槽)。
接下来，如图26所示，使用溅射法，在层间绝缘膜IL2、IL3和接触插销CP的上方，依次形成阻挡导体膜BM、晶种膜SD。即使这样形成阻挡导体膜BM和晶种膜SD，在层间绝缘膜IL3中开口了的多个槽中的各个槽也不被完全埋入。阻挡导体膜BM例如由钽(Ta)或者氮化钽(TaN)等构成，晶种膜SD由铜(Cu)构成。
利用使用图13来说明了的溅射装置来沉积阻挡导体膜BM和晶种膜SD。在形成阻挡导体膜BM时，使用由钽(Ta)构成的靶TG(参照图13)。另外，如果向腔室CHMS(参照图13)内与氩气(Ar)一起供给氮气(N2)而进行溅射，则能够形成包括氮化钽(TaN)的阻挡导体膜BM。在形成晶种膜SD时，使用由铜(Cu)构成的靶TG(参照图13)。
在形成阻挡导体膜BM和晶种膜SD时，向图13所示的靶TG供给的直流电源的电力是例如30kW。即，以比在形成硅化物层S1和S3时对靶TG供给的电力大的能量进行溅射。
接下来，使用镀敷法，在晶种膜SD上形成膜厚大的主导体膜MF。主导体膜MF例如由铜(Cu)构成。由此，在层间绝缘膜IL3中开口了的多个槽中的各个槽被由阻挡导体膜BM、晶种膜SD和主导体膜MF构成的层叠膜完全埋入。
接下来，如图27所示，使用CMP法等来去除层间绝缘膜IL3上的多余的阻挡导体膜BM、晶种膜SD和主导体膜MF，从而使层间绝缘膜IL3的上表面露出。由此，形成由被埋入到层间绝缘膜IL3的多个槽(布线槽)各自的内侧的阻挡导体膜BM、晶种膜SD和主导体膜MF构成的布线M1。布线M1和层间绝缘膜IL3构成第1布线层。阻挡导体膜BM具有防止构成被埋入到层间绝缘膜IL3的槽内的布线的铜向布线M1的周围的层间绝缘膜IL3等绝缘膜内扩散的作用。
多个第1层布线M1与各接触插销CP的上表面电连接。其后，在第1布线层上，依次形成第2布线层、第3布线层等而形成层叠布线层之后，通过切割工序对半导体晶片进行单片化，得到多个半导体芯片。通过以上所述，制造本实施方式的半导体装置。
<关于非易失性存储器的动作>
接下来，参照图28，说明非易失性存储器的动作例。
本实施方式的存储器单元具有MISFET构造，将该MISFET的栅极电极内的陷阱性绝缘膜中的电荷累积状态作为存储信息，并将其作为晶体管的阈值而读出。陷阱性绝缘膜是指能够累积电荷的绝缘膜，作为一个例子，可列举氮化硅膜等。通过电荷向这样的电荷累积区域的注入、放出，使MISFET的阈值偏移来作为存储元件进行动作。作为使用陷阱性绝缘膜的非易失性半导体存储装置，如本实施方式的存储器单元那样，有分栅型的MONOS存储器。
图28是示出本实施方式的“写入”、“消除”和“读出”时的向选择存储器单元的各部位施加电压的施加条件的一个例子的表。在图28的表中，记载了分别在“写入”、“消除”和“读出”时对图27所示的存储器单元MC的存储器栅极电极MG施加的电压Vmg、对源极区域施加的电压Vs、对控制栅极电极CG施加的电压Vcg、对漏极区域施加的电压Vd和对半导体基板上表面的p型阱施加的基极电压Vb。此处所说的选择存储器单元是指作为进行“写入”、“消除”或者“读出”的对象而选择出的存储器单元。
此外，在图27所示的非易失性存储器的例子中，存储器栅极电极MG的右侧的活性区域是源极区域，控制栅极电极CG的左侧的活性区域是漏极区域。另外，图28的表所示出的是电压的施加条件的合适的一个例子，不限定于此，根据需要能够进行各种变更。另外，在本实施方式中，将向作为存储器晶体管的ONO膜ON中的电荷累积部的氮化硅膜NT(参照图3)的电子的注入定义为“写入”，将空穴(hole)的注入定义为“消除”。
另外，在图28的表中，A栏对应于写入方法是SSI方式并且消除方法是BTBT方式的情况，B栏对应于写入方法是SSI方式并且消除方法是FN方式的情况，C栏对应于写入方法是FN方式并且消除方法是BTBT方式的情况，D栏对应于写入方法是FN方式并且消除方法是FN方式的情况。
SSI方式能够视为通过对氮化硅膜NT注入热电子而进行存储器单元的写入的动作法，BTBT方式能够视为通过对氮化硅膜NT注入热空穴而进行存储器单元的消除的动作法，FN方式能够视为通过电子或者空穴的隧穿而进行写入或者消除的动作法。关于FN方式，如果采用其他表述，则FN方式的写入能够视为通过利用FN隧道效应对氮化硅膜NT注入电子而进行存储器单元的写入的动作方式，FN方式的消除能够视为通过利用FN隧道效应对氮化硅膜NT注入空穴而进行存储器单元的消除的动作方式。以下，具体来说明。
关于写入方式，有通过利用被称为所谓的SSI(Source Side Injection：源极侧注入)方式的源极侧注入的热电子注入进行写入的写入方式(热电子注入写入方式)、以及通过被称为所谓的FN方式的FN(Fowler Nordheim)隧穿进行写入的写入方式(隧穿写入方式)。
在SSI方式的写入中，将例如图28的表的A栏或者B栏的“写入动作电压”所示的电压(Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V)施加到进行写入的选择存储器单元的各部位，对选择存储器单元的ONO膜ON中的氮化硅膜NT中注入电子，从而进行写入。
此时，在2个栅极电极(存储器栅极电极MG和控制栅极电极CG)间的下方的沟道区域(源极、漏极间)产生热电子，对作为存储器栅极电极MG的下方的ONO膜ON中的电荷累积部的氮化硅膜NT注入热电子。所注入的热电子(电子)被ONO膜ON中的氮化硅膜NT中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。
在FN方式的写入中，将例如图28的表的C栏或者D栏的“写入动作电压”所示的电压(Vmg＝－12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)施加到进行写入的选择存储器单元的各部位，在选择存储器单元中，使电子从存储器栅极电极MG隧穿而注入到ONO膜ON中的氮化硅膜NT，从而进行写入。此时，电子利用FN隧穿(FN隧道效应)从存储器栅极电极MG隧穿氧化硅膜OX2(参照图3)而注入到ONO膜ON中，被ONO膜ON中的氮化硅膜NT中的陷阱能级捕获，其结果，存储器晶体管的阈值电压上升。即，存储器晶体管成为写入状态。
此外，在FN方式的写入中，也能够通过使电子从半导体基板SB隧穿而注入到ONO膜ON中的氮化硅膜NT，从而进行写入，在该情况下，写入动作电压能够设为使例如图28的表的C栏或者D栏的“写入动作电压”的正负反转而得到的电压。
关于消除方法，有通过利用被称为所谓的BTBT方式的BTBT(Band-To-BandTunneling：带间隧道现象)的热空穴注入进行消除的消除方式(热空穴注入消除方式)、以及通过利用被称为所谓的FN方式的FN(Fowler Nordheim)隧穿进行消除的消除方式(隧穿消除方式)。
在BTBT方式的消除中，将通过BTBT而产生的空穴(hole)注入到电荷累积部(ONO膜ON中的氮化硅膜NT)而进行消除。将例如图28的表的A栏或者C栏的“消除动作电压”所示的电压(Vmg＝－6V、Vs＝6V、Vcg＝0V、Vd＝开路、Vb＝0V)施加到进行消除的选择存储器单元的各部位。由此，通过BTBT现象而产生空穴并进行电场加速，从而对选择存储器单元的ONO膜ON中的氮化硅膜NT中注入空穴，由此，使存储器晶体管的阈值电压降低。即，存储器晶体管成为消除状态。
在FN方式的消除中，将例如图28的表的B栏或者D栏的“消除动作电压”所示的电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)施加到进行消除的选择存储器单元的各部位，在选择存储器单元中，使空穴从存储器栅极电极MG隧穿而注入到ONO膜ON中的氮化硅膜NT，从而进行消除。此时，空穴利用FN隧穿(FN隧道效应)从存储器栅极电极MG隧穿氧化硅膜OX2(参照图3)而注入到ONO膜ON中，被ONO膜ON中的氮化硅膜NT中的陷阱能级捕获，其结果，存储器晶体管的阈值电压降低。即，存储器晶体管成为消除状态。
此外，在FN方式的消除中，也能够使空穴从半导体基板SB隧穿而注入到ONO膜ON中的氮化硅膜NT，从而进行消除，在该情况下，消除动作电压能够设为将例如图28的表的B栏或者D栏的“消除动作电压”的正负反转而得到的电压。
在读出时，将例如图28的表的A栏、B栏、C栏或者D栏的“读出动作电压”所示的电压施加到进行读出的选择存储器单元的各部位。将施加到读出时的存储器栅极电极MG的电压Vmg设为写入状态下的存储器晶体管的阈值电压与消除状态下的阈值电压之间的值，从而能够判别写入状态与消除状态。
<关于本实施方式的效果>
以下，使用图49～图51来说明本实施方式的制造方法和半导体装置的效果。图49和图50是示出比较例的半导体装置的制造工序的剖面图。图51是示出本实施方式的半导体装置的制造工序的剖面图。
在MONOS存储器中，通过将栅极电极上硅化物层用作布线，能够实现栅极电极的低电阻化。但是，在通过将由半导体膜构成的虚拟栅极电极置换成金属栅极电极而形成在存储器单元区域的外围电路区域中构成逻辑电路等的晶体管的栅极电极的情况下，需要使用后栅极工艺。
在后栅极工艺中，在晶体管的源极/漏极区域的上表面形成硅化物层之后，形成层间绝缘膜，其后，为了使通过层间绝缘膜而被埋入了的上述虚拟栅极电极、存储器单元的控制栅极电极和存储器栅极电极从层间绝缘膜露出，进行研磨工序。因此，在该研磨工序之后，再次形成硅化物层，从而能够在存储器单元的控制栅极电极和存储器栅极电极各自的上表面上形成硅化物层。
此处，图49和图50示出在进行上述研磨时在控制栅极电极和存储器栅极电极各自的上表面上不形成薄的硅化物层而使它们的上表面露出的情况下的比较例。
在这样的情况下，如图49所示，当在露出的控制栅极电极CG和存储器栅极电极MG的上方利用溅射法沉积金属膜MF2时，分别构成控制栅极电极CG和存储器栅极电极MG的硅(Si)向金属膜MF2内扩散。该硅在金属膜MF2内向上方向和横向扩散。当在该状态下进行加热处理而使金属膜MF2与硅发生反应时，金属膜MF2与控制栅极电极CG和存储器栅极电极MG发生反应而形成硅化物层，但向金属膜MF2内扩散了的硅也与金属膜MF2发生反应而形成硅化物层。
在该情况下，考虑由于隔着膜厚小的ONO膜ON而相邻的控制栅极电极CG和存储器栅极电极MG的相互间隔小，所以形成于控制栅极电极CG的正上方的硅化物层与形成于存储器栅极电极MG的正上方的硅化物层连接，成为一体。即，控制栅极电极CG和存储器栅极电极MG之间有可能发生短路，存储器单元不再正常动作。
另外，即使形成于控制栅极电极CG的正上方的硅化物层与形成于存储器栅极电极MG的正上方的硅化物层不接触，在这些硅化物层彼此在ONO膜ON的正上方以小的间隔接近而形成的情况下，控制栅极电极CG和存储器栅极电极MG的相互间的耐压也降低，所以存储器单元有可能不再正常动作。
另外，在形成金属膜MF2时使用溅射法，但此时，如果对图13所示的靶TG供给例如10～20kW的较高的能量而进行溅射，则如图50所示，被溅射了的金属粒子MP在露出的控制栅极电极CG和存储器栅极电极MG各自的上表面高速地碰撞。因此，控制栅极电极CG和存储器栅极电极MG各自的上表面的硅(Si)飞散到控制栅极电极CG和存储器栅极电极MG各自的周围并附着，在其上沉积金属膜MF2(参照图49)。被溅射了的该金属粒子MP例如由镍铂(NiPt)构成。
当在该状态下进行加热处理而使金属膜MF2与硅发生反应时，金属膜MF2与控制栅极电极CG和存储器栅极电极MG发生反应而形成硅化物层，但飞散而附着于控制栅极电极CG和存储器栅极电极MG的旁边的ONO膜ON的上表面的硅也与金属膜MF2发生反应而形成硅化物层。
在该情况下，也考虑由于隔着膜厚小的ONO膜ON而相邻的控制栅极电极CG和存储器栅极电极MG的相互的间隔小，所以形成于控制栅极电极CG的正上方的硅化物层与形成于存储器栅极电极MG的正上方的硅化物层成为一体并且接近地形成。即，在控制栅极电极CG和存储器栅极电极MG之间发生短路或者耐压的降低，存储器单元有可能不再正常动作。
与此相对地，在本实施方式中，在使用图17来说明了的利用CMP法的研磨工序中，使用包括碱性水溶液的悬浮液来进行层间绝缘膜IL1、绝缘膜IF7和硅化物层S1(参照图16)的研磨。因此，图17所示的薄的硅化物层S2以覆盖控制栅极电极CG和存储器栅极电极MG各自的上表面的方式形成。在使用包括酸性水溶液(酸性溶剂)的悬浮液来进行上述研磨的情况下，构成硅化物层的金属溶解到酸性水溶液中，所以如图49所示，在研磨以后硅化物层S2(参照图17)不残留，但此处，使用碱性水溶液来进行研磨，所以形成硅化物层S2。
这样在控制栅极电极CG和存储器栅极电极MG各自的上表面被硅化物层S2覆盖的状态下，如果进行图22所示的金属膜MF2的成膜工序，则硅化物层S2介于所形成的金属膜MF2与控制栅极电极CG和存储器栅极电极MG之间。因此，如图51所示，能够防止控制栅极电极CG和存储器栅极电极MG各自的内部的硅向金属膜MF2内扩散。
因此，即使其后形成进行了热处理的图23所示的硅化物层S3，在ONO膜ON上也不形成硅化物层S3。因此，能够防止由于控制栅极电极CG和存储器栅极电极MG经由硅化物层S3短路以及硅化物层S3接近而导致控制栅极电极CG和存储器栅极电极MG的相互间的耐压降低。
另外，在利用溅射法对图22所示的金属膜MF2进行成膜时，硅化物层S2作为保护膜而起作用，所以，能够防止构成控制栅极电极CG和存储器栅极电极MG的硅飞散。因此，在金属膜MF2的成膜后进行热处理而形成硅化物层S3时，在ONO膜ON上不形成硅化物层S3。
因此，能够防止由于控制栅极电极CG和存储器栅极电极MG经由硅化物层S3短路以及硅化物层S3接近而导致控制栅极电极CG和存储器栅极电极MG的相互间的耐压降低。
根据以上所述，在本实施的形成中，能够提高半导体装置的可靠性。
另外，在本实施方式中，在形成图22所示的金属膜MF2时，将比在形成金属膜MF1(参照图14)、阻挡导体膜BM和晶种膜SD(参照图25)时供给到靶TG(参照图13)的能量低的能量供给到靶TG而进行溅射。因此，如图22所示，能够不破坏硅化物层S2而在控制栅极电极CG和存储器栅极电极MG上隔着硅化物层S2形成金属膜MF2。
因此，在使用图23来说明了的硅化物化工序中，控制栅极电极CG和存储器栅极电极MG各自的上表面未从硅化物层S2露出，未与金属膜MF2相接，所以，能够防止使用图49来说明了的硅向金属膜MF2内的扩散以及使用图50来说明了的由溅射导致的硅的飞散。因此，能够防止由于经由控制栅极电极CG上的硅化物层S3和存储器栅极电极MG上的硅化物层S3而栅极电极彼此短路以及硅化物层S3接近而导致控制栅极电极CG和存储器栅极电极MG的相互间的耐压降低。
另外，在形成图22所示的金属膜MF2时，也可以将与在形成金属膜MF1(参照图14)时供给到靶TG(参照图13)的能量相同的能量(例如10～20kW)供给到靶TG而进行溅射。在该情况下，也由于图22所示的控制栅极电极CG和存储器栅极电极MG各自的上表面被硅化物层S2保护，所以能够防止由于硅的扩散和飞散导致的短路和耐压的降低。
如果这样以较高的能量进行溅射而形成金属膜MF2，则金属膜MF2的沉积速度变快，所以能够缩短半导体装置的制造所需要的时间。即，能够降低半导体装置的制造成本。
另外，在本实施方式中，在研磨工序中形成图22所示的硅化物层S2，未追加用于形成硅化物层S2的自对准硅化物工序，所以，能够防止半导体装置的制造成本的增大。
<关于变形例1>
在上述实施方式中，说明了通过使在形成图22所示的金属膜MF2时的溅射工序中供给到靶TG(参照图13)的能量减小，从而防止硅化物层S2的破坏和构成存储器单元区域1A的各栅极电极的硅的飞散。与此相对地，如以下说明的那样，即使使用在溅射装置内配置多孔板的准直溅射法，也能够得到防止硅化物层S2的破坏和构成存储器单元区域1A的各栅极电极的硅的飞散的效果。
在图29中，示出本实施方式的半导体装置的变形例1中使用的溅射装置的剖面。该溅射装置的构成与使用图13来说明了的装置大致相同，但在腔室CHMS内，在半导体晶片WF与靶TG之间配置多孔板(准直器、准直板)CF，在这一点上与图13所示的装置不同。多孔板CF是具有大量例如从上表面向下表面贯通的孔部(贯通孔)的金属板，大量的该孔部中的各孔部向与半导体晶片WF的主面垂直的方向延伸。
这样，进行溅射而向相对于半导体晶片WF的主面倾斜的方向飞行的金属粒子被格子状的准直器阻挡而无法到达半导体晶片WF的主面，仅有在飞行的方向中具有较多与该主面垂直的分量的金属粒子到达半导体晶片WF。由此，即使例如对靶TG供给例如10～20kW的电力而进行溅射，也能够防止由于从倾斜方向入射的粒子而图22所示的硅化物层S2被破坏以及构成存储器单元区域1A的各栅极电极的硅飞散。
此外，在溅射工序中，也可以通过对多孔板CF施加接地电压，使从靶TG溅射了的金属粒子中的、相对于半导体晶片WF的主面倾斜地入射的粒子附着到多孔板CF而将其捕获。
<关于变形例2>
在上述实施方式中，说明了在形成图22所示的金属膜MF2时的溅射工序中，使供给到靶TG(参照图13)的能量减小，从而防止硅化物层S2的破坏以及构成存储器单元区域1A的各栅极电极的硅的飞散。与此相对地，如以下说明的那样，即使使用在溅射装置内配置多孔板的准直溅射法，也能够得到防止硅化物层S2的破坏以及构成存储器单元区域1A的各栅极电极的硅的飞散的效果。
在图30中，示出本实施方式的半导体装置的变形例2中使用的溅射装置的剖面。图30是示出在本变形例中使用的溅射装置的剖面图。该溅射装置的构成与使用图13来说明了的装置大致相同，但腔室CHMS的纵向的长度较长、即半导体晶片WF与靶TG的间隔大，在这一点上与图13所示的装置不同。即，本变形例的溅射装置用于通过长抛溅射法进行溅射。
这样，通过进行长抛溅射，被溅射而在金属粒子飞行的方向中具有较多相对于该主面倾斜的分量的粒子由于靶TG和半导体晶片WF的间隔长，所以未到达半导体晶片WF。因此，与上述变形例1同样地，仅有被溅射而在金属粒子飞行的方向中具有较多与该主面垂直的分量的金属粒子到达半导体晶片WF。
由此，即使例如对靶TG供给例如10～20kW的电力而进行溅射，也能够防止由于从倾斜方向入射的粒子而图22所示的硅化物层S2被破坏以及构成存储器单元区域1A的各栅极电极的硅飞散。
(实施方式2)
以下，与上述实施方式1不同，使用图31～图34来说明不通过研磨工序形成薄的硅化物层S2(参照图22)来防止控制栅极电极和存储器栅极电极的短路和这些栅极电极间的耐压降低。图31～图34是说明本实施方式的半导体装置的制造工序的剖面图。在图31～图34中，与图1等同样地，示出存储器单元区域1A和外围电路区域1B。
在本实施方式的制造工序中，首先，在进行使用图1～图16来说明了的工序之后，如图31所示，进行使用CMP法的研磨工序，从而使控制栅极电极CG、存储器栅极电极MG和虚拟栅极电极DG各自的上表面露出。在该研磨中，使用不包括碱性水溶液的悬浮液来进行利用CMP法的研磨，所以在上述各栅极电极上不形成薄的硅化物层S2(参照图22)。
接下来，如图32所示，在进行使用图18～图21来说明了的工序之后，形成使控制栅极电极CG和存储器栅极电极MG露出并覆盖虚拟栅极电极DG的绝缘膜IF10的图案。其后，利用使用图13来说明了的溅射装置，对靶TG供给1kW以上且低于10kW的电力而进行溅射，从而在层间绝缘膜IL1、控制栅极电极CG、存储器栅极电极MG和绝缘膜IF10上，形成(沉积)例如由镍铂(NiPt)构成的金属膜MF2。此处，设为与上述实施方式1相同。
即，在使用图13所示的装置来进行上述溅射的情况下，在该溅射中供给到靶的电力小于在使用图26来说明了的形成阻挡导体膜BM和晶种膜SD时的溅射中供给到靶的电力。
或者也可以不使用图13所示的装置而使用图29或者图30所示的装置。即，利用使用图29来说明的准直溅射法或者利用使用图30来说明了的长抛溅射法来进行溅射，由此，也可以形成金属膜MF2。
即，在使用图30所示的装置来进行上述溅射的情况下，该溅射中的靶与半导体晶片之间的距离长于使用图26来说明了的形成阻挡导体膜BM和晶种膜SD时的溅射中的靶与半导体晶片之间的距离。
此时，在图32中在露出的控制栅极电极CG和存储器栅极电极MG各自的上表面上沉积金属膜MF2，所以金属膜MF2和控制栅极电极CG以及存储器栅极电极MG各自的上表面互相相接。
接下来，如图33所示，通过进行与使用图23来说明了的工序相同的硅化物化工序，形成与控制栅极电极CG和存储器栅极电极MG各自的上表面相接的硅化物层S3。
接下来，如图34所示，通过进行使用图24～图27来说明了的工序，能够制造本实施方式的半导体装置。
在本实施方式中，在利用使用图13来说明了的装置来形成金属膜MF2(参照图32)时，将比形成金属膜MF1(参照图14)、阻挡导体膜BM和晶种膜SD(参照图25)时供给到靶TG(参照图13)的能量低的能量供给到靶TG而进行溅射。或者使用图29或者图30所示的装置来形成金属膜MF2(参照图32)。
因此，能够降低由于溅射而飞散的金属粒子碰撞到控制栅极电极CG和存储器栅极电极MG的上表面的能量，所以能够抑制使用图50来说明了的硅的飞散。因此，在形成图33所示的硅化物层S3的情况下，能够防止由于经由控制栅极电极CG上的硅化物层S3和存储器栅极电极MG上的硅化物层S3而栅极电极彼此短路以及硅化物层S3接近而导致控制栅极电极CG和存储器栅极电极MG的相互间的耐压降低。因此，能够提高半导体装置的可靠性。
<关于变形例>
如使用图31来说明的那样，在研磨工序中不形成薄的硅化物层S2(参照图17)，以下，使用图35～图39来说明追加用于形成这样的薄膜的硅化物层的自对准硅化物工序。图35～图39是说明本变形例的半导体装置的制造工序的剖面图。在图35～图39中，与图1等同样地，示出存储器单元区域1A和外围电路区域1B。
在本变形例的制造工序中，首先，进行使用图31来说明了的工序，接下来进行使用图18～图21来说明了的工序之后，如图35所示，形成使控制栅极电极CG和存储器栅极电极MG露出并覆盖虚拟栅极电极DG的绝缘膜IF10，接下来，使用溅射法，在半导体基板SB上形成金属膜MF3。
与图32所示的金属膜MF2同样地，使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)来形成金属膜MF3。因此，此处，在控制栅极电极CG和存储器栅极电极MG各自的上表面上未形成硅化物层，所以，与它们的上表面相接地沉积金属膜MF3，但能够防止控制栅极电极CG和存储器栅极电极MG的上表面的硅由于溅射而飞散。
接下来，如图36所示，通过在低于70℃的低温下加热半导体基板SB，使金属膜MF3与控制栅极电极CG和存储器栅极电极MG各自的上表面的硅发生反应，由此，在控制栅极电极CG和存储器栅极电极MG的上表面上形成薄的硅化物层S4。硅化物层S4的膜厚小于硅化物层S1。其后，去除未发生反应的多余的金属膜MF3。
接下来，如图37所示，进行与使用图22来说明了的工序相同的工序，在层间绝缘膜IL1上形成金属膜MF2。即，在为了形成金属膜MF2而进行的溅射工序中，能够使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)。另外，也能够将与在形成金属膜MF1(参照图14)时供给到靶TG(参照图13)的能量相同的能量(例如10～20kW)供给到靶TG而进行溅射。
在使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)的情况下，能够防止硅化物层S4的破坏。另外，即使使用10～20kW左右的高能量来进行溅射，由于控制栅极电极CG和存储器栅极电极MG各自的上表面被硅化物层S4保护，所以也能够防止由于硅的扩散和飞散导致的短路和耐压的降低。在以高能量进行溅射的情况下，能够得到加快金属膜MF2的沉积速度的效果。
接下来，如图38所示，在进行利用热处理的硅化物化而形成与控制栅极电极CG和存储器栅极电极MG各自的上表面相接的硅化物层S5之后，去除多余的金属膜MF2。此处，硅化物层S4与硅化物层S5成为一体，未图示。即，硅化物层S5的膜厚比硅化物层S4大。
接下来，如图39所示，进行使用图24～图27来说明了的工序，从而能够制造本变形例的半导体装置。
在本变形例中，在通过图37所示的薄的硅化物层S4覆盖控制栅极电极CG和存储器栅极电极MG的状态下，进行硅化物化，由此，形成硅化物层S5(参照图38)。因此，能够防止由于形成硅化物层S5而硅向沉积的金属膜MF2(参照图37)内扩散以及溅射时硅的飞散所导致的短路和耐压的降低的发生，所以能够提高半导体装置的可靠性。
另外，在上述变形例中，进行形成图35所示的金属膜MF3的工序、热处理工序以及去除金属膜MF3的工序而形成硅化物层S4，但也可以不进行这些工序，而在形成金属膜MF2(参照图37)的溅射工序中形成硅化物层S4，接下来形成硅化物层S5(参照图38)。这能够通过在较高的温度下进行化学干法蚀刻而作为金属膜MF2的前处理来实现。
即，在使用图32来说明了的工序中，在形成栅极电极G1和绝缘膜IF10之后，作为用于形成金属膜MF2的前处理，进行化学干法蚀刻。由此，去除层间绝缘膜IL1、控制栅极电极CG和存储器栅极电极MG等上表面上的杂质。在该化学干法蚀刻中，将半导体晶片、即半导体基板SB和其上的构造体加热到100～200℃。其后，在层间绝缘膜IL1上进行用于沉积金属膜MF2的溅射。
该溅射工序中的半导体晶片由于通过刚才的上述化学干法蚀刻而被加热的影响，具有例如低于70℃的较高的温度。因此，在溅射中的初期沉积的金属膜和硅由于热而发生反应，从而在控制栅极电极CG和存储器栅极电极MG各自的上表面形成硅化物层S4(参照图37)。因此，能够防止在其后接着进行的溅射中，控制栅极电极CG和存储器栅极电极MG各自的上表面的硅飞散。
通过如上所述地进行溅射，如图37所示，在控制栅极电极CG和存储器栅极电极MG各自的上方，隔着硅化物层S4形成金属膜MF2。在其后的工序中，通过进行使用图38和图39来说明了的工序，能够制造包括被硅化物层S5覆盖了上表面的控制栅极电极CG和存储器栅极电极MG的半导体装置。
此处，如上述变形例那样，能够省略金属膜MF3(参照图35)的形成工序、用于形成硅化物层S4的加热工序和金属膜MF3的去除工序，所以能够简化制造工序。因此，能够降低半导体装置的制造成本。
(实施方式3)
以下，与上述实施方式1不同，通过使控制栅极电极和存储器栅极电极各自的上表面后退，防止这些栅极电极间的短路和耐压降低，使用图40～图43来说明这一情形。图40～图43是说明本实施方式的半导体装置的制造工序的剖面图。在图40～图43中，与图1等同样地，示出存储器单元区域1A和外围电路区域1B。
在本实施方式的制造工序中，首先，进行使用图31来说明了的工序，接下来进行使用图18～图21来说明了的工序之后，如图40所示，进行干法蚀刻，从而使控制栅极电极CG和存储器栅极电极MG的上表面向半导体基板SB的主面侧后退。
此处，对ONO膜ON进行有选择比的干法蚀刻。因此，控制栅极电极CG和存储器栅极电极MG的上表面的高度低于ONO膜ON的最高位置的上表面的高度。这样通过干法蚀刻进行回蚀，所以即使形成图17所示的硅化物层S2，硅化物层S2也被去除。因此，回蚀后的控制栅极电极CG和存储器栅极电极MG各自的上表面露出。通过该回蚀，在控制栅极电极CG和存储器栅极电极MG各自的上表面上形成槽。
接下来，通过进行与使用图22来说明了的工序相同的工序，在形成绝缘膜IF10之后，在层间绝缘膜IL1、控制栅极电极CG、存储器栅极电极MG和绝缘膜IF10的上方形成金属膜MF2。金属膜MF2埋入上述槽，与控制栅极电极CG和存储器栅极电极MG各自的上表面相接地形成。
此处，使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)来形成。因此，在沉积金属膜MF2时，能够防止控制栅极电极CG和存储器栅极电极MG的上表面的硅由于溅射而飞散。
接下来，如图42所示，通过进行与使用图23来说明了的工序相同的工序，形成与控制栅极电极CG和存储器栅极电极MG各自的上表面相接的硅化物层S3，其后去除多余的金属膜MF2。控制栅极电极CG和存储器栅极电极MG各自的上表面被回蚀，所以形成于这些栅极电极上的2个硅化物层S3各自的上表面的高度低于ONO膜ON的最上表面的高度。即，即使形成硅化物层S3，上述槽也未完全被埋入。
接下来，如图43所示，通过进行使用图24～图27来说明了的工序，能够制造本实施方式的半导体装置。
在本实施方式中，通过使控制栅极电极CG和存储器栅极电极MG各自的上表面后退，从而通过控制栅极电极CG和存储器栅极电极MG之间的ONO膜ON，能够提高控制栅极电极CG和存储器栅极电极MG的相互间的绝缘性。
即，即使假设发生使用图49来说明了的硅的扩散以及使用图50来说明了的硅的飞散，由于存在与控制栅极电极CG、存储器栅极电极MG和它们的上方的2个硅化物层S3相比上表面的高度更高的ONO膜ON，所以也能够防止这些硅化物层S3彼此之间的短路的发生和耐压的降低。因此，能够提高半导体装置的可靠性。
<关于变形例>
以下，使用图44～图48来说明追加进行通过回蚀使控制栅极电极和存储器栅极电极各自的上表面后退并且形成保护这些栅极电极的上表面的薄的硅化物层的自对准硅化物工序。图44～图48是说明本变形例的半导体装置的制造工序的剖面图。在图44～图48中，与图1等同样地，示出存储器单元区域1A和外围电路区域1B。
在本变形例的制造工序中，首先，进行使用图40来说明了的工序之后，如图44所示，形成覆盖虚拟栅极电极DG的绝缘膜IF10，接下来，使用溅射法，在半导体基板SB上形成金属膜MF3。
金属膜MF3与图32所示的金属膜MF2同样地，使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)来形成。因此，此处，在控制栅极电极CG和存储器栅极电极MG各自的上表面上未形成硅化物层，所以，与它们的上表面相接地沉积金属膜MF3，能够防止控制栅极电极CG和存储器栅极电极MG的上表面的硅由于溅射而飞散。
接下来，如图45所示，通过在低于70℃的低温下加热半导体基板SB，使金属膜MF3与控制栅极电极CG和存储器栅极电极MG各自的上表面的硅发生反应，由此，在控制栅极电极CG和存储器栅极电极MG的上表面上形成薄的硅化物层S4。硅化物层S4的膜厚小于硅化物层S1。其后，去除未发生反应的多余的金属膜MF3。
接下来，如图46所示，通过进行与使用图22来说明了的工序相同的工序，在层间绝缘膜IL1上形成金属膜MF2。即，在为了形成金属膜MF2而进行的溅射工序中，能够使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)。另外，也能够将与在形成金属膜MF1(参照图14)时供给到靶TG(参照图13)的能量相同的能量(例如10～20kW)供给到靶TG而进行溅射。
在使用低能量的溅射法(参照图13)、准直溅射法(参照图29)或者长抛溅射法(参照图30)的情况下，能够防止硅化物层S4的破坏。另外，即使使用10～20kW左右的高能量来进行溅射，由于控制栅极电极CG和存储器栅极电极MG各自的上表面被硅化物层S4保护，所以也能够防止由于硅的扩散和飞散导致的短路和耐压的降低。在以高能量进行溅射的情况下，能够得到加快金属膜MF2的沉积速度的效果。
接下来，如图47所示，在进行利用热处理的硅化物化而形成控制栅极电极CG和存储器栅极电极MG各自的上表面相接的硅化物层S5之后，去除多余的金属膜MF2。此处，硅化物层S4与硅化物层S5成为一体，未图示。即，硅化物层S5的膜厚比硅化物层S4大。控制栅极电极CG和存储器栅极电极MG各自的上表面被回蚀，所以形成于这些栅极电极上的2个硅化物层S5各自的上表面的高度低于ONO膜ON的最上表面的高度。即，即使形成硅化物层S5，上述槽也未完全被埋入。
接下来，如图48所示，通过进行使用图24～图27来说明了的工序，能够制造本变形例的半导体装置。
在本变形例中，在通过图47所示的薄的硅化物层S4覆盖控制栅极电极CG和存储器栅极电极MG的状态下进行硅化物化，由此，形成硅化物层S5(参照图47)。因此，能够防止由于形成硅化物层S5而硅向沉积的金属膜MF2(参照图46)内的扩散以及溅射时的硅的飞散所导致的短路和耐压的降低的发生，所以能够提高半导体装置的可靠性。
另外，通过使控制栅极电极CG和存储器栅极电极MG各自的上表面后退，从而通过控制栅极电极CG和存储器栅极电极MG之间的ONO膜ON，能够提高控制栅极电极CG和存储器栅极电极MG的相互间的绝缘性。
即，由于存在与控制栅极电极CG、存储器栅极电极MG和它们的上方的2个硅化物层S5相比上表面的高度更高的ONO膜ON，所以能够防止这些硅化物层S5彼此之间的短路的发生和耐压的降低。因此，能够提高半导体装置的可靠性。
另外，在上述变形例中，进行图44所示的形成金属膜MF3的工序、热处理工序以及去除金属膜MF3的工序而形成硅化物层S4，但也可以不进行这些工序，而在形成金属膜MF2(参照图46)的溅射工序中形成硅化物层S4，接下来形成硅化物层S5(参照图47)。这能够通过在较高的温度下进行化学干法蚀刻而作为金属膜MF2的前处理来实现。
即，在使用图41来说明了的工序中，在形成栅极电极G1和绝缘膜IF10之后，作为用于形成金属膜MF2的前处理，进行化学干法蚀刻。由此，去除层间绝缘膜IL1、控制栅极电极CG和存储器栅极电极MG等上表面上的杂质。在该化学干法蚀刻中，将半导体晶片、即半导体基板SB和其上的构造体加热到100～200℃。其后，在层间绝缘膜IL1上进行用于沉积金属膜MF2的溅射。
该溅射工序中的半导体晶片由于通过刚才的上述化学干法蚀刻被加热的影响，具有例如低于70℃的较高的温度。因此，在溅射中的初期沉积的金属膜与硅由于热而发生反应，从而在控制栅极电极CG和存储器栅极电极MG各自的上表面形成硅化物层S4(参照图46)。因此，能够防止在其后接着进行的溅射中控制栅极电极CG和存储器栅极电极MG各自的上表面的硅飞散。
通过如上所述地进行溅射，如图46所示，在控制栅极电极CG和存储器栅极电极MG各自的上方，隔着硅化物层S4形成金属膜MF2。在其后的工序中，通过进行使用图47和图48来说明了的工序，能够制造包括被硅化物层S5覆盖了上表面的控制栅极电极CG和存储器栅极电极MG的半导体装置。
此处，能够如上述变形例那样省略金属膜MF3(参照图44)的形成工序、用于形成硅化物层S4的加热工序和金属膜MF3的去除工序，所以能够简化制造工序。因此，能够降低半导体装置的制造成本。
以上，根据其实施方式来具体来说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，在不脱离其要旨的范围内能够进行各种变更，这自不待言。

Claims (12)

1.一种半导体装置的制造方法，该半导体装置具备非易失性存储器的存储器单元，所述半导体装置的制造方法具有：
(a)准备半导体基板的工序；
(b)设置隔着第1绝缘膜形成于所述半导体基板上的第1栅极电极、隔着在内部具有电荷累积部的第2绝缘膜形成于所述半导体基板上的第2栅极电极以及介于所述第1栅极电极与所述第2栅极电极之间的第3绝缘膜，以夹着所述第1栅极电极和所述第2栅极电极的方式，在所述半导体基板的主面形成第1源极/漏极区域的工序；
(c)形成与所述第1源极/漏极区域的上表面相接的第1硅化物层以及与所述第2栅极电极的上表面相接的第2硅化物层的工序；
(d)在所述(c)工序后，在所述半导体基板上形成第1层间绝缘膜的工序；
(e)通过研磨所述第1层间绝缘膜和所述第2硅化物层，使所述第1栅极电极和所述第2栅极电极各自的上表面从所述第1层间绝缘膜和所述第2硅化物层露出，形成与所述第1栅极电极的上表面相接的第3硅化物层以及与所述第2栅极电极的上表面相接的第4硅化物层的工序；以及
(f)在所述(e)工序后，在所述第1栅极电极和所述第2栅极电极各自的上方形成第1金属膜之后，利用热处理进行硅化物化，从而形成与所述第1栅极电极的上表面相接的第5硅化物层以及与所述第2栅极电极的上表面相接的第6硅化物层的工序，
所述第1源极/漏极区域、所述第1栅极电极、所述第2栅极电极和所述第2绝缘膜构成所述存储器单元。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述第3硅化物层和所述第4硅化物层的膜厚小于所述第5硅化物层和第6硅化物层。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述(e)工序中，通过使用包括碱性溶剂的悬浮液来进行研磨，使所述第1栅极电极和所述第2栅极电极各自的上表面从所述第1层间绝缘膜和所述第2硅化物层露出，形成所述第3硅化物层和所述第4硅化物层。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，还具有：
(g)在所述(f)工序后，在所述存储器单元上形成第2层间绝缘膜之后，形成贯通所述第1层间绝缘膜和所述第2层间绝缘膜的接触插销的工序；
(h)在所述第2层间绝缘膜上形成具有多个第1槽的第3层间绝缘膜的工序；
(i)通过进行第3溅射，在所述第3层间绝缘膜上形成第3金属膜的工序；以及
(j)在所述第3金属膜上进一步形成第4金属膜之后，去除所述第3层间绝缘膜上的所述第3金属膜和所述第4金属膜，从而形成包括被埋入到所述多个第1槽各自的内侧的所述第3金属膜和所述第4金属膜的布线的工序，
在所述(f)工序中，在通过进行第2溅射形成所述第1金属膜之后，形成所述第5硅化物层和所述第6硅化物层，
在所述第2溅射中对作为溅射对象的第2靶施加的第2电源的电力的大小小于在所述第3溅射中对作为溅射对象的第3靶施加的第3电源的电力的大小。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述(b)工序中，在所述半导体基板的第1区域中，形成所述第1绝缘膜、第1栅极电极、所述第2绝缘膜、所述第2栅极电极和所述第1源极/漏极区域，在与所述第1区域不同的第2区域的所述半导体基板上，隔着第4绝缘膜形成虚拟栅极电极，在所述虚拟栅极电极的旁边的所述半导体基板的主面形成第2源极/漏极区域，
在所述(c)工序中，形成所述第1硅化物层和所述第2硅化物层以及与所述第2源极/漏极区域的上表面相接的第7硅化物层，
在所述(e)工序中，通过研磨所述第1层间绝缘膜和所述第2硅化物层，使所述第1栅极电极、所述第2栅极电极和所述虚拟栅极电极各自的上表面露出，
所述半导体装置的制造方法还具有：(e1)在所述(e)工序之后且在所述(f)工序之前，通过去除所述虚拟栅极电极形成第2槽之后，在所述第2槽内埋入金属栅极电极的工序，
所述第2源极/漏极区域和所述金属栅极电极构成场效应晶体管。
6.一种半导体装置的制造方法，该半导体装置具备非易失性存储器的存储器单元，所述半导体装置的制造方法具有：
(a)准备半导体基板的工序；
(b)设置隔着第1绝缘膜形成于所述半导体基板上的第1栅极电极、隔着在内部具有电荷累积部的第2绝缘膜形成于所述半导体基板上的第2栅极电极以及介于所述第1栅极电极与所述第2栅极电极之间的第3绝缘膜，以夹着所述第1栅极电极和所述第2栅极电极的方式，在所述半导体基板的主面形成第1源极/漏极区域的工序；
(c)形成与所述第1源极/漏极区域的上表面相接的第1硅化物层的工序；
(d)在所述(c)工序后，在所述半导体基板上形成第1层间绝缘膜的工序；
(e)通过研磨所述第1层间绝缘膜，使所述第1栅极电极和所述第2栅极电极各自的上表面从所述第1层间绝缘膜露出的工序；
(f)在所述(e)工序后，在所述第1栅极电极和所述第2栅极电极各自的上方形成第1金属膜之后，利用热处理进行硅化物化，从而形成与所述第1栅极电极的上表面相接的第2硅化物层以及与所述第2栅极电极的上表面相接的第3硅化物层的工序；以及
(g)在所述(f)工序后，在所述第1栅极电极和所述第2栅极电极各自的上方形成第2金属膜之后，利用热处理进行硅化物化，从而形成与所述第1栅极电极的上表面相接的第4硅化物层以及与所述第2栅极电极的上表面相接的第5硅化物层的工序，
所述第1源极/漏极区域、所述第1栅极电极、所述第2栅极电极和所述第2绝缘膜构成所述存储器单元，
所述第2硅化物层和所述第3硅化物层的膜厚小于所述第4硅化物层和第5硅化物层。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，还具有：
(e1)在所述(e)工序后且在所述(f)工序前，使所述第1栅极电极和所述第2栅极电极各自的上表面向所述半导体基板的主面侧后退的工序。
8.根据权利要求6所述的半导体装置的制造方法，其特征在于，
在所述(f)工序中，在通过进行第1溅射形成所述第1金属膜之后，形成所述第2硅化物层和所述第3硅化物层，
在所述(g)工序中，在通过进行第2溅射形成所述第2金属膜之后，形成所述第4硅化物层和所述第5硅化物层，
在所述第1溅射中对作为溅射对象的第1靶施加的第1电源的电力的大小小于在所述第2溅射中对作为溅射对象的第2靶施加的第2电源的电力的大小。
9.一种半导体装置的制造方法，该半导体装置具备非易失性存储器的存储器单元，所述半导体装置的制造方法具有：
(a)准备半导体基板的工序；
(b)设置隔着第1绝缘膜形成于所述半导体基板上的第1栅极电极、隔着在内部具有电荷累积部的第2绝缘膜形成于所述半导体基板上的第2栅极电极以及介于所述第1栅极电极与所述第2栅极电极之间的第3绝缘膜，以夹着所述第1栅极电极和所述第2栅极电极的方式，在所述半导体基板的主面形成第1源极/漏极区域的工序；
(c)形成与所述第1源极/漏极区域的上表面相接的第1硅化物层的工序；
(d)在所述(c)工序后，在所述半导体基板上形成第1层间绝缘膜的工序；
(e)通过研磨所述第1层间绝缘膜，使所述第1栅极电极和所述第2栅极电极各自的上表面从所述第1层间绝缘膜露出的工序；
(f)在所述(e)工序后，通过进行第1溅射在所述第1栅极电极和所述第2栅极电极各自的上方形成第1金属膜之后，利用热处理进行硅化物化，从而形成与所述第1栅极电极的上表面相接的第2硅化物层以及与所述第2栅极电极的上表面相接的第3硅化物层的工序；
(g)在所述(f)工序后，在所述第1层间绝缘膜上形成第2层间绝缘膜之后，形成贯通所述第1层间绝缘膜和所述第2层间绝缘膜的接触插销的工序；
(h)在所述第2层间绝缘膜上，形成具有多个槽的第3层间绝缘膜的工序；
(i)通过进行第2溅射，在所述第3层间绝缘膜上形成第3金属膜的工序；以及
(j)在所述第3金属膜上进一步形成第4金属膜之后，去除所述第3层间绝缘膜上的所述第3金属膜和所述第4金属膜，从而形成包括被埋入到所述多个槽各自的内侧的所述第3金属膜和所述第4金属膜的布线的工序，
在所述第1溅射中对作为溅射对象的第1靶施加的第1电源的电力的大小小于在所述第2溅射中对作为溅射对象的第2靶施加的第2电源的电力的大小。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，还具有：
(e1)在所述(e)工序后且在所述(f)工序前，使所述第1栅极电极和所述第2栅极电极各自的上表面向所述半导体基板的主面侧后退的工序。
11.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述(f)工序中，在所述第1靶与所述半导体基板之间，配置具有多个向与所述半导体基板的主面垂直的方向延伸的贯通孔的多孔板而进行所述第1溅射，从而在形成第1金属膜之后，形成所述第2硅化物层和所述第3硅化物层。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于，
所述第1溅射中的所述第1靶与所述半导体基板之间的距离大于所述第2溅射中的所述第2靶与所述半导体基板之间的距离。
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