WO2004047160A1 - 半導体装置の製造方法 - Google Patents

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WO2004047160A1 PCT/JP2003/014792 JP0314792W WO2004047160A1 WO 2004047160 A1 WO2004047160 A1 WO 2004047160A1 JP 0314792 W JP0314792 W JP 0314792W WO 2004047160 A1 WO2004047160 A1 WO 2004047160A1
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wafer
film
target
film thickness
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Yukihiro Suzuki
Yoshio Fukayama
Ken Okutani
Masashi Sahara
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Renesas Technology Corp.
Hitachi Ulsi Systems Co., Ltd.
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    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation

Definitions

  • the present invention relates to a semiconductor device manufacturing technique, and more particularly to a technique of sputtering a thin film on a substrate.
  • the present invention relates to a method of manufacturing a semiconductor integrated circuit device (hereinafter, referred to as an IC).
  • the present invention relates to a wafer which is effective for forming a metal on one principal surface by sputtering. Background art
  • a thin film forming method using a sputtering apparatus is widely used as a thin film forming method for forming a metal film on one main surface of a wafer.
  • the sputtering apparatus has a pair of electrodes disposed in a sputtering chamber, and one of the electrodes is configured so that a target formed using a material of the same quality as the metal film to be deposited on the wafer is mounted.
  • the other electrode is configured to hold the wafer.
  • An object of the present invention is to provide a semiconductor device manufacturing technique capable of improving the uniformity of the in-plane film thickness distribution.
  • the method includes a step in which the target is sputtered and a thin film is deposited on the target substrate in a state where a collimator having a large number of control holes is provided between the target substrate and the target.
  • an aspect ratio of the plurality of control holes is made different in the collimator in accordance with an in-plane film thickness distribution of the thin film.
  • the ratio of the sputtered particles reaching the substrate to be processed depends on the aspect ratio (hole depth Z opening diameter) of the control holes of the collimator.
  • FIG. 1 is a front cross-sectional view showing a sputtering apparatus for performing a cono-court film forming step in a cobalt salicide forming step of a method for manufacturing an SRAM according to an embodiment of the present invention.
  • FIG. 2A and 2B show a collimator used in the sputtering apparatus.
  • FIG. 2A is a plan view
  • FIG. 2B is a cross-sectional view taken along line bb of FIG.
  • Fig. 3 is an enlarged cross-sectional view of each part of the wafer in each step of the cobalt salicide formation process.
  • (A) is after the pre-cleaning step,
  • (b) is after the cobalt film formation step, and
  • (c) is the first anneal.
  • (D) shows the state after the cobalt film and the titanium nitride film are removed, and
  • (e) shows the state after the second annealing step.
  • FIG. 4A and 4B show the effect of uniforming the in-plane film thickness distribution, wherein FIG. 4A is a front sectional view showing a comparative example, FIG. 4B is a front sectional view showing a case according to the present embodiment, (C) is an in-plane film thickness distribution table showing experimental results, and (d) is a plan view showing measurement positions on the wafer.
  • FIGS. 5A and 5B show a collimator of a sputtering device used in a method of manufacturing an SRAM according to another embodiment of the present invention, wherein FIG. 5A is a plan view, and FIG. It is sectional drawing which follows a line.
  • the method for manufacturing a semiconductor device is configured as a method for manufacturing an SRAM, and includes a step of forming a cobalt saside in a gate electrode having a salicide structure.
  • the cobalt film forming step in the cobalt salicide forming process is performed using a DC magnetron sputtering device (hereinafter, referred to as a sputtering device) 10 shown in FIG.
  • the sputtering apparatus 10 includes a vacuum chamber 12 constituting a sputtering chamber 11 as a sputtering chamber, and the sputtering chamber 11 includes a cryopump and a dry pump. It is evacuated by a vacuum pump (not shown).
  • a loading / unloading port 13 is provided in the sputtering chamber 11 for loading / unloading the wafer 30 as a work. Is configured to be opened and closed by a gate valve 14.
  • a gas supply pipe 16 for supplying an argon gas 15 as an inert, large-mass discharge gas for generating ions is inserted into the snorkeling chamber 11.
  • a backing plate 17 is placed over the upper opening of the vacuum vessel 12 so as to seal the sputtering chamber 11, and a target 18 is abutted on the backing plate 17 so as to be replaceable.
  • the target 18 is sputtered by argon ions to eject the composition and form a sputtered film on the wafer 30 to be processed. It is formed in a disk shape.
  • a heat stage lift 19 is installed vertically upward on the bottom of the vacuum vessel 12, and the heat stage 20 is supported on the heat stage lift 19 so as to be lifted and lowered.
  • the heat stage 20 is configured to hold the wafer 30 on the upper surface and to heat the wafer 30 by a gas heating method.
  • a power supply (not shown) for applying a DC voltage or a high-frequency voltage is electrically connected between the heat stage 20 and the backing plate 17.
  • a lower shield 21 is installed below the heat stage 20, and an upper shield 22 is arranged above the sputtering chamber 11 so as to surround a region directly below the target 18, and a vacuum vessel is provided. It is hung at the upper end opening of 12.
  • the shields 21 and 22 are made of stainless steel, aluminum, or the like and are formed in a substantially bottomed cylindrical shape having a flange protruding radially outward on the outer periphery of the upper end.
  • the surroundings prevent fine particles sputtered from the target 18 from adhering to the inner wall of the sputtering chamber 11.
  • a disk-shaped magnet plate 23 for holding plasma is arranged horizontally concentrically with the sputtering chamber 11, and the magnet plate 23 is connected to the snowboarding chamber 11. It is configured to be rotated by a rotation shaft 24 arranged on the center line of the camera.
  • a collimator 25 shown in detail in FIG. 2 is erected so as to traverse horizontally at a height of the upper shield 22 at a predetermined distance from the target 18 and the wafer 30.
  • Collimator 25 is made of stainless steel or aluminum and
  • a main body 26 made of a material such as titanium and formed in a disk shape larger than the wafer 30 is provided. As shown in FIG. 2, the main body 26 has a hexagon penetrating in the thickness direction.
  • a number of hole-shaped control holes 27 are arranged and opened so that the opening area is as uniform as possible over the entire surface. As shown in FIG. 2A, many control holes 27 are formed so as to have the same shape by cutting or the like. As shown in FIG.
  • conical conical surfaces 28 having a very small inclination angle and a concentric circle with the main body 26 are formed in a vertically symmetrical shape. ing.
  • the aspect ratio of the multiple control holes 27 of the collimator 25 is set to "1-1.25" from the periphery to the center of the collimator 25.
  • the aspect ratio of the many control holes 27 of 25 “1 to 1 ⁇ 25J is solved by the collimator 25 in response to the unevenness of the in-plane film thickness distribution of the cobalt film deposited on the wafer 30. Is set to work.
  • the hole depth A of many control holes 27 changes continuously from “1 Omm to 12.5 mm” from the periphery to the center by the conical surface 28, so that the number of collimators 25
  • the aspect ratio of the control hole 27 continuously changes from “1 to 1.25” from the periphery of the collimator 25 to the center.
  • FIG. 3A shows the state after the pre-cleaning step, and corresponds to a work of the sputtering apparatus 10 for performing the step of forming the cobalt film. That is, a field (SGI) 32, a source 33, and a drain 34 are formed on the surface layer of the substrate 31 of the semiconductor 30, and the surface between the source 33 and the drain 34 is formed on the surface. Is formed with polysilicon 35, and a spacer (SiN) 36 is attached to a side surface of the polysilicon 35.
  • SGI field
  • SiN spacer
  • the pre-cleaned wafer 30 configured as shown in FIG. 3 (a) is loaded into the sputtering chamber 11 of the sputtering apparatus 10 according to the configuration from the loading port 13, and It is delivered on the heat stage 20 indicated by the imaginary line in 1.
  • the sputtering chamber 11 is evacuated to a predetermined pressure in advance.
  • the heat stage 20 is raised by the heat stage lift 19, and the wafer 30 placed on the upper surface of the heat stage 20 is set at a predetermined height. Be placed.
  • an argon gas 15 as a discharge gas is supplied from the gas supply pipe 16 to the sputtering chamber 11 until the sputtering chamber 11 reaches a predetermined pressure (for example, about 0.16 Pa).
  • a DC voltage or a high-frequency voltage is applied between the target 18 and the wafer 30 by the power supply device via the backing plate 17 and the heat stage 20 and the magnet plate 23 is rotated by the rotating shaft 2. Rotated by four.
  • the target 18 is sputtered by argon ions, whereby cobalt particles are sputtered from the target 18 as particles to be sputtered. .
  • the cobalt particles struck out of the target 18 fly in the direction of the wafer 30 and pass through the many control holes 27 of the collimator 25 and adhere to the wafer 30. For this reason, as shown in FIG. 3B, a cobalt film 37 made of cobalt particles is formed on the entire surface of the wafer 30.
  • the above-described sputtering operation is stopped, and the heat stage lift 19 is moved. Lowered and held on heat stage 20.
  • the wafer 30 is returned to the loading / unloading position. Subsequently, the formed wafer 30 is carried out of the sputtering chamber 11.
  • the percentage of the sputtered particles that reach the wafer is greater for those passing through the control hole located in the center of the collimator than those passing through the control hole located at the periphery. Therefore, the in-plane film thickness distribution of the cobalt film 37 ′ deposited on the wafer 30 is thicker at the center of the wafer 30 and thinner at the periphery of the wafer 30.
  • a pair of conical surfaces 28, 28 concentrically with the main body 26 with extremely small inclination angles are formed on the upper and lower surfaces of the main body 26 of the collimator 25, respectively, so as to be vertically symmetrical.
  • the aspect ratio of the multiple control holes 27 of the collimator 25 is set to “1-1.25” from the periphery to the center of the collimator 25, as shown in FIG.
  • the in-plane film thickness distribution of the cobalt film 37 deposited on the wafer 30 can be formed uniformly. The inventor considers this for the following reason.
  • the ratio of the sputtered particles passing through the collimator and reaching the wafer is determined by the ratio of the control hole of the collimator It was considered that it depends on the skute ratio (hole depth and hole diameter).
  • the present inventor has set the aspect ratio of each of the plurality of control holes 27 in the collimator 25 to “1-1.25” from the periphery to the center of the collimator 25.
  • control hole 27o located at the periphery of the collimator 25 has a smaller aspect ratio than the control hole 27i located at the center, so that the control hole 27 ⁇
  • the amount of sputtered particles passing through the control hole 27 i The amount of sputter particles is larger than the amount of sputter particles, and in the case of the conventional example, the amount of sputter particles that were insufficient at the peripheral portion of the wafer can be compensated for. It can be controlled uniformly.
  • Fig. 4 (C) is an in-plane film thickness distribution table showing the experimental results for verifying the effect of making the in-plane film thickness distribution uniform.
  • FIG. 4D is a plan view showing a measurement position on the wafer. The experiment was performed by the above-described sputtering apparatus 10, and the experimental conditions were the same as the above-described sputtering conditions.
  • the tendency of increasing the film thickness at the central portion of the wafer has been eliminated, and the uniformity of the film thickness distribution in the wafer surface has been reduced in the conventional case. It can be understood that the rate improved from “6.2%” to "1.60%”.
  • the film thickness at the peripheral portion “9” in the case of the collimator 25 according to the present embodiment is the thickest, if the height H at the peripheral portion of the collimator 25 is further increased, the cobalt film 37 It can be estimated that the film thickness at the peripheral portion of the wafer becomes thicker, or conversely, the uniformity of the in-plane film thickness distribution is reduced.
  • the thickness distribution of the cobalt film in the wafer surface becomes non-uniform, a junction leak failure of the SRAM obtained from the wafer occurs.
  • a junction leak defect occurs at the center of a wafer having a thick cobalt film.
  • the thickness of the cobalt film 37 is relatively prevented from being formed at the center of the wafer 30 by uniformly controlling the in-plane film thickness distribution of the wafer 30 over the entire surface. Therefore, it is possible to prevent the occurrence of defective junction leakage of the SRAM obtained from the wafer 30 beforehand.
  • a titanium nitride (TiN) film 38 is deposited on the wafer 30 as shown in FIG. 3 (c).
  • CoSi cobalt silicide
  • a removal step as shown in FIG. 3D
  • the cobalt film 37 and the titanium nitride film 38 are removed.
  • an annealing process is performed on the wafer 30, and as shown in FIG. Reside (CoSi 2 ) 40 is formed on polysilicon 35, source 33, and drain 34.
  • the aspect ratio of a large number of control holes in the same collimator is not limited to being different by increasing or decreasing the thickness of the collimator, and as shown in FIG.
  • the aperture diameter d may be made different by increasing or decreasing (d-d ').
  • a step surface may be formed on the end surface of the main body.
  • the aspect ratio of many control holes in the same collimator is not limited to “1-1.25” from the periphery to the center of the collimator.
  • the aspect ratio of many control holes in the same collimator is not limited to a small value at the periphery and a large value at the center, but also increases at the periphery and decreases at the center according to the tendency of the in-plane film thickness distribution formed on the wafer. May be set.
  • the case of the cobalt salicide forming step in the salicide structure gate electrode in the SRAM manufacturing method has been described, but the shallow junction of the emitter electrode, wiring, resistance, capacitor electrode, and aluminum wiring of the bipolar IC is described.
  • the present invention can also be applied to a case where a cobalt film for a cobalt salicide structure such as formation of a contact, source or drain region is formed.
  • a metal film such as Ni (nickel), W (tungsten), AI (aluminum), Ti (titanium), a semiconductor film, and an insulating film. It can be applied to the case where
  • the sputtering apparatus is not limited to the one described in the above embodiment, and another collimation sputtering apparatus may be used.
  • the invention made by the present inventor is applied to a technique of forming a film on a wafer in a method of manufacturing a semiconductor device, which is a field of application as the background, is limited. Instead, it can be applied to all film forming technologies such as when forming a film on a printed wiring board, when forming a film on a liquid crystal panel in a method of manufacturing a liquid crystal display device, or when forming a film on a magnetic disk or a compact disk. Can be.
  • the uniformity of the in-plane film thickness distribution can be improved by making the aspect ratios of many control holes different in the same collimator corresponding to the in-plane film thickness distribution.
  • Industrial applicability Because the uniformity of the in-plane film thickness distribution of the sputtering film can be improved, the technology for sputtering a thin film on a substrate, for example, the technology for forming a metal film by sputtering on one main surface of a semiconductor wafer on which ICs are fabricated. Can be applied.

Abstract

　多数個の制御孔（２７）が開設されたコリメータ（２５）がウエハ（３０）とターゲット（１８）との間に介設された状態で、ターゲット（１８）がスパッタリングされてウエハ（３０）にコバルト膜（３７）が被着されるＤＣマグネトロンスパッタリング装置（１０）において、コリメータ（２５）の本体（２６）の上面と下面に傾斜角が極小さく本体と同心円の一対の錐面（２８、２８）を上下対称形にそれぞれ形成して、コリメータ（２５）の多数個の制御孔のアスペクト比をコリメータの周辺から中心にかけて「１～１．２５」に設定する。コリメータ（２５）の周辺部に位置した制御孔を通過するスパッタ粒子の量を中央部に位置した制御孔を通過するスパッタ粒子の量より多くできるので、周辺部の膜厚不足を補って相対的に面内膜厚分布を全体に均一に制御でき、スパッタリング膜の面内膜厚分布の均一性を高めることができる。

Description

明 細 書 半導体装置の製造方法 技術分野
本発明は、 半導体装置の製造技術、 特に、 基板に薄膜をスパッタリングする技 術に関し、 例えば、 半導体集積回路装置 （以下、 I Cという。 ） の製造方法にお いて I Cが作り込まれる半導体ウェハ （以下、 ウェハという。 ） の一主面の上に 金属をスパッタリングによって成膜するのに利用して有効なものに関する。 背景技術
I Cの製造方法において、 ウェハの一主面の上に金属膜を形成する薄膜形成方 法として、スパッタリング装置を使用した薄膜形成方法が、広く使用されている。 スパッタリング装置はスパッタリング室に配設された一対の電極を備えており、 一方の電極はウェハに被着させるべき金属膜と同質の材料が用いられて形成され たターゲッ卜が装着されるように構成され、 もう一方の電極はウェハが保持され るように構成されている。
I Cの製造方法においては、 微細化や高集積化が進むにつれてコンタクトホール やスルーホールのァスぺクト比が増大する傾向にあり、 従来のスパッタリング装 置では充分なステップカバレッジ特性が得られないために、 種々の技術開発が進 められている。 代表的な技術として、 多数個の制御孔が開設されたコリメータと 呼ばれる板をターゲッ卜とウェハとの間に介設し、 ターゲッ卜から種々の方向に 飛び出したスパッタ粒子のウェハに垂直な成分だけを取り出して成膜するコリメ ーシヨンスパッタ技術がある （例えば、 非特許文献 1参照） 。
〔非特許文献 1〕
「電子材料 1 9 9 4年 1 1月号別冊」 ， 株式会社工業調査会， 1 9 9 4年 1 1月 2 5日， p . 3 7 - 4 3 発明の開示 しかしながら、 I Cの一例である S R A Mの製造方法において、 ゲート電極の サリサイド構造のためのコバルトをコリメーシヨンスパッタ技術によって成膜し た場合においては、 ウェハに被着したコバルト膜の面内膜厚分布がウェハの中央 部において厚く、 ウェハの周辺部において薄くなる傾向で不均一になるという問 題点があることが、 本発明者によって明らかにされた。
本発明の目的は、 面内膜厚分布の均一性を高めることができる半導体装置の製 造技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 以下の通りである。
すなわち、 多数個の制御孔が開設されたコリメータが被処理基板とターゲット との間に介設された状態で、 前記ターゲッ卜がスパッタリングされて前記被処理 基板に薄膜が被着される工程を備えている半導体装置の製造方法において、 前記 多数個の制御孔のァスぺクト比を前記コリメータにおいて前記薄膜の面内膜厚分 布に対応して相違させることを特徴とする。
前記した手段において、 ターゲッ卜からの斜め成分のスパッタ粒子はコリメ一 タの制御孔の内周面に衝突してトラップされ、 垂直成分のスパッタ粒子が被処理 基板に到達する。 この被処理基板に到達するスパッタ粒子の到達の割合はコリメ ータの制御孔のァスぺク卜比 （孔深さ Z開口径） に依存する。 本発明者はこの点 に着目することにより、 被処理基板に被着される薄膜の面内膜厚分布を制御する 技術を創作した。 すなわち、 コリメータ内の多数個の制御孔のそれぞれのァスぺ クト比を被処理基板の面内膜厚分布の傾向に対応して相違させることにより、 面 内膜厚分布の均一性を高めるものとした。 例えば、 基板に被着した薄膜の面内膜 厚分布が中央部で厚く周辺部で薄くなる場合においては、 多数個の制御孔のァス ぺクト比をコリメータの周辺から中心にかけて 「1〜1 . 2 5 J に設定すること により、 面内膜厚分布を全体にわたつて均一に制御することができる。 図面の簡単な説明 図 1は、 本発明の一実施の形態である SRAMの製造方法のコバルトサリサイ ド形成工程のうちコノくルト膜形成ステップを実施するスパッタリング装置を示す 正面断面図である。
図 2は、そのスパッタリング装置に使用されたコリメータを示しており、 （a) は平面図、 （b) は （a) の b— b線に沿う断面図である。
図 3は、 コバルトサリサイド形成工程の各ステップにおけるウェハの各拡大部 分断面図であり、 （a) は前洗浄ステップ後、 (b) はコバルト膜形成ステップ 後、 （c) は第一ァニールステップ後、 （d) はコバルト膜および窒化チタン膜 除去ステップ後、 （e) は第ニアニールステップ後をそれぞれ示している。
図 4は、 面内膜厚分布の均一化の効果を示しており、 （a) は比較例の場合を 示す正面断面図、 （b) は本実施の形態に係る場合を示す正面断面図、 （c) は 実験結果を示す面内膜厚分布表、 （d) はウェハ上の測定位置を示す平面図であ る。
図 5は、 本発明の他の実施の形態である S R A Mの製造方法に使用されるスパ ッタリング装置のコリメータを示しており、 （a) は平面図、 （b) は (a) の b— b線に沿う断面図である。 発明を実施するための最良の形態
以下、 本発明の一実施の形態を図面に即して説明する。
本実施の形態において、 本発明に係る半導体装置の製造方法は、 SRAMの製 造方法として構成されており、 サリサイド構造のゲート電極におけるコバル卜サ サイド形成工程を備えている。 コバルトサリサイド形成工程のうちコバルト膜形 成ステップは、 図 1に示された DCマグネトロンスパッタリング装置 （以下、 ス パッタリング装置という。 ） 1 0が使用されて実施される。
図 1に示されているように、 スパッタリング装置 1 0はスパッタリング室とし てのスパッタリング室 1 1を構成する真空容器 1 2を備えており、 スパッタリン グ室 1 1はクライオポンプやドライポンプ等の真空ポンプ （図示せず） によって 真空排気されるようになっている。 スパッタリング室 1 1にはワークであるゥェ ハ 30を出し入れするための搬入搬出口 1 3が開設されており、 搬入搬出口 1 3 はゲートバルブ 1 4によって開閉されるように構成されている。 また、 スノくッタ リング室 1 1にはイオンを生成するための不活性で質量の大きい放電ガスとして のアルゴンガス 1 5を供給するガス供給管 1 6が挿入されている。 真空容器 1 2 の上部開口にはバッキングプレート 1 7がスパッタリング室 1 1を密封するよう に被せられており、 バッキングプレート 1 7にはターゲット 1 8が当接されて交 換可能に装着されている。 ターゲット 1 8は後述するようにアルゴンイオンによ つてスパッタリングされてその組成物を飛び出させ、 被処理基板であるウェハ 3 0の上にスパッタリング膜を形成させるものであり、 コノくルト （C o ) によって 円板形状に形成されている。
真空容器 1 2の底部にはヒートステージリフト 1 9が垂直方向上向きに設置さ れており、 ヒートステージリフト 1 9の上にはヒートステージ 2 0が昇降される ように支持されている。 ヒートステージ 2 0はウェハ 3 0を上面に載せた状態で 保持するとともに、 ウェハ 3 0をガスヒート方式によって加熱するように構成さ れている。 そして、 ヒー卜ステージ 2 0とバッキングプレー卜 1 7との間には、 直流電圧または高周波電圧を印加するための電源装置 （図示せず） が電気的に接 続されている。 ヒートステージ 2 0の下側には下側シールド 2 1が設置されてお リ、 スパッタリング室 1 1の上部には上側シールド 2 2がターゲット 1 8の真下 領域を取り囲むように配されて、 真空容器 1 2の上端開口部に吊持されている。 シールド 2 1、 2 2はステンレス鋼やアルミニウム等が使用されて上端部外周に 径方向外向きに突設された鍔部を有する略有底円筒形状に形成されており、 ター ゲッ卜 1 8を取り囲むことにより、 ターゲット 1 8からスパッタリングされた微 粒子がスパッタリング室 1 1の内壁に付着するのを防止するように構成されてい る。 他方、 バッキングプレート 1 7の上方にはプラズマを保持する円板形状のマ グネット板 2 3がスパッタリング室 1 1と同心円の水平に配置されており、 マグ ネット板 2 3はスノ《ッタリング室 1 1の中心線上に配置された回転軸 2 4によつ て回転されるように構成されている。
上側シールド 2 2のターゲット 1 8とウェハ 3 0とに対してそれぞれ所定の間 隔を有する高さ位置には、 図 2に詳しく示されたコリメータ 2 5が水平に横断す るように架設されている。 コリメータ 2 5はステンレス鋼やアルミニウムおよび チタン等の材料が使用されて、 ウェハ 30よりも大きい円板形状に形成された本 体 26を備えており、 図 2に示されているように、 本体 26には厚さ方向に貫通 する六角孔形状の制御孔 27が多数個、 開口面積が全面にわたって可及的に均一 になるように配列されて開設されている。 図 2 (a) に示されているように、 多 数個の制御孔 27は切削加工等によって全てが同一形状になるように形成されて いる。 図 2 (b) に示されているように、 コリメータ 25の本体 26の上面およ び下面には傾斜角が極小さく本体 26と同心円の錐面 28がー対、 上下対称形に それぞれ形成されている。 この一対の錐面 28、 28によって、 コリメータ 25 の多数個の制御孔 27のァスぺクト比はコリメ一タ 25の周辺から中心にかけて 「1 ~1. 25」 に設定されており、 このコリメータ 25の多数個の制御孔 27 のァスぺク卜比 「1〜 1 · 25J は、 このコリメータ 25においてウェハ 30に 被着されたコバルト膜の面内膜厚分布の不均一に対応して解消するように設定さ れている。
本体 26の厚さ tを 1 2. 5mm, 制御孔 27の最小内径 （対辺間の間隔） d を 1 Ommとすると、錐面 28の本体 26の外周における高さ Hは 1.25mm、 に設定されている。 つまり、 このコリメータ 25の最も外側の制御孔 27 oの孔 深さ Aは 「1 2. 5— 1. 25 X 2 = 1 0」 mm、 その開口径 Bは制御孔 27の 最小内径 dの 1 Ommであるから、 ァスぺクト比（AZB) は「1 0/1 0 = 1」 であり、 このコリメータ 25の中央の制御孔 27 iの孔深さ Aは本体 26の板厚 tの 1 2. 5mm、 その開口径 Bは制御孔 27の最小内径 dの 1 Ommであるか ら、 そのアスペクト比 （A B) は 「1 2. 5ノ 1 0= 1. 25」 である。 ぞし て、 多数個の制御孔 27の孔深さ Aは、 錐面 28によって周辺から中央部にかけ て 「1 Ommから 1 2. 5mm」 まで連続的に変化するので、 コリメータ 25の 多数個の制御孔 27のァスぺクト比は、 コリメータ 25の周辺から中央部にかけ て 「1〜1. 25」 に連続的に変化していることになる。
次に、 本発明の一実施の形態である SRAMの製造方法のサリサイド構造のゲ 一卜電極におけるコバルトサリサイド形成工程を図 3に沿って、 コバルトサリサ ィド形成工程のうちコバルト膜形成ステップを主体にして説明する。
図 3はコバルトサリサイド形成工程の各ステップにおけるウェハを示す各拡大 断面図である。 図 3 ( a ) は前洗浄ステップ後を示しており、 コバルト膜形成ス テツプを実施するスパッタリング装置 1 0のワークに相当する。 すなわち、 ゥェ ノヽ 3 0のサブストレート 3 1の表層部にはフィールド （S G I ) 3 2、 ソース 3 3、 ドレイン 3 4が形成されており、 ソース 3 3とドレイン 3 4との間の表面に はポリシリコン 3 5が形成され、ポリシリコン 3 5の側面にはスぺーサ（ S i N ) 3 6が被着されている。
図 3 ( a ) に示されているように構成されて前洗浄されたウェハ 3 0は、 前記 構成に係るスパッタリング装置 1 0のスパッタリング室 1 1に搬入搬出口 1 3か ら搬入されて、 図 1に想像線で示された状態のヒートステージ 2 0の上に受け渡 される。 この際に、 スパッタリング室 1 1は所定の圧力に予め排気されている。 続いて、 図 1に示されているように、 ヒートステージ 2 0がヒートステージリフ ト 1 9によって上昇され、 ヒートステージ 2 0の上面に載置されたウェハ 3 0は 予め設定された高さに配置される。
次いで、 スパッタリング室 1 1が所定の圧力 （例えば、 約 0. 1 6 P a ) にな るまで、 放電ガスとしてのアルゴンガス 1 5がスパッタリング室 1 1にガス供給 管 1 6から供給される。 また、 直流電圧または高周波電圧がターゲット 1 8とゥ ェハ 3 0との間に電源装置によってバッキングプレート 1 7およびヒートステー ジ 2 0を介して印加されるとともに、 マグネット板 2 3が回転軸 2 4によって回 転される。
これらの作動によってターゲット 1 8の周囲に形成されるプラズマの励起に伴 つて、 ターゲット 1 8がアルゴンイオンによってスパッタリングされることによ リ、 ターゲット 1 8から被スパッタリング粒子としてコバルト粒子が叩き出され る。ターゲット 1 8から叩き出されたコバルト粒子はウェハ 3 0の方向に飛翔し、 コリメータ 2 5の多数個の制御孔 2 7を通過してウェハ 3 0に被着する。 このた め、 図 3 ( b ) に示されているように、 ウェハ 3 0にはコバルト粒子から成るコ バルト膜 3 7が全面にわたって形成される。
以上のようにして、 ウェハ 3 0に所望の厚さ （例えば、 1 O n m) のコバルト 膜 3 7が形成されると、 前述したスパッタリング作動が停止されるとともに、 ヒ ートステージリフト 1 9が下降作動されて、 ヒートステージ 2 0に保持されたゥ ェハ 3 0が搬入搬出位置に戻される。 続いて、 成膜済のウェハ 3 0はスパッタリ ング室 1 1から搬出される。
ところで、 コリメータの多数個の制御孔のァスぺクト比がコリメータ全体にわ たって均一に設定されている従来例の場合においては、 図 4 ( a ) に示されてい るように、 ウェハ 3 0に被着したコノくルト膜 3 7 ' の面内膜厚分布がウェハ 3 0 の中央部において厚く、 ウェハ 3 0の周辺部において薄くなる傾向で不均一にな るという問題点があることが、 本発明者によって明らかにされた。 これは次のよ うな理由によるものと、 考えられる。 ターゲットからの斜め成分のスパッタ粒子 はコリメータの制御孔の内周面に衝突してトラップされ、 垂直成分のスパッタ粒 子がウェハに到達する。 このウェハに到達するスパッタ粒子の到達の割合は、 コ リメータの中央部に位置した制御孔を通過するものの方が、 周辺部に位置した制 御孔を通過したものよりも大きい。 したがって、 ウェハ 3 0に被着したコバルト 膜 3 7 ' の面内膜厚分布はウェハ 3 0の中央部において厚く、 ウェハ 3 0の周辺 部において薄くなる。
しかし、 本実施の形態においては、 コリメータ 2 5の本体 2 6の上面および下 面に傾斜角が極小さく本体 2 6と同心円の一対の錐面 2 8、 2 8を上下対称形に それぞれ形成することにより、 コリメータ 2 5の多数個の制御孔 2 7のァスぺク 卜比がコリメータ 2 5の周辺から中心にかけて 「1 〜1 . 2 5」 に設定されてい るために、 図 4 ( b ) に示されているように、 ウェハ 3 0に被着されたコバルト 膜 3 7の面内膜厚分布を均一に形成することができる。 これは次のような理由に よると、 本発明者は考察する。 ターゲットからの斜め成分のスパッタ粒子はコリ メータの制御孔の内周面に衝突してトラップされるという現象から、 スパッタ粒 子がコリメータを通過してウェハに到達する割合はコリメータの制御孔のァスぺ ク卜比 （孔深さ 孔径） に依存すると、 考察した。 本発明者はこの点に着目する ことにより、 コリメータ 2 5内の多数個の制御孔 2 7のそれぞれのアスペクト比 をコリメータ 2 5の周辺から中心にかけて 「1〜1 . 2 5」 に設定した。 すなわ ち、 コリメータ 2 5の周辺部に位置した制御孔 2 7 oのァスぺクト比は中央部に 位置した制御孔 2 7 iよりも小さいことにより、 周辺部に位置した制御孔 2 7 ο を通過するスパッタ粒子の量は中央部に位置した制御孔 2 7 iを通過するスパッ タ粒子の量よリ多くなるので、 従来例の場合にウェハの周辺部で不足したスパッ タ粒子の量を補うことができ、 その結果、 ウェハ 30の面内膜厚分布を全体にわ たつて均一に制御することができる。
図 4 (C) は面内膜厚分布の均一化の効果を検証するための実験結果を示す面 内膜厚分布表である。図 4 ( d )はそのウェハ上の測定位置を示す平面図である。 なお、 実験は前述したスパッタリング装置 1 0によって実施され、 その実験条件 は前述したスパッタリング条件と同一である。
図 4 (c) から明らかな通り、 本実施の形態によれば、 ウェハの中央部におけ る膜厚の増大傾向が解消されており、 ウェハ面内膜厚分布の均一性が、 従来の場 合の 「6. 2%」 から 「1. 60%」 に改善されたことが理解される。 また、 本 実施の形態に係るコリメータ 25の場合における周辺部 「9」 に位置する膜厚が 最も厚くなつているので、 コリメータ 25の周辺部における高さ Hをこれ以上に 大きくすると、 コバルト膜 37のウェハ周辺部における膜厚が厚くなリ、 逆に、 面内膜厚分布の均一性が低下してしまうと、 推定することができる。
ちなみに、 コバルト膜のウェハ面内膜厚分布が不均一になると、 ウェハから取 得される SRAMの接合リーク不良が発生する。 例えば、 コバルト膜が厚く形成 されたウェハの中央部において、 接合リーク不良が発生する。 本実施の形態にお いては、ウェハ 30の面内膜厚分布を全体にわたつて均一に制御することにより、 ウェハ 30の中央部においてコバルト膜 37が厚く形成されるのを相対的に防止 することができるので、 このウェハ 30から取得される SRAMの接合リーク不 良が発生するのを未然に防止することができる。
なお、 以上のようにしてコバルト膜 37が形成された後に、 図 3 (c) に参照 されるように、 ウェハ 30には窒化チタン （T i N) 膜 38が被着される。 次い で、 第一ァニールステップにおいて、 ァニール処理がウェハ 30に施されると、 図 3 (c) に示されているように、 コバルトシリサイド （Co S i ) 39力《ポリ シリコン 35、 ソース 33、 ドレイン 34に形成される。 その後に、 除去ステツ プにおいて、 図 3 (d) に示されているように、 コバルト膜 37および窒化チタ ン膜 38が除去される。 次いで、 第ニアニールステップにおいて、 ァニール処理 がウェハ 30に施されると、 図 3 (e) に示されているように、 コバルトダイシ リサイド （C o S i 2 ) 4 0がポリシリコン 3 5、 ソース 3 3、 ドレイン 3 4に 形成される。
前記実施の形態によれば、 次の効果が得られる。
1 ) コリメータの多数個の制御孔のァスぺク卜比をコリメータの周辺から中心 にかけて 「1〜1 . 2 5」 に設定することにより、 コリメータの周辺部に位置し た制御孔を通過するスパッタ粒子の量を中央部に位置した制御孔を通過するスパ ッタ粒子の量よリ多く制御することができるので、 ウェハ面内の膜厚分布を全体 にわたつて均一に制御することができる。
2 ) ウェハ面内の膜厚分布を全体にわたって均一に制御することにより、 ゥェ ハの中央部においてコバルト膜が厚く形成されるのを相対的に防止することがで きるので、 このウェハから取得される S R A Mの接合リーク不良が発生するのを 未然に防止することができ、 製造歩留りを向上させることができる。
3 ) コリメータの本体の上面および下面に傾斜角が極小さく本体と同心円の一 対の錐面を上下対称形にそれぞれ形成して、 コリメータの多数個の制御孔のァス ぺクト比をコリメータの周辺から中心にかけて 「1〜1 . 2 5」 に設定すること により、 多数個の制御孔のァスぺクト比を同一のコリメータにおいてコバルト膜 のウェハ面内膜厚分布の傾向に対応して相違させることを簡単に実施することが でき、 また、 既存のコリメータを利用することができる。 その結果、 スパッタリ ング装置のイニシャルコストゃランニングコス卜の増加を抑制することができ、 ひいては S R A Mの製造方法のコス卜を低減することができる。
4 ) 既存のスパッタリング装置ゃスパッタリング方法をそのまま適用すること ができるため、 スパッタリング装置ゃスパッタリング工程を改造しなくて済む。 以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しない範囲 で種々変更可能であることはいうまでもない。
例えば、 同一のコリメータにおける多数個の制御孔のァスぺクト比は、 コリメ ータの厚さを増減して相違させるに限らず、 図 5に示されているように、 制御孔 のそれぞれの開口径 dを増減 （d— d ' ) して相違させてもよい。 また、 多数個 の制御孔のァスぺクト比をコリメータの厚さを増減して相違させる場合には、 コ リメータの本体の端面に錐面を形成するに限らず、 本体の端面に段差面を形成し てもよい。
同一のコリメータにおける多数個の制御孔のァスぺクト比は、 コリメータの周 辺から中心にかけて 「1 〜 1 . 2 5」 に設定するに限らない。
同一のコリメータにおける多数個の制御孔のアスペクト比は、 周辺で小さく中 央で大きく設定するに限らず、 ウェハに形成される面内膜厚分布の傾向に対応し て、 周辺で大きく中央で小さく設定してもよい。
前記実施の形態においては、 S R A Mの製造方法のサリサイド構造のゲート電 極におけるコバルトサリサイド形成工程の場合について説明したが、 バイポーラ I Cのェミッタ電極、 配線 '抵抗、 キャパシタ電極、 アルミニウム配線の浅い接 合へのコンタクト、 ソースまたはドレイン領域の形成等のコバルトサリサイド構 造のためのコバルト膜を形成する場合等にも適用することができる。
さらに、 コバルトのスパッタリング膜を形成する場合に限らず、 N i (二ッケ ル） 、 W (タングステン） 、 A I (アルミニウム） 、 T i (チタン） 等の金属膜 や半導体膜、 絶縁膜を形成する場合についても適用することができる。
スパッタリング装置は前記実施の形態で示したものを使用するに限らず、 他の コリメーシヨンスパッタリング装置を使用してもよい。
以上の説明では主として本発明者によってなされた発明をその背景となった利 用分野である半導体装置の製造方法においてウェハに成膜する技術に適用した場 合について説明したが、 それに限定されるものではなく、 プリント配線基板に成 膜する場合、 液晶表示装置の製造方法において液晶パネルに成膜する場合や、 磁 気ディスクやコンパク卜ディスクに成膜する場合等の成膜技術全般に適用するこ とができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単 に説明すれば、 次の通りである。
多数個の制御孔のァスぺクト比を同一のコリメータにおいて面内膜厚分布に対 応して相違させることにより、 面内膜厚分布の均一性を高めることができる。 産業上の利用可能性 スパッタリング膜の面内膜厚分布の均一性を高めることができるので、 基板に 薄膜をスパッタリングする技術、 例えば I Cが作り込まれる半導体ウェハの一主 面の上に金属をスパッタリングによって成膜する技術に適用することができる。

Claims

1 . 多数個の制御孔が開設されたコリメータが被処理基板とターゲッ卜との間に 介設された状態で、 前記ターゲッ卜がスパッタリングされて前記被処理基板に薄 膜が被着される工程を備えている半導体装置の製造方法において、 前記多数個の 制御孔のァスぺクト比を前記コリメータにおいて前記薄膜の面内膜厚分布に対応 して相違させることを特徴とする半導体装置の製造方法。
青
2 . 前記多数個の制御孔のアスペクト比が、 前記コリメータの周辺から中心にか けて 「1〜1 . 2 5」 に設定されていることを特徴とする請求項 1に記載の半導 の
体装置の製造方法。
範
3 . 前記多数個の制御孔のアスペクト比が、 前記コリメータの厚さを調整されて 囲
相違されていることを特徴とする請求項 1または 2に記載の半導体装置の製造方 法。
4. 前記多数個の制御孔のアスペクト比が、 前記制御孔のそれぞれの開口径を調 整されて相違されていることを特徴とする請求項 1または 2に記載の半導体装置 の製造方法。
5. 前記ターゲッ卜がコノ ルト（C o )またはチタン（T i )またはニッケル（N i ) によって形成されており、 前記薄膜が半導体ウェハの上に形成されるサリサ イド構造のための金属膜であることを特徴とする請求項 1、 2、 3または 4に記 載の半導体装置の製造方法。
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