JPH0831769A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0831769A JPH0831769A JP16657094A JP16657094A JPH0831769A JP H0831769 A JPH0831769 A JP H0831769A JP 16657094 A JP16657094 A JP 16657094A JP 16657094 A JP16657094 A JP 16657094A JP H0831769 A JPH0831769 A JP H0831769A
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Abstract
(57)【要約】
【目的】 サリサイドをコリメータスパッタ法により形
成する方法に関し，狭い開口部に低抵抗のシリサイドを
形成することを目的とする。 【構成】 基板上にシリコン表出面を表出する開口を有
するマスクを形成し，次いで基板上にコリメイトスパッ
タ法を用いて金属を被着した後，加熱して，シリコン表
出面にシリサイド層を形成するサリサイドにおいて，金
属を，シリサイド層のシート抵抗が金属の被着速度を増
加するとき急に低下し始める臨界被着速度より速い被着
速度で被着する。
成する方法に関し，狭い開口部に低抵抗のシリサイドを
形成することを目的とする。 【構成】 基板上にシリコン表出面を表出する開口を有
するマスクを形成し，次いで基板上にコリメイトスパッ
タ法を用いて金属を被着した後，加熱して，シリコン表
出面にシリサイド層を形成するサリサイドにおいて，金
属を，シリサイド層のシート抵抗が金属の被着速度を増
加するとき急に低下し始める臨界被着速度より速い被着
速度で被着する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し，特に細線状開口部に低抵抗のシリサイドを，コリ
メータスパッタ法を用いたサリサイド法により形成する
方法に係わる。
関し，特に細線状開口部に低抵抗のシリサイドを，コリ
メータスパッタ法を用いたサリサイド法により形成する
方法に係わる。
【０００２】シリコン表出面に高融点金属をスパッタに
より被着し，その後熱処理してシリコン表出面にシリサ
イドを形成する方法は，サリサイド法として知られ，半
導体装置の配線領域を低抵抗化するために広く用いられ
ている。
より被着し，その後熱処理してシリコン表出面にシリサ
イドを形成する方法は，サリサイド法として知られ，半
導体装置の配線領域を低抵抗化するために広く用いられ
ている。
【０００３】しかし，素子の微細化に伴い，細いシリサ
イド領域を形成する必要が増加している。このため，狭
くかつアスペクト比が大きな開口を有するマスクを用い
て，その開口の底に金属を堆積し得るコリメートスパッ
タ法が必要とされている。
イド領域を形成する必要が増加している。このため，狭
くかつアスペクト比が大きな開口を有するマスクを用い
て，その開口の底に金属を堆積し得るコリメートスパッ
タ法が必要とされている。
【０００４】そこで，コリメートスパッタ法を用いて，
細くかつ低抵抗のシリサイド領域を形成することができ
るサリサイド法が強く求められている。
細くかつ低抵抗のシリサイド領域を形成することができ
るサリサイド法が強く求められている。
【０００５】
【従来の技術】マスクを用いて選択的に金属を被着する
スパッタでは，マスク開口のアスペクト比が大きくなる
と開口底面への金属の被着量が減少する。この問題を解
決すべく，コリメートスパッタ法が考案された。コリメ
ートスパッタ法では，例えば特開平５−３２６４２６，
特開昭６３−３１０９６５に開示されており，スパッタ
ターゲットと基板との間にコリメータを設けてスパッタ
された金属粒子の飛翔方向を揃えることにより，アスペ
クト比の大きな開口の底面に金属を十分に被着すること
ができる。
スパッタでは，マスク開口のアスペクト比が大きくなる
と開口底面への金属の被着量が減少する。この問題を解
決すべく，コリメートスパッタ法が考案された。コリメ
ートスパッタ法では，例えば特開平５−３２６４２６，
特開昭６３−３１０９６５に開示されており，スパッタ
ターゲットと基板との間にコリメータを設けてスパッタ
された金属粒子の飛翔方向を揃えることにより，アスペ
クト比の大きな開口の底面に金属を十分に被着すること
ができる。
【０００６】従って，コリメートスパッタ法により細い
開口の底に金属を被着し，これを加熱することで開口底
面に表出するシリコン表出面をシリサイド化し，導電性
の配線領域を形成することができる。以下，かかる従来
の方法を実施例を参照して説明する。
開口の底に金属を被着し，これを加熱することで開口底
面に表出するシリコン表出面をシリサイド化し，導電性
の配線領域を形成することができる。以下，かかる従来
の方法を実施例を参照して説明する。
【０００７】図４は従来の実施例トランジスタ平面図で
あり，ソース領域を共有し，ゲート電極が互いに近接し
て設けられた２つのトランジスタを表している。図４を
参照して，２つのゲート電極３が平行に狭い間隔をおい
て設けられる。この２つのゲート電極３の間の領域は高
濃度不純物領域２であり，ソース領域２ａを構成する。
２つのゲート電極３の外側は同じく高濃度不純物領域２
であり，ドレイン領域２ｂを構成する。ソース領域２ａ
及びドレイン領域２ｂにはそれぞれコンタクトホール１
１が設けられ，配線に接続される。
あり，ソース領域を共有し，ゲート電極が互いに近接し
て設けられた２つのトランジスタを表している。図４を
参照して，２つのゲート電極３が平行に狭い間隔をおい
て設けられる。この２つのゲート電極３の間の領域は高
濃度不純物領域２であり，ソース領域２ａを構成する。
２つのゲート電極３の外側は同じく高濃度不純物領域２
であり，ドレイン領域２ｂを構成する。ソース領域２ａ
及びドレイン領域２ｂにはそれぞれコンタクトホール１
１が設けられ，配線に接続される。
【０００８】かかるトランジスタでは，ソース領域２が
細く長いため，ソース抵抗が大きくなり，トランジスタ
の特性を劣化させる。このため，ソース領域２ａ，さら
にはドレイン領域２ｂの表面にシリサイド層を形成して
ソース抵抗，又はドレイン抵抗を低減する方法が採用さ
れている。
細く長いため，ソース抵抗が大きくなり，トランジスタ
の特性を劣化させる。このため，ソース領域２ａ，さら
にはドレイン領域２ｂの表面にシリサイド層を形成して
ソース抵抗，又はドレイン抵抗を低減する方法が採用さ
れている。
【０００９】図５は従来の実施例断面工程図であり，図
４に示すトランジスタのＡＢ断面を表している。先ず，
図５（ａ）を参照して，シリコン基板１０の表面に絶縁
性の側壁４を有する２つのポリシリコンゲート電極３を
形成する。またゲート電極３をマスクとする，及び側壁
４を有するゲート電極３をマスクとするイオン注入によ
り，ソース領域２ａ及びドレイン領域２ｂを構成する高
濃度不純物領域を形成する。
４に示すトランジスタのＡＢ断面を表している。先ず，
図５（ａ）を参照して，シリコン基板１０の表面に絶縁
性の側壁４を有する２つのポリシリコンゲート電極３を
形成する。またゲート電極３をマスクとする，及び側壁
４を有するゲート電極３をマスクとするイオン注入によ
り，ソース領域２ａ及びドレイン領域２ｂを構成する高
濃度不純物領域を形成する。
【００１０】次いで，図５（ｂ）を参照して，基板１０
上全面にコリメータスパッタ法により金属５を被着す
る。このとき，シリコン基板が表出するソース領域２ａ
及びドレイン領域の表面は，直接この金属５が被着す
る。
上全面にコリメータスパッタ法により金属５を被着す
る。このとき，シリコン基板が表出するソース領域２ａ
及びドレイン領域の表面は，直接この金属５が被着す
る。
【００１１】次いで，熱処理して，シリコン基板１０と
金属５とが直接接触するソース領域２ａ及びドレイン領
域の表面に，シリコン基板１０と金属５との反応により
生じたシリサイド層６を形成する。なお，シリコンゲー
ト電極３の上面にも同様にシリサイド層６ａが形成され
る。
金属５とが直接接触するソース領域２ａ及びドレイン領
域の表面に，シリコン基板１０と金属５との反応により
生じたシリサイド層６を形成する。なお，シリコンゲー
ト電極３の上面にも同様にシリサイド層６ａが形成され
る。
【００１２】上述した工程により，ゲート電極３間のソ
ース領域２ａ表面に導電性のシリサイド層６が形成され
る。しかし，従来のコリメートスパッタ法を用いたサリ
サイド法では，ゲート電極３の間隔が狭くなると，即ち
一般には，形成すべきシリサイド層６の幅が狭くなる
と，シリサイド層６のシート抵抗が上昇するという問題
があった。
ース領域２ａ表面に導電性のシリサイド層６が形成され
る。しかし，従来のコリメートスパッタ法を用いたサリ
サイド法では，ゲート電極３の間隔が狭くなると，即ち
一般には，形成すべきシリサイド層６の幅が狭くなる
と，シリサイド層６のシート抵抗が上昇するという問題
があった。
【００１３】１
【発明が解決しようとする課題】上述したように，従来
のコリメートスパッタ法を用いたサリサイド法によりシ
リサイド層を形成する半導体装置の製造方法では，シリ
サイド層の幅が狭いときシート抵抗が大きくなるという
問題があった。
のコリメートスパッタ法を用いたサリサイド法によりシ
リサイド層を形成する半導体装置の製造方法では，シリ
サイド層の幅が狭いときシート抵抗が大きくなるという
問題があった。
【００１４】本発明は，コリメートスパッタ法における
金属被着を，速い被着速度で行うことで，狭いシリサイ
ド層を形成する場合でもシリサイド層のシート抵抗の上
昇を防止し，細くかつシート抵抗の小さなシリサイド層
をサリサイド法により形成する半導体装置の製造方法を
提供することを目的とする。
金属被着を，速い被着速度で行うことで，狭いシリサイ
ド層を形成する場合でもシリサイド層のシート抵抗の上
昇を防止し，細くかつシート抵抗の小さなシリサイド層
をサリサイド法により形成する半導体装置の製造方法を
提供することを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図であり，シリサイド層のシート抵抗とスパッタにおけ
る金属被着速度との関係を表している。
図であり，シリサイド層のシート抵抗とスパッタにおけ
る金属被着速度との関係を表している。
【００１６】図２は本発明の実施例断面工程図であり，
ソース領域を共有し，ゲート電極が互いに近接して設け
られた２つのトランジスタを表している。上述した課題
を解決するための本発明の第一の構成は，図１及び図２
を参照して，基板１０上に，シリコン表出面１０ａを表
出する開口９ａを有するマスク９を形成し，次いで該基
板１０上にコリメイトスパッタ法を用いて金属５を被着
した後，加熱して，該シリコン表出面１０ａに該金属５
のシリサイド層６を形成する工程を有する半導体装置の
製造方法において，該金属５を，該シリサイド層６のシ
ート抵抗が該金属５の被着速度を増加するとき急に低下
し始める臨界被着速度より速い被着速度で被着すること
を特徴として構成し，及び，第二の構成は，図２を参照
して，基板１０上に，シリコン表出面１０ａを表出する
開口９ａを有するマスク９を形成し，次いで該基板１０
上にコリメイトスパッタ法を用いて金属５を被着した
後，加熱して，該シリコン表出面１０ａに該金属５のシ
リサイド層６を形成する工程を有する半導体装置の製造
方法において，該金属５をチタンとし，該金属５の被着
速度を５０nm／分以上とすることを特徴として構成し，
及び，第三の構成は，図２を参照して，第二の構成の半
導体装置の製造方法において，該金属５をチタンに代え
てコバルトとし，該金属５の被着速度を１０nm／分以上
とすることを特徴として構成し，及び，第四の構成は，
図２を参照して，第一，第二又は第三の構成のの半導体
装置の製造方法において，該マスク９の少なくとも１の
開口９ａの幅が０．５μｍ以下であることを特徴として
構成し，及び，第五の構成は，基板１０上に，互いに
０．５μｍ以下の間隔をおいて設けられた複数のゲート
電極３と，該ゲート電極３側面に形成された絶縁性の側
壁４と，該ゲート電極３の間に形成され，ソース領域又
はドレイン領域を構成する高濃度不純物領域２と，該高
濃度不純物領域２の表面に形成されたシリサイド層６と
を有する半導体装置の製造方法において，該シリサイド
層６を，該側壁４を有する該ゲート電極３を該マスク９
として第四の構成の半導体装置の製造方法により形成す
ることを特徴とする半導体装置の製造方法。
ソース領域を共有し，ゲート電極が互いに近接して設け
られた２つのトランジスタを表している。上述した課題
を解決するための本発明の第一の構成は，図１及び図２
を参照して，基板１０上に，シリコン表出面１０ａを表
出する開口９ａを有するマスク９を形成し，次いで該基
板１０上にコリメイトスパッタ法を用いて金属５を被着
した後，加熱して，該シリコン表出面１０ａに該金属５
のシリサイド層６を形成する工程を有する半導体装置の
製造方法において，該金属５を，該シリサイド層６のシ
ート抵抗が該金属５の被着速度を増加するとき急に低下
し始める臨界被着速度より速い被着速度で被着すること
を特徴として構成し，及び，第二の構成は，図２を参照
して，基板１０上に，シリコン表出面１０ａを表出する
開口９ａを有するマスク９を形成し，次いで該基板１０
上にコリメイトスパッタ法を用いて金属５を被着した
後，加熱して，該シリコン表出面１０ａに該金属５のシ
リサイド層６を形成する工程を有する半導体装置の製造
方法において，該金属５をチタンとし，該金属５の被着
速度を５０nm／分以上とすることを特徴として構成し，
及び，第三の構成は，図２を参照して，第二の構成の半
導体装置の製造方法において，該金属５をチタンに代え
てコバルトとし，該金属５の被着速度を１０nm／分以上
とすることを特徴として構成し，及び，第四の構成は，
図２を参照して，第一，第二又は第三の構成のの半導体
装置の製造方法において，該マスク９の少なくとも１の
開口９ａの幅が０．５μｍ以下であることを特徴として
構成し，及び，第五の構成は，基板１０上に，互いに
０．５μｍ以下の間隔をおいて設けられた複数のゲート
電極３と，該ゲート電極３側面に形成された絶縁性の側
壁４と，該ゲート電極３の間に形成され，ソース領域又
はドレイン領域を構成する高濃度不純物領域２と，該高
濃度不純物領域２の表面に形成されたシリサイド層６と
を有する半導体装置の製造方法において，該シリサイド
層６を，該側壁４を有する該ゲート電極３を該マスク９
として第四の構成の半導体装置の製造方法により形成す
ることを特徴とする半導体装置の製造方法。
【００１７】
【作用】本発明は，図２を参照して，従来，半導体装置
の製造工程において通常用いられているサリサイド法，
即ち，シリコン表出面１０ａを表出する開口９ａを有す
るマスク９をスパッタ用マスクとして用い，金属５をコ
リメイトスパッタ法により堆積した後，加熱して，開口
９ａ底面に表出するシリコン表出面１０ａに該金属５と
の反応で生じたシリサイド層６を形成するサリサイド法
の改良に関する。
の製造工程において通常用いられているサリサイド法，
即ち，シリコン表出面１０ａを表出する開口９ａを有す
るマスク９をスパッタ用マスクとして用い，金属５をコ
リメイトスパッタ法により堆積した後，加熱して，開口
９ａ底面に表出するシリコン表出面１０ａに該金属５と
の反応で生じたシリサイド層６を形成するサリサイド法
の改良に関する。
【００１８】本発明の発明者は，マスク９の開口９ａの
幅が狭い場合について，コリメイトスパッタの被着速度
に臨界速度が存在し，金属５の堆積速度がその臨界速度
を超えると形成されるシリサイド層６のシート抵抗が低
くなることを実験により明らかにした。
幅が狭い場合について，コリメイトスパッタの被着速度
に臨界速度が存在し，金属５の堆積速度がその臨界速度
を超えると形成されるシリサイド層６のシート抵抗が低
くなることを実験により明らかにした。
【００１９】図１は，図４，及び図５に示す従来の実施
例において説明した側壁を備えた２つのゲート電極３を
有する半導体装置について，コリメイトスバッタ法によ
り金属５を被着するときの被着速度を変えて製造した場
合に，２のゲート電極３の間に形成されたシリサイド層
６のシート抵抗の変化を測定した結果である。なお，図
１は金属５としてチタン（Ｔｉ）をコリメイトスパッタ
した結果である。また，２つのゲート電極３は，２つの
ゲート電極３の対向面に形成された側壁４の底面間に，
０．３μｍのシリコン表出面１０ａを表出する距離をお
いて設けた。従って，０．３μｍ幅のストライプ状シリ
サイド層６がゲート電極３の間に形成された。
例において説明した側壁を備えた２つのゲート電極３を
有する半導体装置について，コリメイトスバッタ法によ
り金属５を被着するときの被着速度を変えて製造した場
合に，２のゲート電極３の間に形成されたシリサイド層
６のシート抵抗の変化を測定した結果である。なお，図
１は金属５としてチタン（Ｔｉ）をコリメイトスパッタ
した結果である。また，２つのゲート電極３は，２つの
ゲート電極３の対向面に形成された側壁４の底面間に，
０．３μｍのシリコン表出面１０ａを表出する距離をお
いて設けた。従って，０．３μｍ幅のストライプ状シリ
サイド層６がゲート電極３の間に形成された。
【００２０】図１を参照して，シリサイド層６のシート
抵抗は，被着速度が４０nm／分以下では略３０Ω／□付
近の一定値となる。この値は，幅の広い，例えば０．５
μｍ以上の幅のシリサイド層のシート抵抗５Ω／□より
かなり大きい。他方，被着速度が５０nm／分以上では，
シリサイド層６のシート抵抗は略１５Ω／□に低下す
る。
抵抗は，被着速度が４０nm／分以下では略３０Ω／□付
近の一定値となる。この値は，幅の広い，例えば０．５
μｍ以上の幅のシリサイド層のシート抵抗５Ω／□より
かなり大きい。他方，被着速度が５０nm／分以上では，
シリサイド層６のシート抵抗は略１５Ω／□に低下す
る。
【００２１】この結果は，サリサイド法により形成され
るシリサイド層のシート抵抗は，金属をコリメイトスパ
ッタ法により被着するときの被着速度に依存すること，
かつその被着速度には，その速度を超えた場合に階段状
にシート抵抗が低下する臨界速度が存在することを明示
している。
るシリサイド層のシート抵抗は，金属をコリメイトスパ
ッタ法により被着するときの被着速度に依存すること，
かつその被着速度には，その速度を超えた場合に階段状
にシート抵抗が低下する臨界速度が存在することを明示
している。
【００２２】本発明は，かかる結果に基づき考案され
た。本構成では，コリメイトスパッタの金属被着速度
を，上述した臨界速度より高速とする。従って，マスク
の開口幅が狭い場合，即ち細いシリサイド層を形成する
場合でも，低抵抗のシリサイド層を形成することができ
る。なお，コリメイトスパッタの金属被着速度を大きく
するためにプラズマ又は加速粒子の励起エネルギを大き
くすることは，シリコン表出面及びその他の表出面にダ
メージを与えるおそれがある。従って，被着速度は小さ
いことが望ましく，臨界速度を僅か超える速度でなされ
ることが好ましい。
た。本構成では，コリメイトスパッタの金属被着速度
を，上述した臨界速度より高速とする。従って，マスク
の開口幅が狭い場合，即ち細いシリサイド層を形成する
場合でも，低抵抗のシリサイド層を形成することができ
る。なお，コリメイトスパッタの金属被着速度を大きく
するためにプラズマ又は加速粒子の励起エネルギを大き
くすることは，シリコン表出面及びその他の表出面にダ
メージを与えるおそれがある。従って，被着速度は小さ
いことが望ましく，臨界速度を僅か超える速度でなされ
ることが好ましい。
【００２３】かかる臨界速度は例えば，チタン（Ｔｉ）
については図１のように略５０nm／分，コバルト（Ｃ
ｏ）については略１０nm／分である。他の金属，特に高
融点金属についても臨界速度を有するものに本発明を適
用できる。
については図１のように略５０nm／分，コバルト（Ｃ
ｏ）については略１０nm／分である。他の金属，特に高
融点金属についても臨界速度を有するものに本発明を適
用できる。
【００２４】さらに，本発明はマスクの開口幅，即ちシ
リサイド層の幅が０．５μｍ以下の場合に大きな効果を
奏する。即ち，従来の方法では，特にマスクの開口幅が
０．５以下の場合にシリサイド層のシート抵抗の増加が
大きい。これに対して，本発明を適用した場合は，マス
クの開口幅が０．５以下の場合でもシート抵抗の増加は
緩やかだからである。
リサイド層の幅が０．５μｍ以下の場合に大きな効果を
奏する。即ち，従来の方法では，特にマスクの開口幅が
０．５以下の場合にシリサイド層のシート抵抗の増加が
大きい。これに対して，本発明を適用した場合は，マス
クの開口幅が０．５以下の場合でもシート抵抗の増加は
緩やかだからである。
【００２５】本発明の第五の構成は，図２（ａ）及び
（ｃ）を参照して，０．５μｍ以下の間隔をおいて設け
られたゲート電極３の間にシリサイド層６を形成する工
程に上述した本発明の方法を適用したものである。
（ｃ）を参照して，０．５μｍ以下の間隔をおいて設け
られたゲート電極３の間にシリサイド層６を形成する工
程に上述した本発明の方法を適用したものである。
【００２６】本構成では，側壁４が設けられたゲート電
極３をコリメートスパッタ用のマスクとして利用する。
このゲート電極３の側壁４の間に表出するシリコン表出
面１０ａは，０．５μｍ以下の幅のストライプ状をな
す。ここに，第一〜第四の構成にかかる本発明を適用し
て，ゲート電極３間の幅が狭い領域に低抵抗のシリサイ
ド層６を形成する。このゲート電極３間の領域は，ソー
ス領域２ａ又はドレイン領域２ｂとして高濃度不純物領
域２となっている。従って，ゲート電極３間の狭い高濃
度不純物領域２にも低抵抗の導電領域を形成することが
できるから，ソース抵抗及びドレイン抵抗が小さなトラ
ンジスタを形成することができる。
極３をコリメートスパッタ用のマスクとして利用する。
このゲート電極３の側壁４の間に表出するシリコン表出
面１０ａは，０．５μｍ以下の幅のストライプ状をな
す。ここに，第一〜第四の構成にかかる本発明を適用し
て，ゲート電極３間の幅が狭い領域に低抵抗のシリサイ
ド層６を形成する。このゲート電極３間の領域は，ソー
ス領域２ａ又はドレイン領域２ｂとして高濃度不純物領
域２となっている。従って，ゲート電極３間の狭い高濃
度不純物領域２にも低抵抗の導電領域を形成することが
できるから，ソース抵抗及びドレイン抵抗が小さなトラ
ンジスタを形成することができる。
【００２７】
【実施例】本発明の詳細を実施例を参照して説明する。
本実施例は，従来例の説明で既述した図４に示す構造
の，２つのトランジスタからなる半導体素子を含む半導
体装置の製造方法に関する。
本実施例は，従来例の説明で既述した図４に示す構造
の，２つのトランジスタからなる半導体素子を含む半導
体装置の製造方法に関する。
【００２８】先ず，図２（ａ）を参照して，シリコン基
板１０表面を厚さ３００nmの酸化膜からなる分離帯７に
より分離して形成した分離領域上に，厚さ７nmのゲート
酸化膜を設けて，その上に２つのゲート電極３を形成す
る。このゲート電極３は，図４を参照して，チャネル形
成部分は，例えば０．４５μｍの狭い間隔をおいて互い
に平行に配置され，配線部分はソース領域２ａのコンタ
クトホール１１を避けてそのコンタクトホール１１の両
側に広がるように配置される。なお，ゲート電極３は，
例えば厚さ０．２μｍのポリシリコンで形成することが
できる。これらは，通常の半導体装置の製造工程と同じ
である。
板１０表面を厚さ３００nmの酸化膜からなる分離帯７に
より分離して形成した分離領域上に，厚さ７nmのゲート
酸化膜を設けて，その上に２つのゲート電極３を形成す
る。このゲート電極３は，図４を参照して，チャネル形
成部分は，例えば０．４５μｍの狭い間隔をおいて互い
に平行に配置され，配線部分はソース領域２ａのコンタ
クトホール１１を避けてそのコンタクトホール１１の両
側に広がるように配置される。なお，ゲート電極３は，
例えば厚さ０．２μｍのポリシリコンで形成することが
できる。これらは，通常の半導体装置の製造工程と同じ
である。
【００２９】次いで，通常の半導体装置の製造と同様
に，図２（ａ）及び図４を参照して，ゲート電極３をマ
スクとし，基板１０と反対導電型の不純物を分離領域に
イオン注入して，低濃度の浅い不純物領域をゲート電極
３直下を除く基板１０表面に形成する。
に，図２（ａ）及び図４を参照して，ゲート電極３をマ
スクとし，基板１０と反対導電型の不純物を分離領域に
イオン注入して，低濃度の浅い不純物領域をゲート電極
３直下を除く基板１０表面に形成する。
【００３０】次いで，基板１０上全面に絶縁物を堆積
し，全面を反応性イオンエッチングすることで，絶縁性
の側壁４をゲート電極３の両側壁に形成する。このと
き，ゲート電極３の対向面に形成された側壁４の間に，
基板１０が表出したシリコン表出面１０ａが露出され
る。
し，全面を反応性イオンエッチングすることで，絶縁性
の側壁４をゲート電極３の両側壁に形成する。このと
き，ゲート電極３の対向面に形成された側壁４の間に，
基板１０が表出したシリコン表出面１０ａが露出され
る。
【００３１】次いで，ゲート電極３及び側壁４をマスク
とし，基板１０と反対導電型の不純物を分離領域内にイ
オン注入して，高濃度の深い不純物領域をゲート電極３
及び側壁４の直下を除く基板１０表面に形成する。高濃
度不純物領域２は，これら低濃度で浅い不純物領域及び
高濃度で深い不純物領域からなり，そのうちの２つのゲ
ート電極３に挟まれた領域がソース領域２ａとして，２
つのゲート電極３の外側に形成された領域がドレイン領
域２ｂとして機能する。ついで８５０℃，１０分間の活
性化アニールを行う。
とし，基板１０と反対導電型の不純物を分離領域内にイ
オン注入して，高濃度の深い不純物領域をゲート電極３
及び側壁４の直下を除く基板１０表面に形成する。高濃
度不純物領域２は，これら低濃度で浅い不純物領域及び
高濃度で深い不純物領域からなり，そのうちの２つのゲ
ート電極３に挟まれた領域がソース領域２ａとして，２
つのゲート電極３の外側に形成された領域がドレイン領
域２ｂとして機能する。ついで８５０℃，１０分間の活
性化アニールを行う。
【００３２】次いで，希弗酸を用いたエッチング処理に
より，ソース領域２ａ及びドレイン領域２ｂに表出する
シリコン表出面１０ａの表面を清浄する。その後，図２
（ｂ）を参照して，金属５として例えば厚さ３０nmのチ
タンをコリメイトスパッタにより被着する。堆積条件
は，プラズマガスをＡｒ，スパッタ圧力を０．６７Pa，
プラズマ励起電力を２．３kWとし，このとき被着速度５
０nm／分であった。なお，コリメートスパッタ装置は通
常の半導体装置の製造に用いられる良く知られたものを
用いた。
より，ソース領域２ａ及びドレイン領域２ｂに表出する
シリコン表出面１０ａの表面を清浄する。その後，図２
（ｂ）を参照して，金属５として例えば厚さ３０nmのチ
タンをコリメイトスパッタにより被着する。堆積条件
は，プラズマガスをＡｒ，スパッタ圧力を０．６７Pa，
プラズマ励起電力を２．３kWとし，このとき被着速度５
０nm／分であった。なお，コリメートスパッタ装置は通
常の半導体装置の製造に用いられる良く知られたものを
用いた。
【００３３】次いで，窒素雰囲気中で７００℃，３０秒
間の急速熱処理（Rapid Thermal Annealing)を行い，シ
リコン表出面１０ａに接触する金属５をシリサイド化し
て，図２（ｃ）を参照して，高濃度不純物領域２表面に
シリサイド層６を形成する。なお，このときゲート電極
３の上面にもシリサイド層６が形成される。次いで，未
反応の金属５をエッチングにより除去する。エッチング
は，チタンについては硝酸水溶液と過酸化水素水との混
合液をエッチャントして行うことができる。その後，再
び窒素雰囲気中で８００℃，３０秒間の急速熱処理を行
う。
間の急速熱処理（Rapid Thermal Annealing)を行い，シ
リコン表出面１０ａに接触する金属５をシリサイド化し
て，図２（ｃ）を参照して，高濃度不純物領域２表面に
シリサイド層６を形成する。なお，このときゲート電極
３の上面にもシリサイド層６が形成される。次いで，未
反応の金属５をエッチングにより除去する。エッチング
は，チタンについては硝酸水溶液と過酸化水素水との混
合液をエッチャントして行うことができる。その後，再
び窒素雰囲気中で８００℃，３０秒間の急速熱処理を行
う。
【００３４】次いで，図２（ｄ）を参照して，平坦な層
間絶縁膜１２を堆積し，図４及び図２（ｄ）を参照し
て，コンタクトホール１１をソース領域２ａ及びドレイ
ン領域２ｂ上の層間絶縁膜１２に開口する。ついで，図
２（ｄ）を参照して，コンタクトホールを埋め込む配線
材料，例えば５０nmの窒化チタン上に２００nmのタング
ステンを被着して，パターニングし，ソース領域２ａ及
びドレイン領域２ｂに接続する配線を形成する。
間絶縁膜１２を堆積し，図４及び図２（ｄ）を参照し
て，コンタクトホール１１をソース領域２ａ及びドレイ
ン領域２ｂ上の層間絶縁膜１２に開口する。ついで，図
２（ｄ）を参照して，コンタクトホールを埋め込む配線
材料，例えば５０nmの窒化チタン上に２００nmのタング
ステンを被着して，パターニングし，ソース領域２ａ及
びドレイン領域２ｂに接続する配線を形成する。
【００３５】図３は本発明の効果説明図であり，シリサ
イド層のシート抵抗について，本発明を適用した場合と
従来の方法による場合とを比較したものである。図３
（ａ）中，本発明を適用した場合をイで，従来の方法に
よる場合をロで表した。なお，横軸のゲート間距離と
は，本発明の実施例のゲート電極近傍の断面図を表した
図３（ｂ）を参照して，平行に配したゲート電極３間相
互の距離を表す。従って，そのゲート電極３間に形成さ
れるシリサイド層６の幅は，ゲート間距離より側壁の厚
さ分だけ狭い。
イド層のシート抵抗について，本発明を適用した場合と
従来の方法による場合とを比較したものである。図３
（ａ）中，本発明を適用した場合をイで，従来の方法に
よる場合をロで表した。なお，横軸のゲート間距離と
は，本発明の実施例のゲート電極近傍の断面図を表した
図３（ｂ）を参照して，平行に配したゲート電極３間相
互の距離を表す。従って，そのゲート電極３間に形成さ
れるシリサイド層６の幅は，ゲート間距離より側壁の厚
さ分だけ狭い。
【００３６】図３（ａ）を参照して，従来の場合は，イ
を参照して，ゲート間距離が０．７５μｍ以下では急に
シート抵抗が増加する。これに対して，本発明による場
合は，ロを参照して，ゲート間距離が０．５μｍ以下で
あっても，ゲート間距離が広いときの略１．５倍にしか
シート抵抗は増加しない。従って，本発明によれば，狭
いシリサイド層であっても，常に安定して低抵抗のシー
ト抵抗を実現することができる。
を参照して，ゲート間距離が０．７５μｍ以下では急に
シート抵抗が増加する。これに対して，本発明による場
合は，ロを参照して，ゲート間距離が０．５μｍ以下で
あっても，ゲート間距離が広いときの略１．５倍にしか
シート抵抗は増加しない。従って，本発明によれば，狭
いシリサイド層であっても，常に安定して低抵抗のシー
ト抵抗を実現することができる。
【００３７】
【発明の効果】上述したように本発明によれば，コリメ
ートスパッタの被着速度が速いサリサイド法を用いてシ
リサイド層を形成することで，狭いシリサイド層のシー
ト抵抗の上昇を防止することができるから，細くかつシ
ート抵抗の小さなシリサイド層を形成することができる
半導体装置の製造方法を提供することができ，半導体素
子の性能向上に寄与するところが大きい。
ートスパッタの被着速度が速いサリサイド法を用いてシ
リサイド層を形成することで，狭いシリサイド層のシー
ト抵抗の上昇を防止することができるから，細くかつシ
ート抵抗の小さなシリサイド層を形成することができる
半導体装置の製造方法を提供することができ，半導体素
子の性能向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の実施例断面工程図
【図３】 本発明の効果説明図
【図４】 従来の実施例トランジスタ平面図
【図５】 従来の実施例断面工程図
２ 高濃度不純物領域 ２ａ ソース領域 ２ｂ ドレイン領域 ３ ゲート電極（９ マスク） ４ 側壁 ５ 金属 ６，６ａ シリサイド層 ７ 分離帯 ８ 配線 ９ マスク ９ａ 開口 １０ 基板 １０ａ シリコン表出面 １１ コンタクトホール
Claims (5)
- 【請求項１】 基板上に，シリコン表出面を表出する開
口を有するマスクを形成し，次いで該基板上にコリメイ
トスパッタ法を用いて金属を被着した後，加熱して，該
シリコン表出面に該金属のシリサイド層を形成する工程
を有する半導体装置の製造方法において，該金属を，該
シリサイド層のシート抵抗が該金属の被着速度を増加す
るとき急に低下し始める臨界被着速度より速い被着速度
で被着することを特徴とする半導体装置の製造方法。 - 【請求項２】 基板上に，シリコン表出面を表出する開
口を有するマスクを形成し，次いで該基板上にコリメイ
トスパッタ法を用いて金属を被着した後，加熱して，該
シリコン表出面に該金属のシリサイド層を形成する工程
を有する半導体装置の製造方法において，該金属をチタ
ンとし，該金属の被着速度を５０nm／分以上とすること
を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて，該金属をチタンに代えてコバルトとし，該金属
の被着速度を１０nm／分以上とすることを特徴とする半
導体装置の製造方法。 - 【請求項４】 請求項１，請求項２又は請求項３記載の
半導体装置の製造方法において，該マスクの少なくとも
１の開口の幅が０．５μｍ以下であることを特徴とする
半導体装置の製造方法。 - 【請求項５】 基板上に，互いに０．５μｍ以下の間隔
をおいて設けられた複数のゲート電極と，該ゲート電極
側面に形成された絶縁性の側壁と，該ゲート電極の間に
形成され，ソース領域又はドレイン領域を構成する高濃
度不純物領域と，該高濃度不純物領域の表面に形成され
たシリサイド層とを有する半導体装置の製造方法におい
て，該シリサイド層を，該側壁を有する該ゲート電極を
該マスクとして請求項４記載の半導体装置の製造方法に
より形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16657094A JPH0831769A (ja) | 1994-07-19 | 1994-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16657094A JPH0831769A (ja) | 1994-07-19 | 1994-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831769A true JPH0831769A (ja) | 1996-02-02 |
Family
ID=15833717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16657094A Withdrawn JPH0831769A (ja) | 1994-07-19 | 1994-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047160A1 (ja) * | 2002-11-20 | 2004-06-03 | Renesas Technology Corp. | 半導体装置の製造方法 |
| US7078758B2 (en) | 2003-02-21 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having memory and logic devices with reduced resistance and leakage current |
-
1994
- 1994-07-19 JP JP16657094A patent/JPH0831769A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004047160A1 (ja) * | 2002-11-20 | 2004-06-03 | Renesas Technology Corp. | 半導体装置の製造方法 |
| US7078758B2 (en) | 2003-02-21 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having memory and logic devices with reduced resistance and leakage current |
| US7329575B2 (en) | 2003-02-21 | 2008-02-12 | Renesas Technology Corp. | Semiconductor device and semiconductor device manufacturing method |
| US7586141B2 (en) | 2003-02-21 | 2009-09-08 | Renesas Technology Corp. | High speed memory device with reduced resistance and leakage current |
| US7919799B2 (en) | 2003-02-21 | 2011-04-05 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| US8058679B2 (en) | 2003-02-21 | 2011-11-15 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| US8492813B2 (en) | 2003-02-21 | 2013-07-23 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
| US8647944B2 (en) | 2003-02-21 | 2014-02-11 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |