KR20170030425A - 반도체 장치의 제조 방법 - Google Patents

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KR20170030425A
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KR
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gate electrode
film
insulating film
silicide layer
forming
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KR1020160080703A
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타다시 야마구치
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

게이트 라스트 프로세스를 이용하여 스플릿 게이트형 MONOS 메모리를 형성하는 경우에 있어서, 메모리 셀을 구성하고, ONO막을 통해서 서로 근접하게 형성된 제어 게이트 전극 및 메모리 게이트 전극의 각각의 상면 상에 형성한 실리사이드 층이 서로 근접하는 것에 기인하는 단락의 발생 및 내압 저하를 방지한다.
게이트 라스트 프로세스에 있어서, 층간 절연막(IL1)을 연마함으로써 층간 절연막(IL1)에서 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 각각의 상면을 노출할 때, 그들의 게이트 전극의 상면을 덮는 실리사이드 층(S2)을 형성한다. 그 후, 실리사이드 층(S2) 상에 퇴적한 금속막과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 반응시켜서, 각 게이트 전극 상에 실리사이드 층(S2)보다도 두꺼운 실리사이드 층을 형성한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 예를 들면, 실리사이드 층을 갖는 반도체 장치의 제조에 이용할 수 있다.
미세화가 가능한 차세대의 개인 컴퓨터의 로직부에 형성하는 트랜지스터로서, 메탈 게이트 전극 및 고유전율막(高誘電率膜)(high-k막)을 포함하는 트랜지스터가 알려져 있다. 이러한 트랜지스터의 형성 방법에는, 기판상에 더미 게이트 전극을 형성한 후, 그 더미 게이트 전극을 메탈 게이트 전극으로 치환하는, 소위 게이트 라스트 프로세스(gate last process)가 알려져 있다.
또한, 전기적으로 쓰기·소거가 가능한 비휘발성 반도체 기억 장치로서, MISFET의 게이트 전극의 아래에 산화막으로 둘러싸인 도전성의 부유 게이트 전극 또는 트랩성 절연막을 가진 메모리 셀들이 널리 사용되고 있다. 트랩성 절연막을 이용한 비휘발성 반도체 기억 장치로는, MONOS(Metal Oxide Nitride Oxide Semiconductor)형의 스플릿 게이트(split gate) 형 셀이 있다.
게이트 라스트 프로세스에서는, 각종 MISFET의 소스-드레인 영역 상에 실리사이드 층을 형성한 후에, 소자를 층간 절연막으로 덮고, 그 후, 층간 절연막의 상면을 연마하여 게이트 전극의 상면을 노출시킨다. 따라서, 메모리 셀을 구성하는 게이트 전극으로서 반도체막으로 구성된 게이트 전극 상에 실리사이드 층을 형성하는 경우에는, 그 연마 공정 후에 실리사이드 층을 형성하는 공정을 다시 할 필요가 있다.
이 경우, 상기 연마 공정 후, 메모리 셀을 구성하는 게이트 전극의 상면 상에 실리사이드 층을 형성할 때에는, 예를 들면 스퍼터링법에 의해 게이트 전극의 상면 상에 금속막을 퇴적한 후, 게이트 전극을 구성하는 실리콘과 금속막을 반응시켜 실리사이드 층을 형성한다.
특허문헌 1(일본 특개 2014-154790호 공보)에는, 메모리 셀과, 로직부의 MISFET을 혼재할 경우에 있어서, MISFET의 소스-드레인 영역 상의 실리사이드 층을 형성하고, 이어서 게이트 라스트 프로세스에 의해 MISFET의 메탈 게이트 전극을 형성한 후에, 메모리 셀의 게이트 전극 상에 실리사이드 층을 형성하는 것이 기재되어 있다.
[특허문헌 1] 일본 특개 2014-154790호 공보
실리사이드 층을 형성하기 위해서, 스퍼터링법에 의해 게이트 전극 상에 금속막을 퇴적하려고 하면, 스퍼터링 공정에서 금속 분자가 게이트 전극의 상면에 충돌하여, 게이트 전극을 구성하는 실리콘이 게이트 전극의 주위로 비산하는 경우가 있다. 또한, 그 금속막을 퇴적한 후, 게이트 전극의 상면의 실리콘이 그 금속막 내로 확산하는 경우가 있다.
이러한 경우에 있어서 실리사이드화를 수행하면, 메모리 셀을 구성하고, 랩성 절연막을 통해서 서로 접근하고 있는 제어 게이트 전극 및 메모리 게이트 전극의 각각의 상면에 형성된 실리사이드 층이 접근 또는 접촉 형성되어, 메모리 셀에서의 단락 또는 압력 저하의 문제가 발생한다.
그 외의 과제와 신규의 특징은 본 명세서의 기재 및 첨부 도면에 의해서 명확하게 드러난다.
본 출원에서 개시된 실시 형태 중에서, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
일 실시 형태인 반도체 장치의 제조 방법은, MONOS 메모리와, 게이트 라스트 프로세스에 의해 형성되는 MISFET을 혼재할 경우에 있어서, 층간 절연막을 연마함으로써 층간 절연막으로부터 제어 게이트 전극 및 메모리 게이트 전극의 각각의 상면을 노출할 때, 그들 게이트 전극의 상면을 덮는 제1 실리사이드 층을 형성한 후, 그 실리사이드 층 상에 퇴적한 금속막과 제어 게이트 전극 및 메모리 게이트 전극을 반응시켜서, 각 게이트 전극 상에 제1 실리사이드 층보다도 두꺼운 제2 실리사이드 층을 형성하는 것이다.
일 실시 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다. 특히, 제어 게이트 전극 및 메모리 게이트 전극 간의 단락 및 압력 저하를 막을 수 있다.
도 1은 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다.
도 2는 도 1에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 3은 도 2에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 4는 도 3에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 5는 도 4에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 6은 도 5에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 7은 도 6에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 8은 도 7에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 9는 도 8에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 10은 도 9에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 11은 도 10에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 13은 실시 형태 1인 반도체 장치의 제조 공정에서 사용하는 스퍼터링 장치의 단면도이다.
도 14는 도 12에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 15는 도 14에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 16은 도 15에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 17은 도 16에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 18은 도 17에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 19는 도 18에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 20은 도 19에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 21은 도 20에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 22는 도 21에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 23은 도 22에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 24는 도 23에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 25는 도 24에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 26은 도 25에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 27은 도 26에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 28은 「쓰기」, 「소거」 및 「읽기」시의 선택 메모리 셀의 각 부위에의 전압 인가 조건의 일 예를 나타내는 표이다.
도 29는 실시 형태 1의 반도체 장치의 변형예 1에서 이용하는 스퍼터링 장치의 단면도이다.
도 30은 실시 형태 1의 반도체 장치의 변형예 2에서 이용하는 스퍼터링 장치의 단면도이다.
도 31은 실시 형태 2인 반도체 장치의 제조 공정 중의 단면도이다.
도 32는 도 31에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 33은 도 32에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 34는 도 33에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 35는 실시 형태 2의 변형예인 반도체 장치의 제조 공정 중의 단면도이다.
도 36은 도 35에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 37은 도 36에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 38은 도 37에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 39는 도 38에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 40은 실시 형태 3인 반도체 장치의 제조 공정 중의 단면도이다.
도 41은 도 40에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 42는 도 41에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 43은 도 42에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 44는 실시 형태 3의 변형예인 반도체 장치의 제조 공정 중의 단면도이다.
도 45는 도 44에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 46은 도 45에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 47은 도 46에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 48은 도 47에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 49는 변형예인 반도체 장치의 제조 공정 중의 단면도이다.
도 50은 변형예인 반도체 장치의 제조 공정 중의 단면도이다.
도 51은 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다.
이하, 실시 형태를 도면에 근거하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전 도면에 있어서, 동일한 기능을 가진 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 아래의 실시의 형태에서는, 특별히 필요한 때 이외에는 동일 또는 같은 부분을 원칙적으로 반복하지 않는다.
또한, 부호 「-」 및 「+」는, 도전형이 n형 또는 p형의 불순물의 상대적인 농도를 나타내고 있으며, 예를 들면, n형 불순물의 경우는 「-」, 「+」의 순으로 불순물 농도가 높아진다.
본 실시 형태 및 이하의 실시 형태의 반도체 장치는, 비휘발성 메모리(비휘발성 기억 소자, 플래시 메모리, 비휘발성 반도체 기억 장치)를 구비한 반도체 장치이다. 본 실시 형태에서는, 비휘발성 메모리는, n채널형 MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)을 기본으로 한 메모리 셀에 의거하여 설명한다.
또한, 본 실시 형태 및 이하의 실시 형태에서의 극성(쓰기·소거· 읽기시의 인가 전압의 극성과 캐리어의 극성)은, n채널형 MISFET을 기본으로 한 메모리 셀의 경우의 동작을 설명하기 위한 것이며, p채널형 MISFET을 기본으로 한 경우는, 인가 전위나 캐리어의 도전형 등의 모든 극성을 반전시킴으로써, 원리적으로는 같은 동작을 얻을 수 있다. 또한, 본 출원에서는, 금속막과 반도체막이 반응하여 형성된 실리사이드 층과 반도체 막을 구별해서 설명한다. 즉, 본 출원에서 말하는 실리사이드는, 금속과 실리콘의 화합물이며, 반도체가 아니다.
또한, 본 출원에서 말하는 높이란, 반도체 기판의 주면에 대해서 수직한 방향에서의 반도체 기판의 주면으로부터의 거리를 말한다.
(실시 형태 1)
<반도체 장치의 제조 방법에 대해서>
본 실시 형태의 반도체 장치의 제조 방법을 도 1 ~ 도 24를 참조하여 설명한다.
도 1 ~ 도 12, 도 14 ~ 도 24는, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다, 도 13은, 본 실시 형태의 반도체 장치의 제조 공정에서 사용하는 스퍼터링 장치의 단면도이다. 도 1 ~ 도 12, 도 14 ~ 도 24에서는, 각 도면의 좌측에 메모리 셀 영역(1A)을 나타내고, 우측에 주변 회로 영역(1B)을 나타내고 있다. 메모리 셀 영역(1A)에는 비휘발성 메모리의 메모리 셀이, 주변 회로 영역(1B)에는 MISFET가, 각각 형성되는 모습을 나타낸다.
여기에서는, 메모리 셀 영역(1A)에 n채널형의 MISFET(제어 트랜지스터 및 메모리 트랜지스터)로 구성된 메모리 셀을 형성하는 경우에 대해서 설명하지만, 도전형을 역으로 하여 p채널형 MISFET(제어 트랜지스터 및 메모리 트랜지스터)로 구성된 메모리 셀을 메모리 셀 영역(1A)으로 형성할 수도 있다. 마찬가지로, 여기에서는, 주변 회로 영역(1B)에 n채널형 MISFET을 형성하는 경우에 대해서 설명하지만, 도전형을 역으로 하여 p채널형 MISFET를 주변 회로 영역(1B)으로 형성할 수도 있다.
또한, 주변 회로 영역(1B)에, n채널형 MISFET과 p채널형 MISFET의 양측, 즉 CMISFET를 형성할 수도 있다. 또한, 본 실시 형태에서는, 주변 회로 영역(1B)에 비교적 저 내압의 MISFET을 형성하는 것에 대해서 설명하지만, 주변 회로 영역(1B)에는, 그 저 내압의 MISFET에 비해서 게이트 길이 또는 게이트 절연막의 두께 등에 차이가 있는, 고 내압의 MISFET도 형성된다.
반도체 장치를 제조하는 공정에 대해서는 우선, 도 1에 나타내듯이, 예를 들면, 1~10Ωcm 정도의 비저항을 갖는 p형 단결정 실리콘(Si) 등으로 구성된 반도체 기판(반도체 웨이퍼)(SB)을 준비한다. 그리고, 반도체 기판(SB)의 주면에, 활성 영역을 규정하는 복수의 소자 분리 영역(ST)을 형성한다.
소자 분리 영역(ST)은, 산화 실리콘 등의 절연체이고, 예를 들면, STI법 또는 LOCOS법 등으로 형성할 수 있다. 여기에서는, STI법에 의한 소자 분리 영역을 형성하는 것에 대해서 설명한다.
즉, 반도체 기판(SB) 상에 차례로 산화 실리콘 막 및 질화 실리콘 막을 순서대로 적층한 후, 포토리소그래피 기술 및 드라이 에칭 법을 이용하여 질화 실리콘 막 및 산화 실리콘 막을 에칭하고, 반도체 기판(SB)의 상면에 홈을 더 형성한다. 그 홈은 복수 형성된다.
이어서, 그들 홈 내에, 예를 들면 산화 실리콘으로 구성된 절연막을 매립한 후, 연마 공정 등에 의해, 반도체 기판(SB) 상의 각 절연막을 제거함으로써, 복수의 소자 분리 영역(ST)을 형성한다. 소자 분리 영역(ST)은, 예를 들면 메모리 셀 영역(1A)과 주변 회로 영역(1B) 사이와, 주변 회로 영역(1B) 내에 형성하는 MISFET끼리의 사이에 형성되어 있다.
다음으로, 도시는 생략하지만, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 반도체 기판(SB)의 주면에 p형 웰을 형성한다. p형웰은, 예를 들면 붕소(B) 등의 p형의 불순물을 반도체 기판(SB)에 이온 주입하는 것 등에 의해서 형성될 수 있다. 또한, 메모리 셀, 고 내압의 MISFET 또는 저 내압의 MISFET 등의 각각의 형성 영역에서 형성하는 p형 웰은, 같은 이온 주입 공정에서 형성할 수도 있지만, 각 소자의 특성의 최적화를 위해서, 각각의 영역에서, 다른 이온 주입 공정으로 형성할 수도 있다.
이어서, 반도체 기판(SB)의 주면에, 게이트 절연막용 절연막(IF1)을 형성한다. 즉, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 반도체 기판(SB)의 상면 상에 절연막(IF1)을 형성한다. 절연막(IF1)으로서는, 예를 들면, 산화 실리콘막을 이용할 수 있다. 메모리 셀 영역(1A) 및 주변 회로 영역(1B)의 각각의 절연막(IF1)은, 각각의 공정에서 형성함으로써 서로 다른 막 두께로 형성해도 된다.
그 후, 절연막(IF1)의 상면을 덮도록 예를 들면, CVD(Chemical Vapor Deposition)법을 이용하여, 반도체 기판(SB) 상에 다결정 실리콘막으로 구성된 실리콘막(PS1)을 형성한다. 성막 시에는 실리콘막(PS1)을 비결정질 실리콘막으로 형성하고 나서, 그 후의 열 처리로, 비결정질 실리콘막으로 구성된 실리콘막(PS1)을, 다결정 실리콘막으로 구성된 실리콘막(PS1)으로 바꿀 수 있다. 또한, 실리콘막(PS1)은, 성막 시에 불순물을 도입하거나, 또는 성막 후에 불순물을 이온 주입함으로써, 저 저항의 반도체막(돕트 폴리시리콘막)으로 할 수 있다. 실리콘막(PS1)에 도입하는 n형 불순물로서는, 예를 들면, 인(P)을 적절하게 사용할 수 있다.
그 후, 실리콘막(PS1) 상에, 예를 들면, CVD법을 이용하여 절연막(IF2)을 형성한다. 절연막(IF2)은, 예를 들면, 질화 실리콘(SiN)으로 이루어지는 캡 절연막이다. 절연막(IF2)의 막 두께는, 예를 들면, 20~50nm 정도로 할 수 있다.
다음에, 도 2에 나타낸 바와 같이, 메모리 셀 영역(1A)의 절연막(IF2), 실리콘막(PS1) 및 절연막(IF1)으로 이루어지는 적층막을, 포토리소그래피 기술 및 에칭 기술로 패터닝한다. 이에 의해, 메모리 셀 영역(1A)에서는, 절연막(IF1)으로 구성된 게이트 절연막(GI)이 형성된다. 또한, 이 에칭 공정에 의해, 메모리 셀 영역(1A)의 실리콘막(PS1)으로 구성되는 제어 게이트 전극(CG)이 형성된다. 제어 게이트 전극(CG)은, 후공정에서 실리사이드화 됨으로써 제어 게이트 전극이 되는 패턴이다. 제어 게이트 전극(CG)은, 평면에서 보아(平面視) 소정 방향으로 연재하는 패턴이다. 그 소정 방향, 즉 게이트 폭 방향은, 도 2의 깊이 방향이다.
상기 패터닝 공정은, 예를 들면, 다음과 같이 해서 할 수 있다. 즉, 메모리 셀 영역(1A)의 절연막(IF2), 실리콘막(PS1) 및 절연막(IF1)을, 포토리소그래피 기술 및 드라이 에칭법을 이용하여 가공한다. 이에 의해, 제어 게이트 전극(CG) 및 게이트 절연막(GI)을 형성한다. 또한, 최초에 메모리 셀 영역(1A)의 절연막(IF2)을 포토리소그래피 기술 및 드라이 에칭법을 이용하여 가공하고, 그 후에 절연막(IF2)을 마스크로 하여, 실리콘막(PS1) 및 절연막(IF1)을 가공할 수도 있다.
다음으로, 도 3에 나타낸 바와 같이, 포토리소그래피 기술 및 웨트 에칭법을 이용하여, 주변 회로 영역(1B)의 절연막(IF2)을 제거한다. 이에 의해, 주변 회로 영역(1B)의 실리콘막(PS1)의 상면이 노출한다. 이때, 메모리 셀 영역(1A)의 절연막(IF2)은 제거하지 않는다.
그 후, 반도체 기판(SB)의 주면 전면 상에, 메모리 트랜지스터의 게이트 절연막용의 ONO(oxide-nitride-oxide)막(ON)을 형성한다. ONO막(ON)은, 메모리 셀 영역(1A)의 반도체 기판(SB)의 상면과, 게이트 절연막(GI, IF2) 및 제어 게이트 전극(CG)으로 구성된 적층막의 측벽 및 상면을 덮고, 주변 회로 영역(1B)의 절연막(IF1) 및 실리콘막(PS1)을 포함한 적층막의 측벽 및 상면을 덮고 있다.
ONO막(ON)은, 내부에 전하 축적부를 갖는 절연막이다. 구체적으로는, ONO막(ON)은, 반도체 기판(SB) 상에 형성된 산화 실리콘막(OX1)과, 산화 실리콘막(OX1) 상에 형성된 질화 실리콘막(NT)과, 질화 실리콘 막(NT) 상에 형성된 산화 실리콘 막(OX2)의 적층막으로 이루어진다.
산화 실리콘막(OX1, OX2)은, 예를 들면, 산화 처리(열산화 처리) 또는 CVD법 또는 그 조합에 의해 형성할 수 있다. 이때의 산화 처리에는, ISSG(In-Situ Steam Generation) 산화를 이용하는 것도 가능하다. 질화 실리콘막(NT)은, 예를 들면, CVD법으로 형성할 수 있다.
본 실시 형태에서는, 메모리 셀을 구성하고, 트랩 준위를 갖는 절연막(전하 축적층)으로서, 질화 실리콘막(NT)을 형성하고 있다. 전하 축적층으로 이용되는 막은, 신뢰성 면 등에서 질화 실리콘막이 적합하지만, 질화 실리콘막으로 한정되는 것은 아니며, 예를 들면, 산화 알루미늄막(알루미나), 산화 하프늄막 또는 산화 탄탈막 등, 질화 실리콘막보다도 높은 유전율(誘電率)을 갖는 고유전율막(고유전율 절연막)을 전하 축적층 또는 전하 축적부로 사용할 수도 있다.
산화 실리콘막(OX1)의 두께는, 예를 들면, 2~10nm 정도로 할 수 있고, 질화 실리콘막(NT)의 두께는, 예를 들면, 5~15nm 정도로 할 수 있으며, 산화 실리콘막(OX2)의 두께는, 예를 들면, 2~10nm 정도로 할 수 있다.
이어서, ONO막(ON)의 표면을 덮도록 반도체 기판(SB)의 주면 전면 상에 예를 들면, CVD법을 이용해서 다 결정 실리콘막(PS2)을 형성한다. 이에 의해, 메모리 셀 영역(1A)에서 노출한 ONO막(ON)의 측벽 및 상면은, 실리콘막(PS2)으로 덮여진다. 즉, 제어 게이트 전극(CG)의 측벽에는, ONO막(ON)을 통해서 실리콘막(PS2)이 형성된다.
실리콘막(PS2)의 막 두께는, 예를 들면, 40nm이다. 성막 시에는 실리콘막(PS2)을 비결정질 실리콘막으로 형성하고 나서, 그 후의 열 처리로써 비결정질 실리콘막으로 구성된 실리콘막(PS2)을 다결정 실리콘막으로 구성된 실리콘막(PS2)으로 바꿀 수 있다. 실리콘막(PS2)은, 예를 들면, p형의 불순물{예를 들면, 붕소(B)}을 비교적 높은 농도로 도입한 막이다. 실리콘막(PS2)은, 후술하는 메모리 게이트 전극(MG)을 형성하기 위한 막이다.
여기서 말하는 막 두께는, 특정 막의 경우, 그 막의 기지 표면에 대해서 수직인 방향에서 그 막의 두께를 말한다. 예를 들면, ONO막(ON)의 상면 등과 같이, 반도체 기판(SB)의 주면을 따른 면 상에, 그 면을 따라서 실리콘막(PS2)이 형성된 경우, 실리콘막(PS2)의 막 두께는, 반도체 기판(SB)의 주면에 대해서 수직한 방향에서의 실리콘막(PS2)의 두께를 말한다. 또한, ONO막(ON)의 측벽과 같이 반도체 기판(SB)의 주면에 대해서 수직한 벽에 접하여 형성되는 부분의 실리콘막(PS2)의 경우, 그 측벽에 대해서 수직한 방향에서의 실리콘막(PS2)의 두께를 말한다.
또한, 도 3에는 산화 실리콘막(OX1), 질화 실리콘막(NT) 및 질화 실리콘막(NT)의 3층 적층 구조로 이루어진 ONO막(ON)을 나타내고 있지만, 아래의 설명에서 사용하는 단면도에는, 도면을 알기 쉽게 하기 위해 ONO막(ON)의 적층 구조의 도시를 생략한다. 즉, ONO막(ON)은 적층 구조를 갖지만, 아래의 설명에서 사용하는 도면에서는 ONO막(ON)을 구성하는 막 끼리의 경계의 도시를 생략하고, ONO막(ON)을 1개의 막으로 나타낸다.
다음으로, 도 4에 나타낸 바와 같이, 이방성 에칭 기술에 의해, 실리콘막(PS2)을 에칭백(에칭, 드라이 에칭, 이방성 에칭)하는 것으로, ONO막(ON)의 상면을 노출시킨다. 그 에칭 공정에서는, 실리콘 막(PS2)을 이방성 에칭(에칭백)함으로써, 게이트 절연막(GI, IF2) 및 제어 게이트 전극(CG)으로 구성된 적층막의 양쪽의 측벽 상에, ONO막(ON)을 통해서, 실리콘막(PS2)을 사이드 월 형상으로 잔존시킨다.
이에 의해, 메모리 셀 영역(1A)에서, 상기 적층막의 측벽 중에서, 어느 한쪽의 측벽에 ONO막(ON)을 통해서 사이드 월 형상으로 잔존한 실리콘막(PS2)으로 구성된 메모리 게이트 전극(MG)이 형성된다. 또한, 상기 에칭백에 의해, 주변 회로 영역(1B)의 ONO막(ON)의 상면이 노출된다.
이어서, 포토리소그래피 기술을 이용하여, 제어 게이트 전극(CG)의 한쪽의 측벽에 인접하는 메모리 게이트 전극(MG)을 덮고, 또한, 제어 게이트 전극(CG)의 다른 한쪽의 측벽에 인접하는 실리콘막(PS2)을 노출하는 레지스트막(도시하지 않음)을 반도체 기판(SB) 상에 형성한다. 그 후, 그 레지스트막을 에칭 마스크로 에칭함으로써, 제어 게이트 전극(CG)을 끼우고 메모리 게이트 전극(MG)의 반대 측에 형성된 실리콘막(PS2)을 제거한다. 그 후, 그 레지스트막을 제거한다. 이 에칭 공정에서, 메모리 게이트 전극(MG)은, 레지스트막으로 덮여져 있으므로, 에칭되지 않고 잔존한다.
이어서, ONO막(ON) 중에서, 메모리 게이트 전극(MG)으로 덮이지 않고 노출하는 부분을 에칭(예를 들면, 웨트 에칭)에 의해서 제거한다. 이때, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)의 직하에 ONO막(ON)은 제거되지 않고 남는다. 마찬가지로, 게이트 절연막(GI, IF2) 및 제어 게이트 전극(CG)을 포함하는 적층막과 메모리 게이트 전극(MG)과의 사이에 위치한 ONO막(ON)은, 제거되지 않고 남는다. 다른 영역의 ONO막(ON)은 제거되기 때문에, 메모리 셀 영역(1A)의 반도체 기판(SB)의 상면이 노출되고, 또한, 상기 적층막의 상면이 노출되고, 또한 주변 회로 영역(1B)의 실리콘막(PS1)의 상면이 노출된다. 또한, 제어 게이트 전극(CG)의 측벽이며, 메모리 게이트 전극(MG)과 인접하지 않는 쪽의 측벽이 노출한다.
이렇게 해서, 제어 게이트 전극(CG)과 인접하도록, 반도체 기판(SB) 상에, 내부에 전하 축적부를 갖는 ONO막(ON)을 통해서 메모리 게이트 전극(MG)이 형성된다.
다음으로, 도 5에 나타낸 바와 같이, 반도체 기판(SB)의 주면 전면 상에, 예를 들면, CVD법을 이용하여 절연막(IF3)을 형성한다. 절연막(IF3)은, 예를 들면 질화 실리콘막으로 구성된다. 이에 의해, 주변 회로 영역(1B)의 실리콘막(PS1)은, 절연막(IF3)으로 덮인다. 또한, 메모리 셀 영역(1A)의 게이트 절연막(GI), 제어 게이트 전극(CG) 및 절연막(IF2)으로 이루어진 적층막과, 그 적층막의 측벽에 인접하는 ONO막(ON) 및 메모리 게이트 전극(MG)과 메모리 셀 영역(1A)의 반도체 기판(SB)의 주면은, 절연막(IF3)으로 덮여진다. 또한, 도시하고 있지 않지만, 절연막(IF3)을 형성하기 전에, 반도체 기판(SB)의 주면 전면 상에, 예를 들면, CVD법을 이용하여 산화 실리콘막을 퇴적해도 된다.
이어서, 포토리소그래피 기술을 이용하여, 메모리 셀 영역(1A)의 절연막(IF3)을 덮는 레지스트막(PR1)을 형성한다. 또한, 실리콘막(PS1)의 상면 및 측벽의 각각에 접하는 절연막(IF3)은 레지스트막(PR1)으로부터 노출하고 있다.
다음으로, 도 6에 나타낸 바와 같이, 레지스트막(PR1)으로부터 노출하는 절연막(IF3)을 웨트 에칭법으로 제거한 후, 레지스트막(PR1)을 제거한다. 이에 의해, 주변 회로 영역(1B)의 절연막(IF3)은 제거되고, 실리콘막(PS1) 및 절연막(IF1)이 노출한다.
그 후, 주변 회로 영역(1B)의 실리콘막(PS1) 및 절연막(IF1)을 예를 들면, 웨트 에칭법을 이용하여 제거한다. 이때에, 메모리 셀 영역(1A)의 게이트 절연막(GI), 제어 게이트 전극(CG) 및 절연막(IF2)으로 이루어진 적층막과 그 적층막의 측벽에 인접하는 ONO막(ON) 및 메모리 게이트 전극(MG)은, 절연막(IF3)으로 덮여져 있으므로, 제거되지 않는다.
다음으로, 도 7에 나타낸 바와 같이, 반도체 기판(SB)의 주면 전면 상에, 절연막(IF4), HK, 금속막(TN), 실리콘막(PS3) 및 절연막(IF5)을 차례로 형성한다. 이에 의해, 메모리 셀 영역(1A)의 게이트 절연막(GI), 제어 게이트 전극(CG) 및 절연막(IF2)으로 이루어진 적층막과 그 적층막의 측벽에 인접하는 ONO막(ON) 및 메모리 게이트 전극(MG)은, 절연막(IF3, IF4), HK, 금속막(TN), 실리콘막(PS3) 및 절연막(IF5)으로 덮여진다.
절연막(IF4)은, 예를 들면, 산화 실리콘막으로 구성되며, 열산화법 등의 산화법을 이용하여 형성할 수 있다. 절연막(HK)은, 게이트 절연막 용의 절연막이다. 구체적으로는, 절연막(HK)은, 나중에 주변 회로 영역(1B)에 형성하는 MISFET의 게이트 절연막을 구성하는 막이다. 절연막(HK)은, 산화 실리콘 및 질화 실리콘의 어느 쪽보다도 유전율(비유전율)이 높은 절연 재료막, 소위 high-k막(고유전율막)이다.
절연막(HK)으로서는, 산화 하프늄막, 산화 지르코늄막, 산화 알루미늄막, 산화 탄탈막 또는 산화 란탄막 등의 금속 산화물막을 이용할 수 있으며, 또한, 이들 금속 산화물막은, 질소(N) 및 규소(Si)의 일방 또는 쌍방을 더 함유할 수도 있다. 절연막(HK)은, 예를 들면, ALD(Atomic layer Deposition:원자층 퇴적)법 등으로 형성할 수 있다. 절연막(HK)의 막 두께는, 예를 들면, 1.5nm이다. 게이트 절연막에 고유전율막{여기에서는 절연막(HK)}을 이용했을 경우에는, 산화 실리콘막을 이용한 경우와 비교하여, 게이트 절연막의 물리적 막 두께를 증가시킬 수 있으므로, 리크 전류(leak cvurrent)를 저감할 수 있다는 이점을 얻을 수 있다.
금속막(TN)은, 예를 들면, 질화 티탄막으로 구성되며, 예를 들면, 스퍼터링 법으로 형성할 수 있다. 실리콘막(PS3)은 폴리실리콘막으로 구성되며, 예를 들면, CVD법으로 형성할 수 있다. 실리콘막(PS3)의 막 두께는, 예를 들면, 40nm이다. 성막 시에는 실리콘막(PS3)을 비결정질 실리콘막으로 형성하고, 그 후의 열 처리로, 비결정질 실리콘막으로 구성된 실리콘막(PS3)을, 다결정 실리콘막으로 구성된 실리콘막(PS3)으로 바꿀 수도 있다. 실리콘막(PS3)은, 예를 들면 p형의 불순물{예를 들면, 붕소(B)}을 비교적 높은 농도로 도입된 막이다. 실리콘막(PS3)은 후술하는 더미 게이트 전극(DG)을 형성하기 위한 막이다. 절연막(IF5)은, 예를 들면, 질화 실리콘으로 구성된 캡 절연막으로, 예를 들면, CVD법으로 형성할 수 있다.
다음으로, 도 8에 나타낸 바와 같이, 포토리소그래피 기술에 의해 패터닝된 레지스트막(PR2)을 형성한다. 레지스트막(PR2)은, 메모리 셀 영역(1A)과 주변 회로 영역(1B)과의 경계 근방의 반도체 기판(SB)과 소자 분리 영역(ST)을 노출하는 레지스트막이다. 그 후 레지스트막(PR2)을 마스크로 하여 에칭함으로써 절연막(IF5), 실리콘막(PS3), 금속막(TN), 절연막(HK) 및 절연막(IF4)을 제거한다. 이에 의해, 메모리 셀 영역(1A)의 실리콘막(PS3)과 주변 회로 영역(1B)의 실리콘막(PS3)은 서로 분리된다.
다음으로, 도 9에 나타낸 바와 같이, 레지스트막(PR2)을 제거한 후, 반도체 기판(SB)의 주면 전면 상에, 예를 들면, CVD법을 이용하여 절연막(IF6)을 형성한다. 절연막(IF6)은, 예를 들면, 산화 실리콘막으로 이루어진 캡 절연막이다. 그 후, 포토리소그래피 기술 및 에칭법을 이용하여, 메모리 셀 영역(1A)의 절연막(IF6)을 제거한다. 이에 의해, 메모리 셀 영역(1A)은 절연막(IF6)에서 노출하고, 주변 회로 영역(1B)의 절연막(IF4), HK, 금속막(TN), 실리콘막(PS3) 및 절연막(IF5)은, 절연막(IF6)으로 덮인 상태가 된다.
다음으로, 도 10에 나타낸 바와 같이, 인산을 이용하여 메모리 셀 영역(1A)의 절연막(IF5) 및 실리콘막(PS3)을 제거한 후, 금속막(TN), 절연막(HK 및 IF3)을 제거한다. 이때에, 주변 회로 영역(1B)의 반도체 기판(SB) 상의 구조체는 레지스트막으로 덮여져 있으므로 제거되지 않는다. 이에 의해, 메모리 셀 영역(1A)의 게이트 절연막(GI), 제어 게이트 전극(CG) 및 절연막(IF2)으로 이루어진 적층막과, 이 적층막의 측벽에 인접하는 ONO막(ON) 및 메모리 게이트 전극(MG)과, 반도체 기판(SB)의 주면이 노출된다. 그 후, 주변 회로 영역(1B)의 절연막(IF6)을 제거한다.
다음으로, 도 11에 나타낸 바와 같이, 주변 회로 영역(1B)의 절연막(IF5), 실리콘막(PS3), 금속막(TN), 절연막(HK 및 IF4)을 포토리소그래피 기술 및 에칭 기술을 이용하여 패터닝한다. 이에 의해, 주변 회로를 구성하는 MISFET을 형성하는 영역에 실리콘막(PS3)으로 구성된 더미 게이트 전극(DG)과, 절연막(HK 및 IF4)으로 구성된 게이트 절연막을 형성한다. 여기에서는, 우선, 절연막(IF5)을 포토리소그래피 기술 및 에칭법을 이용하여 패터닝한 후, 메모리 셀 영역(1A)을 레지스트막으로 덮은 상태에서, 절연막(IF5)을 마스크로 해서 에칭함으로써, 실리콘막(PS3), 금속막(TN), 절연막(HK 및 IF4)을 패터닝한다.
다음으로, 도 12에 나타낸 바와 같이, 복수의 익스텐션 영역(n-형 반도체 영역, 불순물 확산 영역)(EX)을 이온 주입법 등을 이용하여 형성한다. 즉, 예를 들면, 비소(As) 또는 인(P) 등의 n형의 불순물을, 게이트 절연막(GI), 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DG) 및 ONO막(ON) 등을 마스크로 이용하여 반도체 기판(SB)에 이온 주입법으로 도입함으로써, 복수의 익스텐션 영역(EX)을 형성한다. 익스텐션 영역(EX)의 형성 전에, 게이트 절연막(GI), 제어 게이트 전극(CG), 절연막(IF2), ONO막(ON) 및 메모리 게이트 전극(MG)을 포함하는 구조체의 측벽과, 더미 게이트 전극(DG)의 측벽을 각각 덮는 오프셋 스페이서를, 예를 들면, 질화 실리콘막, 산화 실리콘막, 또는 이들의 적층막 등으로 형성해도 좋다.
메모리 셀 영역(1A)과 주변 회로 영역(1B)의 각각의 익스텐션 영역(EX)은, 같은 이온 주입 공정으로서 형성할 수 있지만, 다른 이온 주입 공정으로 형성할 수도 있다. 또한, 도시는 생략하고 있지만, 익스텐션 영역(EX)의 형성 공정의 전 또는 후에, 예를 들면, 주변 회로 영역(1B)의 반도체 기판(SB)의 주면에 절연막(IF5), 더미 게이트 전극(DG)을, 마스크로서 p형의 불순물{예를 들면, 붕소(B)}을 주입함으로써, 할로우 영역(hollow area)을 형성해도 좋다. 할로우 영역은, 익스텐션 영역(EX)보다도 더미 게이트 전극(DG)의 중심 바로 아래의 반도체 기판(SB)의 주면, 즉, 후공정에서 주변 회로 영역(1B)에 형성되는 MISFET채널 영역에 가까운 곳에 형성된다. 할로우 영역을 형성함으로써, 그 MISFET의 단 채널 특성을 개선시킬 수 있다.
이어서, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 상기 구조체의 양쪽의 측벽을 덮는 사이드 월(SW)을 형성한다. 또한, 같은 공정에 의해, 주변 회로 영역(1B)에서, 게이트 절연막(GI), 절연막(HK), 금속막(TN), 더미 게이트 전극(DG) 및 절연막(IF5)으로 이루어진 적층막의 양쪽의 측벽을 덮는 사이드 월(SW)을 형성한다.
사이드 월(SW)은, CVD법 등을 이용하여 반도체 기판(SB) 상에 예를 들면 산화 실리콘막 및 질화 실리콘막을 순으로 형성한 후, 이방성 에칭에 의해 이 산화 실리콘막 및 그 질화 실리콘막을 일부 제거하고, 반도체 기판(SB)의 상면 및 절연막(IF2, IF5)의 상면을 노출시킴으로써, 자기 정합적으로 형성할 수 있다. 즉, 사이드 월(SW)은, 적층막으로 형성할 수도 있지만, 도면에서는 그 적층막을 구성하는 막끼리의 계면을 나타내고 있지 않다.
이어서, 확산 영역(n+형 반도체 영역, 불순물 확산 영역)(DF)를, 이온 주입법 등을 이용하여 메모리 셀 영역(1A) 및 주변 회로 영역(1B)에 형성한다. 즉, n형 불순물{예를 들면, 비소(As) 또는 링(P)}을, 게이트 절연막(GI), 제어 게이트 전극(CG), 절연막(IF2), ONO막(ON), 메모리 게이트 전극(MG), 더미 게이트 전극(DG) 및 사이드 월(SW)을 마스크(이온 주입 저지 마스크)로서 이용하여 반도체 기판(SB)에 이온 주입법으로 도입함으로써, 확산 영역(DF)을 형성할 수 있다. 확산 영역(DF)은, 익스텐션 영역(EX)보다도 불순물 농도가 높고, 또한, 접합 깊이가 깊다.
이에 의해, 익스텐션 영역(EX)과, 익스텐션 영역(EX)보다도 불순물 농도가 높은 확산 영역(DF)으로 되어 있고, LDD(Lightly Doped Drain)구조를 갖는 소스-드레인 영역이 형성된다.
메모리 셀 영역(1A)에서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 구조체의 가로의 반도체 기판(SB)의 상면에 형성된 익스텐션 영역(EX) 및 확산 영역(DF)은, 후에 형성하는 메모리 셀 영역(1A)의 제어 트랜지스터 및 메모리 트랜지스터의 소스-드레인 영역을 구성한다. 또한, 주변 회로 영역(1B)에서, 더미 게이트 전극(DG)의 가로의 반도체 기판(SB)의 상면에 형성된 익스텐션 영역(EX) 및 확산 영역(DF)은, 후에 형성하는 주변 회로 영역(1B)의 MISFET의 소스-드레인 영역을 구성한다. 메모리 셀 영역(1A)과 주변 회로 영역(1B)의 각각의 확산 영역(DF)은, 같은 이온 주입 공정으로 형성할 수 있지만, 다른 이온 주입 공정으로 형성할 수도 있다.
이어서, 소스 및 드레인용의 반도체 영역{익스텐션 영역(EX)및 확산 영역(DF)} 등에 도입된 불순물을 활성화하기 위한 열 처리인 활성화 어닐링을 실시한다.
다음에, 도 13 ~ 도 15를 이용하여 설명하는, 소위 살리사이드(Salicide: Self Aligned Silicide) 프로세스를 실시함으로써, 실리사이드 층을 형성한다. 구체적으로는, 다음과 같이 하여 실리사이드 층을 형성할 수 있다.
즉, 전(前)처리로서, 반도체 기판(SB)의 주면에 대해서 케미컬 드라이 에칭을 함으로써, 반도체 기판(SB) 상의 여분의 산화 실리콘막 등을 제거하여, 반도체의 표면을 노출시킨다. 이어서, 확산 영역(DF)의 상면 상(上) 및 메모리 게이트 전극(MG)의 상면 상을 포함하는 반도체 기판(SB)의 주면 전면 상에, 실리사이드 층 형성용 금속막(MF1)(도 14 참조)을 형성(퇴적)한다. 금속막(MF1)의 막 두께는 예를 들면, 20~25nm이다.
금속막(MF1)은, 예를 들면, 니켈(Ni)과 백금(Pt)과의 합금막으로 구성되며, 스퍼터링법을 사용하고 형성할 수 있다. 그 스퍼터링법(노말 스퍼터링법)을 이용하여 금속막(MF1)을 형성할 때는, 도 13에 나타내는 스퍼터링 장치를 이용한다.
도 13에 나타낸 바와 같이, 노말 스퍼터링 법에 의한 성막 공정에서 사용하는 스퍼터링 장치는, 챔버(CHMS)를 갖고 있다. 챔버(CHMS)에는, 챔버(CHMS) 내의 가스를 배출하고, 챔버(CHMS) 내를 진공 상태로 하기 위한 펌프(PM)가 접속되고 있다. 즉, 챔버(CHMS)는 그 내부를 진공 상태로 할 수 있는 진공 챔버이다. 또한, 챔버(CHMS)에는, 챔버(CHMS) 내에 아르곤 가스(Ar)를 공급하기 위한 아르곤 가스 공급원(ARS)이 접속되어 있다. 챔버(CHMS) 및 펌프(PM) 사이, 챔버(CHMS) 및 아르곤 가스 공급원(ARS) 사이에는, 배관의 개폐를 하는 밸브(VA1 및 VA2)가 각각 설치되어 있다.
챔버(CHMS)는, 저부 및 측벽을 갖는 용기(CHA)를 포함하고, 용기(CHA) 상에는, 환상의 어댑터(A4)가 마련되고 있다. 어댑터(A4) 상에는, 환상의 어댑터(A4)의 상부의 개구부에 뚜껑을 덮도록 예를 들면, 니켈 백금(NiPt)으로 구성된 타겟(TG)이 배치되고 있다. 챔버(CHMS)의 내부는, 용기(CHA), 어댑터(A4) 및 타겟(TG)에 의해 밀폐되어 있으므로, 밸브(VA1)가 열린 상태에서 펌프(PM)에 의해 챔버(CHMS) 내의 기체를 배출함으로써, 챔버(CHMS) 내를 진공 상태로 할 수 있다.
타겟(TG)을 구성하는 금속 중에서, 95%는 니켈(Ni)이며, 다른 5%는 백금(Pt)이다.
또한, 어댑터(A4) 및 타겟(TG) 사이에는, 환상의 O링(OR4)이 배치되어 있으며, 챔버(CHMS) 밖의 기체가 챔버(CHMS) 내로 흡입되는 것을 막고 있다. 어댑터(A4)는, 예를 들면, Al(알루미늄)으로 구성되며, O링(OR4)은, 예를 들면, Cu(구리)로 구성된다.
챔버(CHMS) 내부의 중앙에는, 웨이퍼 스테이지(ST1)가 배치되고, 웨이퍼 스테이지(ST1) 상에는 한 장의 반도체 웨이퍼(WF)가 배치되고 있다. 반도체 웨이퍼(WF)는 도 12에 나타내는 반도체 기판(SB)에 상당하는 성막 대상이다. 웨이퍼 스테이지(ST1)는, 그 아래의 샤프트(SH1)에 의해 지지되고 있다. 웨이퍼 스테이지(ST1)에는, 그 상면으로부터 하면을 관통하는 구멍부가 있으며, 그 구멍부 바로 아래에는, 상하 방향으로 움직일 수 있는 핀(PN)이 배치되어 있다.
핀(PN)은, 다이(ST2)의 상면에 고정되어 있으며, 다이(ST2)는 그 아래의 샤프트(SH2)에 의해 지지되어 있다. 핀(PN)은, 반도체 웨이퍼(WF)를 이송할 때에, 다이(ST2)와 함께 상방으로 움직여 웨이퍼 스테이지(ST1)의 상면보다도 위에 돌출하고, 반도체 웨이퍼(WF)를 들어올리는 역할을 하고 있다. 샤프트(SH1)는, 그 주위를 주름 상자 모양의 커버(CV1)로 덮여 있으며, 마찬가지로, 샤프트(SH2)는 커버(CV2)로 덮여 있다. 또한, 도면에서는, 웨이퍼 스테이지(ST1)에 개구된 구멍부로서, 핀(PN)이 반도체 웨이퍼(WF)를 들어올리기 위하여 통과하는 구멍부를 나타내고 있지 않는다.
상기의 챔버(CHMS)의 구조는, 도 30을 이용하여 후술하는 롱 슬로우 스퍼터링 법을 이용한 스퍼터링 공정에서 사용하는 챔버의 구조와 거의 같지만, 반도체 웨이퍼(WF)와 타겟(TG)사이의 거리는, 도 13에 나타내는 챔버(CHMS)의 편이 짧다. 도 13에 나타내는 반도체 웨이퍼(WF)와 타겟(TG) 사이의 거리는 예를 들면, 수 cm이며, 10cm 미만이다.
스퍼터링 공정에서는, 아르곤 가스 공급원(ARS)에서 공급된 아르곤 가스(Ar)를 이온화하고, 타겟(TG)으로 넣어 공급한다. 이에 의해, 타겟(TG)을 구성하는 원자가 스퍼터되어 스퍼터된 타겟 재를 타겟(TG)에 대향하여 배치된 반도체 웨이퍼(WF)의 상면 상에 퇴적시킨다. 또한, 여기에서는 스퍼터링 장치 내에 공급하는 가스를 아르곤 가스로 했지만, 아르곤(Ar) 외에 Xe(크세논) 등을 사용해도 된다.
구체적으로는, 우선 펌프(PM)를 이용하여 고 진공 상태로 만든 챔버(CHMS) 내에 아르곤 가스 공급원(ARS)에서 아르곤 가스(Ar)를 도입한다. 다음으로, 타겟(TG) 및 반도체 웨이퍼(WF) 사이에 가해진 고 전계에 의한 글로 방전을 이용하여 아르곤 가스를 아르곤 이온(Ar+)으로 이온화한다.
여기에서는, 타겟(TG) 상에 설치한 자석(MGN)에 의해 자계를 발생시키고, 또한, 타겟(TG)에 직류 전원을 인가한다. 이로써, Ar(아르곤)의 이온을 타겟(TG)의 저면에 충돌시킴으로써, 던져진 이차 전자를 로렌츠의 힘(Lorentz force)으로 붙잡아 사이클로트론 운동에 의해 불활성 가스의 이온화를 촉진한다. 이와 같이, 마이너스 이온 및 이차 전자를 자석(MGN)의 자계에서 붙잡음으로써 타겟(TG) 및 반도체 웨이퍼(WF)의 온도 상승을 억제하고, 붙잡은 전자로써 가스의 이온화를 촉진하고, 성막 속도를 높이는 방법인 마그네트론 스퍼터링 법을 이용한다.
상기 고전계를 발생하기 위하여 타겟(TG)에 상기 직류 전압을 인가할 때는, 예를 들면, 10 ~ 20kW의 전력으로 상기 직류 전압 인가한다.
상기 고전계에 의해 아르곤 이온을 가속시켜 타겟(TG)을 타격하고, 그 반발력으로 뛰어나가는 타겟재 원자의 일부는 반도체 웨이퍼(WF)의 주면에 부착한다. 이에 의해, 반도체 웨이퍼(WF)의 주면에 부착한 부착물의 막, 즉, 스퍼터막을 성막한다. 여기서 스퍼터막은, 스퍼터법으로 형성된 막이다. 구체적으로는, 타겟(TG)을 스퍼터하여 부딪쳐 나온 성분이 피착되어 형성된 막이다.
상기 스퍼터링 공정에 의해, 타겟(TG)에서 부딪쳐 나온 성분을 반도체 웨이퍼(WF)의 상면에 부착시켜, 도 14에 나타내는 금속막(MF1)을 형성한다.
또한, 웨이퍼 스테이지(ST1)의 가로 방향에는, 평면에서 보아 원형의 형상을 갖는 웨이퍼 스테이지(ST1)의 주위를 둘러싸는, 환상의 실드(SD5, SD6, SD7 및 SD8)가 배치된다. 실드(SD8)는, 웨이퍼 스테이지(ST1)의 측벽에 인접하여 배치되고 있으며, 그 외측에 실드(SD7)가 배치된다. 실드(SD5 및 SD6)는, 실드(SD7 및 SD8)보다 상측, 즉, 타겟(TG) 방향으로 연재하고 있으며, 실드 중, 실드(SD5)는 타겟(TG)의 저면에 가장 가까운 영역에까지 연재하고 있다.
이와 같이, 타겟(TG) 및 웨이퍼 스테이지(ST1) 사이의 영역 주위는 실드(SD5 ~ SD8)로 둘러싸여 있다. 이 때문에 챔버(CHMS)를 이용하여 스퍼터링 공정을 수행하고, 타겟(TG)으로부터 타겟재를 부딪쳐 나온 반도체 웨이퍼(WF)의 표면에 스퍼터막을 형성할 때, 반도체 웨이퍼(WF)의 표면 이외에 타겟재가 비산한다고 해도, 용기(CHA)의 표면 등에 타겟재가 부착되는 것을 막을 수 있다. 또한, 실드(SD5)는 어댑터(A4)에 의해 지지되어 있다.
도 14에 나타내는 금속막(MF1)은, 니켈을 포함한 합금막이며, 그 합금막 내에서 니켈에 대해서 첨가하는 재료는, 백금으로 한정하지 않고, 알루미늄(Al) 또는 탄소(C) 등이어도 된다. 다만, 백금은 알루미늄 또는 탄소 등에 비해서 내열성이 높기 때문에, 그 합금막에 적합하게 사용할 수 있다.
다음으로, 도 15에 나타낸 바와 같이, 반도체 기판(SB)에 대해서, 열 처리를 함으로써, 확산 영역(DF) 및 메모리 게이트 전극(MG)의 각 표층 부분을, 금속막(MF1)과 반응시킨다. 이 반응, 즉, 실리사이드화에 의해, 확산 영역(DF) 및 메모리 게이트 전극(MG)의 각각의 상부에, 실리사이드 층(S1)이 형성된다. 또한, 상기 열 처리를 해도 미반응이었던 금속막(MF1)을, 웨트 에칭 등을 통해 제거한다.
이 열 처리에서는, 카본 히터로 반도체 기판에 대해서 가열하는 열 처리 장치를 이용한다. 여기에서 그 열 처리는, 2번의 열 처리 공정을 포함하고 있다. 즉, 첫번째 열 처리에서는, 예를 들면, 260℃에서 30 ~ 120초 가열함으로써, NiSi의 미결정 및 Ni2Si를 포함한 실리사이드 층(S1)을 형성한다. 그 후, 상기와 같이 미반응의 금속막(MF1)을 웨트 에칭 등을 통하여 제거한 후, 다시 두번째 열 처리에서, 600℃에서 5 ~ 30초 가열함으로써, 실리사이드 층(S1) 내의 NiSi결정을 성장시킨다. 이와 같이, 2번에 나누어 열 처리를 함으로써, 실리사이드 층(S1)이 이상(異常) 성장하고 반도체 기판(SB) 내에서 연신되는 것을 막을 수 있다. 이에 의해 형성된 실리사이드 층(S1)은, 예를 들면, 니켈 백금(NiPt) 실리사이드로 이루어진다.
또한, 제어 게이트 전극(CG)의 상면은, 캡막인 절연막(IF2)으로 덮여져 있으므로, 제어 게이트 전극(CG)의 상부에 실리사이드 층(S1)은 형성되지 않는다. 마찬가지로, 주변 회로 영역(1B)의 더미 게이트 전극(DG)의 상부도 캡막인 절연막(IF5)으로 덮여져 있으므로, 더미 게이트 전극(DG)의 상부에 실리사이드 층(S1)은 형성되지 않는다. 또한, 사이드 월 형상의 메모리 게이트 전극(MG)의 상부는 노출하고 있기 때문에, 그 노출부에는 실리사이드 층(S1)이 형성된다. 다만, 이 실리사이드 층(S1)은, 후공정에서 이루어지는 CMP(Chemical Mechanical Polishing)법에 따른 연마 공정에 의해 제거된다.
다음으로, 도 16에 나타낸 바와 같이, 반도체 기판(SB)의 주면 상에, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 더미 게이트 전극(DG) 및 사이드월(SW)을 덮도록 절연막(라이너 절연막)(IF7) 및 층간 절연막(IL1)을 차례로 형성한다. 절연막(IF7)은, 예를 들면, 질화 실리콘막으로 구성되며, 예를 들면, CVD법으로 형성할 수 있다. 절연막(IF7)은, 후공정에서 컨택트 홀을 형성할 때에 에칭 스토퍼막으로서 사용할 수 있다. 층간 절연막(IL1)은, 예를 들면, 산화 실리콘막의 단체(單體) 막으로 구성되며, 예를 들면, CVD법 등을 이용해서 형성될 수 있다. 여기에서는, 예를 들면, 제어 게이트 전극(CG)의 막 두께보다 두꺼운 막 두께로 층간 절연막 (IL1)을 형성한다.
다음으로, 도 17에 나타낸 바와 같이, 층간 절연막(IL1)의 상면을, CMP법을 이용하여 연마한다. 이 CMP법은, 암모니아수 등의 알칼리성 수용액(알칼리성 용제)을 포함하는 연마용 슬러리를 이용하여 실시하는 것이다.
이에 의하여, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트 전극(DG)의 각각의 상면을, 층간 절연막(IL1) 및 절연막(IF7)에서 노출시킨다. 즉, 이 연마 공정에서는, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트 전극(DG)의 각각의 상면이 층간 절연막(IL1) 및 절연막(IF7)에서 노출할 때까지, 층간 절연막(IL1) 및 절연막(IF7)을 연마한다. 이에 의해, 절연막(IF2, IF5)은 제거되고, 사이드 월(SW) 및 ONO막(ON)의 각각의 상부도 일부 제거된다. 또한, 메모리 게이트 전극(MG) 상의 실리사이드 층(S1)은, 이 공정에 의해, 메모리 게이트 전극(MG)의 상부의 일부와 함께 제거된다.
이에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 형상이 가공됨으로써, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG), ONO막(ON), 메모리 게이트 전극(MG) 및 소스-드레인 영역을 포함하는, 스플릿 게이트형의 MONOS 메모리의 메모리 셀(MC)이 형성된다. MONOS형의 비휘발성 기억 소자인 메모리 셀(MC)은, 제어 트랜지스터 및 메모리 트랜지스터로 구성되고 있다.
즉, 메모리 셀 영역(1A)에서, 제어 게이트 전극(CG)과, 제어 게이트 전극(CG)의 옆의 반도체 기판(SB)의 상면에 형성된 한 쌍의 소스-드레인 영역은, 제어 트랜지스터를 구성하고 있다. 또한, 메모리 셀 영역(1A)에서, 메모리 게이트 전극(MG)과, 메모리 게이트 전극(MG)의 옆의 반도체 기판(SB)의 상면에 형성된 한 쌍의 소스-드레인 영역은, 메모리 트랜지스터를 구성하고 있다. 또한, 메모리 게이트 전극(MG) 아래의 ONO막(ON)은, 메모리 트랜지스터의 게이트 절연막을 구성하고 있다. 이와 같이, 제어 트랜지스터 및 메모리 트랜지스터는 한 쌍의 소스-드레인 영역을 공유하고 있다.
또한, 제어 트랜지스터는, 메모리 셀 선택용 트랜지스터이므로, 선택 트랜지스터로 간주할 수도 있다. 이 때문에, 제어 게이트 전극(CG)은, 선택 게이트 전극으로 볼 수도 있다. 메모리 트랜지스터는, 기억용 트랜지스터이다.
여기에서, 이 CMP공정에서는, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각 상의 실리사이드 층(S1)을 연마한다. 이 CMP공정에서는, 산성 용액을 포함하지 않는 슬러리로서, 암모니아수(NH4OH) 등의 알칼리성 수용액(알칼리성 용제)을 포함한 슬러리를 이용하고 있다. 이 때문에, 실리사이드 층(S1)을 구성하는 니켈(Ni) 및 백금(Pt)은 슬러리 중의 용액에 녹지 않고 슬러리 혼합된다. 그 후, 슬러리 중의 니켈(Ni) 및 백금(Pt)은, CMP 공정의 연마에 의해 발생한 70℃ 미만의 열에 의해, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트 전극(DG)의 각각의 상면의 실리콘과 반응한다. 이 반응에 의해, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트 전극(DG)의 각각의 상면 상에는 실리사이드 층(S2)이 형성된다.
즉, 이 CMP공정의 직후, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트 전극(DG)의 각각의 상면은, 실리사이드 층(S2)으로 덮여져 있다. 실리사이드 층(S2)의 막 두께는 비교적 작은 실리사이드 층(S1)의 막 두께보다 작다. 또한, 실리사이드 층(S2)이 형성될 때는, 각 게이트 전극의 상면으로부터 하층을 향해 금속과 실리콘의 반응이 이루어지기 때문에, 실리사이드 층(S2)의 상면의 높이는, ONO막(ON) 및 층간 절연막(IL1)의 각각의 상면 높이와 거의 같다.
다음으로, 도 18에 나타낸 바와 같이, 층간 절연막(IL1) 상에, 예를 들면, CVD법을 이용하여 절연막(IF8)을 형성한 후, 포토리소그래피 기술 및 에칭법을 이용하여, 주변 회로 영역(1B)의 절연막(IF8)을 제거한다. 이로써, 절연막(IF8)은 메모리 셀 영역(1A)에 남는다. 즉, 절연막(IF8)은 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면을 덮고 있고, 더미 게이트 전극(DG)의 상면을 노출하고 있다. 절연막(IF8)은, 예를 들면, 산화 실리콘막으로 이루어진다.
이어서, 절연막(IF8)에서 노출하고 있는 주변 회로 영역(1B)의 더미 게이트 전극(DG)의 상면을 에칭 백하는 것으로 후퇴시킨다. 이처럼 더미 게이트 전극(DG)의 상부의 일부를 제거함으로써, 더미 게이트 전극(DG)의 상면 상에 형성된 실리사이드 층(S2)을 포함하는 막을 제거할 수 있으므로, 도 19를 이용하여 후슬하는 에칭 공정에서, 더미 게이트 전극(DG)을 쉽게 제거할 수 있다.
다음으로, 도 19에 나타낸 바와 같이, 층간 절연막(IL1), 예를 들면, CVD법을 이용하여 절연막(IF9)을 형성한 후, 포토리소그래피 기술 및 에칭법을 이용하여 절연막(IF9)을 가공한다. 이에 의해, 절연막(IF9)은 메모리 셀 영역(1A)을 덮고, 또한, 주변 회로 영역(1B)의 층간 절연막(IL1)을 덮는 상태가 된다. 즉, 절연막(IF9)은 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면을 덮고 있으며, 더미 게이트 전극(DG)의 상면을 노출하고 있다. 절연막(IF9)은 예를 들면, 산화 실리콘막으로 이루어진다.
또한, 여기에서는 도시를 생략하고 있지만, 절연막(IF8)(도 18 참조)은, 제거되지 않고 절연막(IF9)과 층간 절연막(IL1) 사이에 남아 있어도 된다. 또한, 절연막(IF8)을 암모니아 과산화수소(APM) 또는 황산 과산화수소(SPM) 등을 이용하여 제거하였다고 해도, 이들 용제에 대해서 실리사이드 층(S2)은 제거되지 않는다. 그러므로, 절연막(IF8)을 제거하여도 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은, 실리사이드 층(S2)으로 덮여진 채로 있다.
그 후, 더미 게이트 전극(DG)을 웨트 에칭법에 의해 제거한다. 여기에서는 절연막(IF9)을 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 보호하는 마스크로서 이용하고, 예를 들면, 알칼리 수용액에 의해 웨트 에칭을 함으로써 더미 게이트 전극(DG)을 제거한다. 이 알칼리 수용액으로서는, 예를 들면, 암모니아수(NH4OH)를 이용한다. 더미 게이트 전극(DG)이 제거됨으로써 게이트 절연막을 구성하는 절연막(IF4 및 HK) 상에 홈(오목부, 홈부)이 형성된다. 주변 회로 영역(1B)의 절연막(HK) 상의 홈은, 더미 게이트 전극(DG)이 제거된 영역이며, 그 홈의 양쪽 측벽은 사이드 월(SW)로 구성되어 있다.
다음으로, 도 20에 나타낸 바와 같이, 반도체 기판(SB) 상에, 즉, 상기의 홈의 내면(저면 및 측벽) 위(上)를 포함하는 층간 절연막(IL1) 상에 상기 홈을 완전히 매립하도록, 게이트 전극용의 도전막으로서 금속막(MGF)을 형성한다. 또한, 금속막(MGF)은, 예를 들면, 2개 이상의 금속막을 적층한 구조를 가지는 것을 생각할 수 있으나, 도면에서는 그 2개 이상의 금속막의 경계의 도시를 생략하고, 1개의 막으로서 금속막(MGF)을 나타낸다.
금속막(MGF)의 형성 과정에서, 상기의 홈의 내측은 완전히 채워진 상태가 된다. 또한, 금속막(MGF)은 층간 절연막(IL1) 상에도 형성된다. 금속막(MGF)으로서는, 예를 들면, 질화 티탄(TiN)막, 질화 탄탈(TaN)막, 질화 텅스텐(WN)막, 탄화 티탄(TiC)막, 탄화 탄탈(TaC)막, 탄화 텅스텐(WC)막, 질화 탄화 탄탈(TaCN)막, 티탄(Ti)막, 탄탈(Ta)막, 티탄 알루미늄(TiAl)막 또는 알루미늄(Al)막 등을 이용할 수 있다. 또한, 여기서 말하는 금속막이란, 금속 전도를 나타내는 도전막을 말하며, 단체(單體)의 금속막(순 금속막) 또는 합금막뿐만 아니라, 금속 전도를 나타내는 금속 화합물막도 포함한다.
여기에서는, 금속막(MGF)은, 예를 들면, 질화 티탄(TiN)막과, 그 질화 티탄막 상의 알루미늄(Al)막의 적층막으로 형성할 수 있다. 이때에, 질화 티탄막보다도 알루미늄막을 두껍게 하는 것이 바람직하다. 알루미늄막은, 저 저항이므로, 후에 형성하는 게이트 전극(G1)의 저 저항화를 도모할 수 있다.
이 알루미늄 막은, PVD(Physical Vapor Deposition)법, 즉 스퍼터링법을 사용하고 형성한다. 여기에서는, 도 13을 이용하여 설명한 장치를 사용하여, 알루미늄으로 이루어지는 타겟(TG)을 이용한다. 이 알루미늄막을 높은 성막 속도로 형성하기 위하여, 여기에서는 타겟(TG)에 공급하는 전력을 높게 설정한다. 이 전력은, 10kW 이상이다. 또한, 본 출원에서 말하는 스퍼터링법에 의한 성막은, 모두 예를 들면, PVD법에 의한 성막이다.
다음으로, 도 21에 나타낸 바와 같이, 상기 홈의 각각의 외부의 불필요한 금속막(MGF) 및 절연막(IF9) 등을 CMP법 등에 의하여 연마하고 제거함으로써, 상기 홈 내에 매립된 금속막(MGF)을 남긴다. 이로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 금속막(MGF) 및 절연막(IF9)에서 노출시킨다. 절연막(IF8)(도 18 참조)이 남아 있는 경우에는, 절연막(IF8)도 제거한다.
주변 회로 영역(1B)의 절연막(IF4) 상의 홈 내에 매립된 금속막(MGF)에 의해, 게이트 전극(G1)이 형성된다. 이로써, 주변 회로 영역(1B)에서, MISFETQ1이 형성된다. MISFETQ1은, 게이트 전극(G1)과 그 옆의 소스-드레인 영역을 가진다. MISFETQ1은, 예를 들면, 메모리 셀(MC)의 주변 회로를 구성하는 전계 효과 트랜지스터이다.
게이트 전극(G1)의 바로 아래의 절연막(HK) 및 절연막(IF4)은, MISFETQ1게이트 절연막을 구성하고 있다. 게이트 전극(G1)은 메탈 게이트 전극이다. 본 실시 형태에서는, 더미 게이트 전극(DG)(도 18 참조)을 제거하고 게이트 전극(G1)으로 치환한다. 이 때문에, 더미 게이트 전극(DG)은, 의사적인 게이트 전극이며, 치환용 게이트 전극으로 간주할 수 있다.
이와 같이, 본 실시 형태에서는, 반도체 기판(SB) 상의 더미 게이트 전극(DG)을 형성하고, 반도체 기판(SB) 내에 소스-드레인 영역을 형성한 후, 그 더미 게이트 전극을 메탈 게이트 전극으로 치환하는 방법, 즉, 게이트 라스트 프로세스를 이용하여, MISFETQ1을 형성하고 있다. 또한, 본 실시 형태에서는, 게이트 전극(G1)을 메탈 게이트 전극으로 하고 있으므로, 트랜지스터 소자의 소형화(게이트 절연막의 박막화)를 가능하게 하고 있다.
이 연마 공정에서는, 실리사이드 층(S2)을 완전히 제거하지 않는다. 따라서 이 연마 공정을 한 후에도, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S2)으로 덮여진 상태이다.
다음으로, 도 22 및 도 23을 이용하여 설명하는 바와 같이, 실리사이드 프로세스를 실시함으로써, 폴리실리콘막으로 구성된 각 전극 상에 실리사이드 층을 형성한다. 구체적으로는, 다음과 같이 하여 실리사이드 층을 형성할 수 있다.
즉, 도 22에 나타낸 바와 같이, 주변 회로 영역(1B)을 덮는 절연막(IF10)의 패턴을, 예를 들면, CVD법. 포토리소그래피 기술 및 에칭법을 이용하여 형성한다. 절연막(IF10)은, 메모리 셀 영역(1A)의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면을 덮지 않고, 게이트 전극(G1)을 덮는 절연막으로, 예를 들면, 산화 실리콘막 등으로 이루어진다.
절연막(IF10)의 패턴을 형성할 때는, 예를 들면, CVD법에 의해 층간 절연막(IL1) 상에 절연막(IF10)을 형성한 후, 레지스트 패턴으로 구성된 마스크(도시하지 않음)를 이용해서 드라이 에칭법을 이용한 에칭을 하고, 이어서, 불산(HF)을 이용한 웨트 에칭을 하는 것으로, 절연막(IF10)을 가공한다. 이에 의해, 메모리 셀 영역(1A)의 층간 절연막(IL1), ONO막(ON), 실리사이드 층(S2), 사이드 월(SW) 등의 각각의 상면이 노출된다. 즉, 상기 에칭 공정에서는 실리사이드 층(S2)은 완전히 제거되지 않고, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S2)으로 덮여진 채로 있다.
이어서, 전처리로서, 반도체 기판(SB)의 주면에 대해서 케미컬 드라이 에칭을 실시함으로써, 제어 게이트 전극(CG) 상 및 메모리 게이트 전극(MG) 상의 여분의 산화 실리콘막 등을 제거한다. 다만, 여기에서는 실리사이드 층(S2)을 완전히 제거하지 않는다. 그러므로, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S2)으로 덮여진 채로 있다. 이어서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면 상을 포함하는 반도체 기판(SB)의 주면 전면(全面) 상에, 실리사이드 층 형성용 금속막(MF2)을 형성(퇴적)한다. 금속막(MF2)의 막 두께는 예를 들면, 20 ~ 25nm이다.
금속막(MF2)은, 예를 들면, 니켈(Ni)과 백금(Pt)과의 합금막으로 구성되며, 스퍼터링법을 이용하여 형성할 수 있다. 여기에서 형성하는 금속막(MF2)은 니켈을 포함하는 합금막이며, 그 합금막 내에서 니켈에 대해서 첨가하는 재료는, 백금에 한정하지 않고, 알루미늄(Al) 또는 탄소(C) 등이어도 된다. 다만, 백금은 알루미늄 또는 탄소 등에 비해서 내열성이 높기 때문에, 그 합금막에 적절하게 사용할 수 있다. 금속막(MF2)의 5%는 백금(Pt)으로 구성되어 있다.
금속막(MF2)은, 금속막(MF1)(도 14 참조)과 마찬가지로, 도 13에 나타내는 스퍼터링 장치를 이용하여, 노말 스퍼터링법으로 형성할 수 있다. 다만, 금속막(MF1)의 형성 공정과 달리, 금속막(MF2)을 형성할 때 실시하는 스퍼터링 공정에서 도 13에 나타내는 타겟(TG)에 인가하는 전력은, 1kW 이상 10kW 미만이다. 여기에서는, 예를 들면, 1 ~ 5kW의 전력으로 스퍼터링 장치를 구동하여 금속막(MF2)을 퇴적한다.
이와 같이, 금속막(MF1)을 형성할 때 실시하는 스퍼터링과 비교하여, 작은 에너지로 스퍼터링을 함으로써, 스퍼터링에 의해 실리사이드 층(S2)이 파괴되는 것을 방지할 수 있다. 이에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면이 실리사이드 층(S2)에서 노출되는 것을 막을 수 있다. 따라서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 각각의 상면에는 실리사이드 층(S2)을 통해서 금속막(MF2)이 형성된다.
다음으로, 도 23에 나타낸 바와 같이, 반도체 기판(SB)에 대해서 열 처리를 함으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각 표층 부분을, 금속막(MF2)과 반응시킨다. 금속막(MF2) 내의 니켈(Ni) 등의 금속은, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상측에 실리사이드 층(S2)이 형성되어 있어도, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각과 반응한다.
이러한 실리사이드화에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상부에, 실리사이드 층(S3)이 형성된다. 또한, 상기 열 처리를 해도 미반응이었던 금속막(MF2)은, 웨트 에칭 등을 통해 제거한다. 이때에, 금속막으로 구성된 게이트 전극(G1)은, 절연막(IF10)에 의해 보호되고 있으므로, 제거되지 않는다. 또한, 도면에서는 실리사이드 층(S2)을 실리사이드 층(S3)과 일체화시켜 도시하고 있다.
이 실리사이드화 공정에 의해 형성된 실리사이드 층(S3)의 막 두께는, 실리사이드 층(S2)의 막 두께보다도 크다. 다시 말하면, 도 17을 이용하여 설명한 연마 공정에서 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 형성되는 실리사이드 층(S2)의 막 두께는, 도 23을 이용하여 설명한 실리사이드화 공정에서 형성되는 실리사이드 층(S3)보다 작다.
이 열 처리에서는, 카본 히터에 의해 반도체 기판에 대해서 가열하는 열 처리 장치를 이용한다. 여기에서, 그 열 처리는, 두 번의 열 처리 공정을 포함하고 있다. 즉, 첫 번째 열 처리에서는, 예를 들면, 260℃에서 30 ~ 120초 가열함으로써 NiSi의 미결정 및 Ni2Si를 포함하는 실리사이드 층(S3)을 형성한다. 그 후, 상기와 같이, 미 반응의 금속막(MF2)을 웨트 에칭 등에 의해 제거한 후, 다시 두 번째 열 처리에서, 400℃에서 10 ~ 120초 가열함으로써, 실리사이드 층(S3) 내의 NiSi결정을 성장시킨다. 이에 의해 형성된 실리사이드 층(S3)은, 예를 들면, 니켈 백금(NiPt) 실리사이드가 된다.
다음으로, 도 24에 나타낸 바와 같이, 층간 절연막 및 복수의 콘택트 플러그를 형성한다. 여기에서는 우선, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)을 포함하는 반도체 기판(SB)의 상면 전체를 덮는 층간 절연막(IL2)을, 예를 들면, CVD법을 이용하여 형성한다. 층간 절연막(IL2)은, 예를 들면, 산화 실리콘막으로 구성되며, 제어 게이트 전극(CG), 메모리 게이트 전극(MG), 게이트 전극(G1) 및 층간 절연막(IL1) 각각의 상면을 덮고 있다.
이어서, 포토리소그래피 기술을 이용하여 층간 절연막(IL2) 상에 형성한 레지스트막(도시하지 않음)을 에칭 마스크로 하여, 층간 절연막(IL2, IL1), 절연막(IF10 및 IF7)을 드라이 에칭한다. 이로써, 층간 절연막(IL2)을 관통하는 콘택트 홀(개구부, 관통 구멍)과, 층간 절연막(IL1, IL2) 및 절연막(IF7)을 관통하는 콘택트 홀을, 각각 복수 형성한다. 또한, 주변 회로 영역(1B)의 컨택트 홀은, 절연막(IF10)을 관통하고 있다.
각 콘택트 홀의 저부에는, 반도체 기판(SB)의 주면의 일부, 예를 들면, 확산 영역(DF)의 표면상의 실리사이드 층(S1)의 일부, 제어 게이트 전극(CG)의 표면상의 실리사이드 층(S3)의 일부, 메모리 게이트 전극(MG)의 표면상의 실리사이드 층(S3)의 일부, 또는 게이트 전극(G1)의 일부 등이 노출되어 있다. 또한, 각 게이트 전극 상의 컨택트 홀은, 도 24에 나타내지 않은 영역에 형성되어 있다.
이어서, 각 콘택트 홀 내에, 접속용 도전체로, 텅스텐(W) 등으로 구성된 도전성의 컨택트 플러그(CP)를 형성한다. 콘택트 플러그(CP)를 형성하는 데는, 예를 들면, 콘택트 홀의 내부를 포함하는 층간 절연막(IL2) 상에, 베리어(장벽) 도체막(예를 들면, 티탄막, 질화 티탄막, 또는 그들의 적층막)을 형성한다. 그리고, 이 베리어 도체막 상에 텅스텐막 등으로 구성된 주 도체막을, 각 콘택트 홀 내를 완전히 메우도록 형성하면서, 콘택트 홀의 외부의 불필요한 주 도체막 및 베리어 도체막을 CMP법 또는 에칭백법 등에 의해서 제거함으로써, 콘택트 플러그(CP)를 형성할 수 있다. 또한, 도면의 간략화를 위해, 도 24에는, 콘택트 플러그(CP)를 구성하는 베리어 도체막 및 주 도체막(텅스텐 막)을 일체화하여 나타내고 있다.
콘택트 홀에 매립된 콘택트 플러그(CP)는, 확산 영역(DF), 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 또는 게이트 전극(G1)의 각각의 상부에 접속되도록 형성된다. 즉, 메모리 셀(MC) 및 MISFETQ1의 각각의 확산 영역(DF)의 상면에는, 실리사이드 층(S1)을 통해서 콘택트 플러그(CP)가 접속되어 있다. 또한, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에는 실리사이드 층(S3)을 통해서 콘택트 플러그(CP)가 접속되어 있다.
실리사이드 층(S1, S2)을 마련하는 목적의 하나는, 콘택트 플러그(CP)와 반도체로 이루어지는 확산 영역(DF), 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 사이의 접촉 저항을 저감하는 데 있다. 그러므로, 메탈 게이트 전극인 게이트 전극(G1)과 접촉 플러그(CP) 사이에는 실리사이드 층을 두고 있지 않다.
다음으로, 도 25에 나타낸 바와 같이, 층간 절연막(IL2) 상에, 예를 들면, CVD법을 이용하여 층간 절연막(IL3)을 형성(퇴적)한다. 층간 절연막(IL3)은, 예를 들면, 산화 실리콘막으로 이루어진다. 이어서 포토리소그래피 기술 및 드라이 에칭 법을 이용하여, 층간 절연막(IL3)을 가공한다. 이에 의해, 층간 절연막(IL3)을 개구하고, 각 콘택트 플러그(CP)의 상면을 노출하는 복수의 홈(배선 홈)을 형성한다.
다음으로, 도 26에 나타낸 바와 같이, 스퍼터링법을 이용하여, 층간 절연막(IL2, IL3) 및 접속 플러그(CP) 상에, 베리어 도체막(BM), 시드(seed)막(SD)을 차례로 형성한다. 이와 같이, 베리어 도체막(BM) 및 시드막(SD)을 형성하더라도, 층간 절연막(IL3)에 개구된 복수의 홈의 각각은, 완전하게는 매립되지 않는다. 베리어 도체막(BM)은, 예를 들면, 탄탈(Ta) 또는 질화 탄탈(TaN) 등으로 구성되며, 시드막(SD)은, 동(Cu)으로 이루어진다.
베리어 도체막(BM) 및 시드막(SD)은, 도 13을 이용하여 설명한 스퍼터링 장치를 이용하여 퇴적한다. 베리어 도체막(BM)을 형성할 때에는, 탄탈(Ta)로 이루어지는 타겟(TG)(도 13 참조)을 이용한다. 또한, 챔버(CHMS)(도 13 참조) 내에 아르곤 가스(Ar)와 함께 질소 가스(N2)를 공급하여 스퍼터링을 하면, 질화 탄탈(TaN)을 포함하는 베리어 도체막(BM)을 형성할 수 있다. 시드막(SD)을 형성할 때에는, 동(Cu)으로 이루어지는 타겟(TG)(도 13 참조)을 이용한다.
베리어 도체막(BM) 및 시드막(SD)을 형성할 때, 도 13에 나타내는 타겟(TG)에 공급하는 직류 전원의 전력은, 예를 들면, 30kW이다. 즉, 실리사이드 층(S1 및 S3)을 형성할 때에 타겟(TG)에 공급하는 전력보다도 큰 에너지로 스퍼터링을 한다.
이어서, 도금법을 이용하여, 시드막(SD) 상에 막 두께가 큰 주 도체막(MF)을 형성한다. 주 도체막(MF)은, 예를 들면, 동(Cu)으로 이루어진다. 이에 의해, 층간 절연막(IL3)에 개구된 복수의 홈의 각각은, 베리어 도체막(BM), 시드막(SD) 및 주 도체막(MF)으로 이루어진 적층막에 의해서 완전히 매립된다.
다음으로, 도 27에 나타낸 바와 같이, 층간 절연막(IL3) 상의 여분의 베리어 도체막(BM), 시드막(SD) 및 주 도체막(MF)을, CMP법 등을 이용하여 제거함으로써, 층간 절연막(IL3)의 상면을 노출시킨다. 이로써, 층간 절연막(IL3)의 복수의 홈(배선 홈)의 각각의 내측에 매립된 베리어 도체막(BM), 시드막(SD) 및 주 도체막(MF)으로 구성된 배선(M1)을 형성한다. 배선(M1)과 층간 절연막(IL3)은, 제1배선층을 구성한다. 베리어 도체막(BM)은, 층간 절연막(IL3)의 홈 내에 매립된 배선을 구성하는 구리가 배선(M1)의 주위의 층간 절연막(IL3) 등의 절연막 내에 확산되는 것을 방지하는 역할을 한다.
복수의 제1 번째 층의 배선(M1)은, 각 콘택트 플러그(CP)의 상면에 전기적으로 접속된다. 그 후, 제1 배선층 상에, 제2 배선층, 제3 배선층 등을 차례로 형성하여 적층 배선층을 형성한 후, 반도체 웨이퍼를 다이싱 공정에 의해 개편화하고, 복수의 반도체 칩을 얻는다. 이상과 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
<비휘발성 메모리의 동작에 대해서>
다음으로, 비휘발성 메모리의 동작 예에 대해서, 도 28을 참조하여 설명한다.
본 실시 형태의 메모리 셀은, MISFET 구조를 가지며, 그 MISFET의 게이트 전극 내의 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하고, 그것을 트랜지스터의 역치로 읽어내는 것이다. 트랩성 절연막은, 전하의 축적 가능한 절연막을 말한다, 일 예로서, 질화 실리콘막 등을 들 수 있다. 이러한 전하 축적 영역에의 전하 주입·방출에 의해서 MISFET의 문턱값을 시프트시켜 기억 소자로서 동작시킨다. 트랩성 절연막을 이용한 비휘발성 반도체 기억 장치로서는, 본 실시 형태의 메모리셀과 같이, 스플릿 게이트형의 MONOS 메모리가 있다.
도 28은, 본 실시 형태의 「쓰기」, 「소거」 및 「 읽기」시의 선택 메모리 셀의 각 부위에의 전압 인가 조건의 일 예를 나타내는 표이다. 도 28의 표에는 「쓰기」, 「소거」 및 「 읽기」시의 각각에 있어서, 도 27에 나타내는 것과 같은 메모리 셀(MC)의 메모리 게이트 전극(MG)에 인가하는 전압(Vmg), 소스 영역에 인가하는 전압(Vs), 제어 게이트 전극(CG)에 인가하는 전압(Vcg), 드레인 영역에 인가하는 전압(Vd) 및 반도체 기판 상면의 p형 웰에 인가하는 베이스 전압(Vb)이 기재되어 있다. 여기서 말하는 선택 메모리 셀은, 「쓰기」, 「소거」 또는「읽기」를 하는 대상으로서 선택된 메모리 셀을 말한다.
또한, 도 27에 나타내는 비휘발성 메모리의 예에서는, 메모리 게이트 전극(MG)의 우측의 활성 영역이 소스 영역, 제어 게이트 전극(CG)의 좌측의 활성 영역이 드레인 영역이다. 또한 도 28의 표에 나타낸 것은 전압 인가 조건의 바람직한 일 예이며, 이에 한정되는 것이 아니라, 필요에 따라 여러 가지로 변경 가능하다. 또한, 본 실시 형태에서는, 메모리 트랜지스터의 ONO막(ON) 중의 전하 축적부인 질화 실리콘막(NT)(도 3 참조)에의 전자의 주입을 「쓰기」, 홀(hole:구멍)의 주입을 「소거」로 정의한다.
또한, 도 28의 표에서, A칸은 쓰기 방법이 SSI방식, 소거 방법이 BTBT방식인 경우에 대응하고, B칸은 쓰기 방법이 SSI방식, 소거 방법이 FN방식인 경우에 대응하고, C칸은 쓰기 방법이 FN방식, 소거 방법이 BTBT방식인 경우에 대응하고, D칸은 쓰기 방법이 FN방식, 소거 방법이 FN방식인 경우에 대응하고 있다.
SSI방식은, 질화 실리콘막(NT)에 열 전자(hot electron)를 주입함으로써 메모리 셀의 쓰기를 실시하는 동작법으로 볼 수 있고, BTBT방식은 질화 실리콘막(NT)에 핫 홀(hot hole)을 주입함으로써 메모리 셀의 소거를 실시하는 동작법으로 볼 수 있고, FN방식은 전자 또는 홀 터널링에 의해 쓰기 또는 소거를 실시하는 동작법으로 볼 수 있다. FN방식에 대해서, 다른 표현으로 말하면, FN방식의 쓰기는 질화 실리콘막(NT)에 FN터널 효과에 의해 전자를 주입함으로써 메모리 셀의 쓰기를 실시하는 동작 방식으로 볼 수 있고, FN방식의 삭제는 질화 실리콘막(NT)에 FN터널 효과에 의한 홀을 주입함으로써 메모리 셀의 소거를 실시하는 동작 방식으로 볼 수 있다. 이하, 구체적으로 설명한다.
쓰기 방식은 소위 SSI(Source Side Injection:소스 사이드 주입)방식이라고 불리는 소스 사이드 주입에 의한 열 전자 주입으로 쓰기를 실시하는 쓰기 방식(열 전자 주입 쓰기 방식)과, 소위 FN방식이라 불리는 FN(Fowler Nordheim)터널링에 의해 쓰기를 하는 쓰기 방식(터널링 쓰기 방식)이 있다.
SSI방식의 쓰기에서는, 예를 들면, 도 28의 표 A칸 또는 B칸의 「쓰기 동작 전압」에 나타내고 있는 것과 같은 전압(Vmg=10V, Vs=5V, Vcg=1V, Vd=0.5V, Vb=0V)을 쓰기를 하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀의 ONO막(ON) 중의 질화 실리콘막(NT) 내에 전자를 주입함으로써 쓰기를 실시한다.
이때에, 열 전자는, 2개의 게이트 전극{메모리 게이트 전극(MG) 및 제어 게이트 전극(CG)} 사이의 아래의 채널 영역(소스, 드레인 사이)에서 발생하고, 메모리 게이트 전극(MG) 아래의 ONO막(ON) 중의 전하 축적부인 질화 실리콘막(NT)에 열 전자가 주입된다. 주입된 열 전자(전자)는, ONO막(ON) 중의 질화 실리콘막(NT) 중의 트랩 준위에 포획되고, 그 결과 메모리 트랜지스터의 문턱값 전압이 상승한다. 즉, 메모리 트랜지스터는 쓰기 상태가 된다.
FN방식의 쓰기에서는, 예를 들면, 도 28의 표 C칸 또는 D칸의 「쓰기 동작 전압」에 나타내고 있는 것과 같은 전압(Vmg=-12V, Vs=0V, Vcg=0V, Vd=0V, Vb=0V)을 쓰기을 하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에서 메모리 게이트 전극(MG)으로부터 전자를 터널링시키고, ONO막(ON) 중의 질화 실리콘막(NT)에 주입하는 것으로 쓰기를 한다. 이때, 전자는 메모리 게이트 전극(MG)에서 FN터널링(FN터널 효과)에 의해 산화 실리콘막(OX2)(도 3 참조)을 터널링하여 ONO막(ON) 중에 주입되어, ONO막(ON) 중의 질화 실리콘막(NT) 중의 트랩 준위에 포획되고 그 결과 메모리 트랜지스터의 문턱값 전압이 상승한다. 즉, 메모리 트랜지스터는 쓰기 상태가 된다.
또한, FN방식의 쓰기에 있어서, 반도체 기판(SB)에서 전자를 터널링시켜 ONO막(ON) 중의 질화 실리콘막(NT)에 주입하는 것으로 쓰기를 할 수 있다, 이 경우, 쓰기 동작 전압은, 예를 들면 도 28의 표 C칸 또는 D칸의 「쓰기 동작 전압」의 플러스/마이넛를 반전시킨 것으로 할 수 있다.
소거 방법은, 소위 BTBT방식이라 불리는 BTBT(Band-To-Band Tunneling:밴드 간 터널 현상)에 의한 핫 홀 주입에 의해 소거를 하는 소거 방식(핫 홀 주입 소거 방식)과, 소위 FN방식이라 불리는 FN(Fowler Nordheim)터널링에 의한 소거를 실시하는 소거 방식(터널링 소거 방식)이 있다.
BTBT방식의 소거에는, BTBT에 의해 발생한 홀(정공)을 전하 축적부{ONO막(ON) 중의 질화 실리콘막(NT)}에 주입함으로써 소거한다. 예를 들면, 도 28의 표 A칸 또는 C칸의 「소거 동작 전압」에 제시된 전압(Vmg=-6V, Vs=6V, Vcg=0V, Vd=open, Vb=0V)을, 소거하는 선택 메모리 셀의 각 부위에 인가한다. 이로써, BTBT현상에 따른 홀을 발생시켜 전계 가속하는 것으로 선택 메모리 셀의 ONO막(ON) 중의 질화 실리콘막(NT) 중에 홀을 주입하며, 그에 따른 메모리 트랜지스터의 문턱값 전압을 떨어뜨린다. 즉, 메모리 트랜지스터는 소거 상태가 된다.
FN방식의 소거에는, 예를 들면, 도 28의 표 B칸 또는 D칸의 「소거 동작 전압」에 제시된 전압(Vmg=12V, Vs=0V, Vcg=0V, Vd=0V, Vb=0V)을 소거하는 선택 메모리 셀의 각 부위에 인가하고, 선택 메모리 셀에서 메모리 게이트 전극(MG)에서 홀을 터널링시키고 ONO막(ON) 중의 질화 실리콘 막(NT)에 주입하는 것으로 소거한다. 이 때에, 홀은 메모리 게이트 전극(MG)에서 FN터널링(FN터널 효과)에 의한 산화 실리콘막(OX2)(도 3 참조)을 터널링 하고 ONO막(ON) 중에 주입되고 ONO막(ON) 중의 질화 실리콘막(NT) 중의 트랩 준위에 포획되고 그 결과 메모리 트랜지스터의 문턱값 전압이 떨어진다. 즉, 메모리 트랜지스터는 소거 상태가 된다.
또한, FN방식의 소거에 있어서, 반도체 기판(SB)에서 홀을 터널링시키고 ONO막(ON) 중의 질화 실리콘막(NT)에 주입하는 것으로 소거를 할 수 있다, 이 경우, 소거 동작 전압은 예를 들면 도 28의 표 B칸 또는 D칸의 「소거 동작 전압」의 양음을 반전시킨 것으로 할 수 있다.
읽기시에는, 예를 들면, 도 28의 표 A칸, B칸, C칸 또는 D칸의 「읽기 동작 전압」에 제시된 전압을 읽어내기를 하는 선택 메모리 셀의 각 부위에 인가한다. 읽기 시 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을 쓰기 상태에서의 메모리 트랜지스터의 문턱값 전압과 소거 상태에서의 문턱값 전압 사이의 값으로 함으로써 쓰기 상태와 소거 상태를 판별할 수 있다.
<본 실시 형태의 효과에 대해서>
이하에, 본 실시 형태의 제조 방법 및 반도체 장치의 효과에 대해서, 도 49 ~ 도 51을 이용하여 설명한다. 도 49 및 도 50은 비교예의 반도체 장치의 제조 공정을 나타내는 단면도이다. 도 51은, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
MONOS메모리에서, 게이트 전극 상의 실리사이드 층을 배선으로서 이용함으로써, 게이트 전극의 저 저항화를 실현할 수 있다. 다만, 메모리 셀 영역 주변 회로 영역에서 로직 회로 등을 구성하는 트랜지스터의 게이트 전극을 반도체막으로 구성된 더미 게이트 전극을 메탈 게이트 전극으로 치환함으로써 형성하는 경우는, 게이트 라스트 프로세스를 사용해야 한다.
게이트 라스트 프로세스에는, 트랜지스터의 소스-드레인 영역의 상면에 실리사이드 층을 형성한 후, 층간 절연막을 형성하고, 그 후, 층간 절연막에 의해 매립된 상기 더미 게이트 전극 및 메모리 셀 제어 게이트 전극 및 메모리 게이트 전극을 층간 절연막에서 노출하기 위해서 연마 공정을 한다. 따라서, 이 연마 공정 후에 다시 실리사이드 층을 형성함으로써 메모리 셀 제어 게이트 전극 및 메모리 게이트 전극의 각각의 상면의 위에 실리사이드 층을 형성할 수 있다.
여기서, 상기 연마할 때, 제어 게이트 전극 및 메모리 게이트 전극 각각의 상면 위에 얇은 실리사이드 층이 형성되지 않고, 그 상면이 노출된 경우에 비교예를 도 49 및 도 50에 나타낸다.
이런 경우, 도 49에 나타낸 바와 같이, 노출된 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 상에 금속막(MF2)을 스퍼터링법에 의해 퇴적하면, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 의 각각을 구성하는 실리콘(Si)이 금속막(MF2) 내에 확산된다. 이 실리콘은 금속막(MF2) 내에서 상하 방향 및 가로 방향으로 확산된다. 이 상태에서 가열 처리를 하여 금속막(MF2)과 실리콘을 반응시키면 금속막(MF2)과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 반응하여 실리사이드 층이 형성되지만, 금속막(MF2) 내에 확산된 실리콘도 금속막(MF2)과 반응하여 실리사이드 층을 형성한다.
이 경우, 막 두께가 작은 ONO막(ON)을 통해서 인접 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간격이 작은 것으로부터, 제어 게이트 전극(CG)의 바로 위에 형성되는 실리사이드 층과 메모리 게이트 전극(MG)의 바로 위에 형성되는 실리사이드 층이 연결되어 일체가 될 수 있다. 즉, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 사이에서 단락이 발생, 메모리 셀들이 정상으로 동작하지 않게 될 우려가 있다.
또한, 제어 게이트 전극(CG)의 직상에 형성되는 실리사이드 층과 메모리 게이트 전극(MG)의 직상에 형성되는 실리사이드 층이 접촉하지 않아도, 그들 실리사이드 층끼리가 ONO막(ON)의 바로 위상에서 작은 간격으로 접근하면서 형성된 경우, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호간의 내압이 낮아지기 때문에, 메모리 셀들이 정상으로 동작하지 않게 될 우려가 있다.
또한, 금속막(MF2)을 형성할 때에는, 스퍼터링 방식을 사용하는데, 이때에, 도 13에 나타내는 타겟(TG)에, 예를 들면, 10~20kW의 비교적 높은 에너지를 공급하고 스퍼터링을 하면, 도 50과 같이 스퍼터된 금속입자(MP)가 노출된 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 고속으로 충돌한다. 이 때문에 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면의 실리콘(Si)이 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 주위에 비산하여 부착하고, 그 위에 금속막(MF2)(도 49 참조)이 퇴적된다. 스퍼터된 그 금속입자(MP)는 예를 들면, 니켈 백금(NiPt)으로 이루어진다.
이 상태에서 가열 처리를 하여 금속 막(MF2)과 실리콘을 반응시키면, 금속막(MF2)과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 반응하여 실리사이드 층이 형성되지만, 비산하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 옆의 ONO막(ON)의 상면에 부착한 실리콘도 금속막(MF2)과 반응하여 실리사이드 층을 형성한다.
이 경우에도, 막 두께가 작은 ONO막(ON)을 통해서 인접하는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간격이 작은 것으로부터, 제어 게이트 전극(CG)의 바로 위상에 형성되는 실리사이드 층과, 메모리 게이트 전극(MG)의 바로 위에 형성되는 실리사이드 층이 일체가 되는 것, 즉, 접근하여 형성될 것으로 생각된다. 즉, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 사이에서 단락 또는 내압의 저하가 일어나고, 메모리 셀들이 정상으로 동작하지 않게 될 우려가 있다.
이에 대해서, 본 실시 형태에서는 도 17을 이용하여 설명한 CMP법에 의한 연마 공정에서, 알칼리성 수용액을 포함하는 슬러리를 이용하여 층간 절연막(IL1), 절연막(IF7) 및 실리사이드 층(S1)(도 16 참조)의 연마를 하고 있다. 따라서, 도 17에 나타내는 얇은 실리사이드 층(S2)이 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면을 덮도록 형성된다. 산성 수용액(산성 용액)을 포함한 슬러리를 이용하여 상기의 연마를 한 경우, 산성 수용액에 실리사이드 층을 구성하는 금속이 녹기 때문에, 도 49에 나타낸 바와 같이, 연마 후에 실리사이드 층(S2)(도 17참조)이 남지 않지만, 여기에서는 알칼리성 수용액을 이용하여 연마를 하기 때문에 실리사이드 층(S2)이 형성된다.
이와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 각각의 상면이 실리사이드 층(S2)에 덮여진 상태에서, 도 22에 나타내는 금속막(MF2)의 성막 공정을 하면, 형성된 금속막(MF2)과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)과의 사이에 실리사이드 층(S2)이 개재한다. 따라서, 도 51에 나타낸 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 내부의 실리콘이 금속막(MF2) 내에 확산되는 것을 막을 수 있다.
따라서, 그 후 열 처리를 한, 도 23에 나타내는 실리사이드 층(S3)을 형성해도, ONO막(ON) 상에 실리사이드 층(S3)은 형성되지 않는다. 이 때문에, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 실리사이드 층(S3)을 통해서 단락하는 것, 실리사이드 층(S3)이 접근하는 것에 기인하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간의 내압이 낮아지는 것을 방지할 수 있다.
또한, 도 22에 나타내는 금속막(MF2)을 스퍼터링법에 의해 성막할 때에, 실리사이드 층(S2)이 보호막으로 기능하므로, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 구성하는 실리콘이 비산하는 것을 막을 수 있다. 따라서, 금속막(MF2)의 성막 후에 열 처리를 하여 실리사이드 층(S3)을 형성할 때, ONO막(ON) 상에 실리사이드 층(S3)은 형성되지 않는다.
이 때문에, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)이 실리사이드 층(S3)을 통해서 단락하는 것, 실리사이드 층(S3)이 접근하는 것에 기인하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호간의 내압이 낮아지는 것을 방지할 수 있다.
이상에 의해, 본 실시 형성에서는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에서는 도 22에 나타내는 금속막(MF2)을 형성할 때에, 금속막(MF1)(도 14 참조), 베리어 도체막(BM) 및 시드막(SD)(도 25 참조)의 형성시에 타겟(TG)(도 13 참조)에 공급하는 에너지보다도 낮은 에너지를 타겟(TG)에 공급하여 스퍼터링을 하고 있다. 따라서, 도 22에 나타내는 바와 같이, 실리사이드 층(S2)을 파괴하지 않고, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 상에 실리사이드 층(S2)을 통해서 금속막(MF2)을 형성할 수 있다.
따라서, 도 23을 이용하여 설명한 실리사이드화 공정에서, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S2)에서 노출하지 않고, 금속막(MF2)에 접하지 않으므로, 도 49를 이용하여 설명한 금속막(MF2) 내에의 실리콘의 확산 및 도 50을 사용하여 설명한 스퍼터링에 의한 실리콘의 비산을 막을 수 있다. 그러므로, 제어 게이트 전극(CG) 상의 실리사이드 층(S3) 및 메모리 게이트 전극(MG) 상의 실리사이드 층(S3)을 통해서 게이트 전극끼리 단락하는 것, 실리사이드 층(S3)이 접근하는 것에 기인하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간의 내압이 낮아지는 것을 방지할 수 있다.
또한, 도 22에 나타내는 금속막(MF2)을 형성할 때에, 금속막(MF1)(도 14 참조)의 형성시에 타겟(TG)(도 13 참조)에 공급하는 에너지와 같은 에너지(예를 들면, 10~20kW)를 타겟(TG)에 공급하여 스퍼터링을 해도 된다. 이 경우에도, 도 22에 나타내는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S2)에 의해 보호되고 있으므로, 실리콘의 확산 및 비산에 기인하는 단락 및 내압 저하를 방지할 수 있다.
이와 같이, 비교적 높은 에너지로 스퍼터링을 하여 금속막(MF2)을 형성하면, 금속막(MF2)의 퇴적 속도가 빨라지기 때문에, 반도체 장치의 제조에 소요되는 시간을 단축할 수 있다. 즉, 반도체 장치의 제조 비용을 절감할 수 있다.
또한, 본 실시 형태에서는 도 22에 나타내는 실리사이드 층(S2)을 연마 공정에서 형성하고 있으며, 실리사이드 층(S2)을 형성하기 위한 살리사이드 공정을 추가하지 않기 때문에 반도체 장치의 제조 비용 증대를 방지할 수 있다.
<변형예 1에 대해서>
상기 실시 형태에서는, 도 22에 나타내는 금속막(MF2)을 형성할 때, 스퍼터링 공정에서 타겟(TG)(도 13 참조)에 공급하는 에너지를 작게 함으로써 실리사이드 층(S2)의 파괴 및 메모리 셀 영역(1A)의 각 게이트 전극을 구성하는 실리콘의 비산을 방지하는 것을 설명했다. 이에 대해서, 이하에 설명하듯이, 스퍼터링 장치 내에 다공판을 배치하는 콜리메이트 스퍼터링 방식을 사용하더라도, 실리사이드 층(S2)의 파괴 및 메모리 셀 영역(1A)의 각 게이트 전극을 구성하는 실리콘의 비산을 방지하는 효과를 얻을 수 있다.
도 29에 본 실시 형태의 반도체 장치의 변형예 1에서 이용하는 스퍼터링 장치의 단면도를 나타낸다. 이 스퍼터링 장치의 구성은, 도 13을 이용하여 설명한 장치와 거의 같지만, 챔버(CHMS) 내에서 반도체 웨이퍼(WF)를 타겟(TG) 사이에, 다공판(콜리메이터, 콜리메이트 판)(CF)이 배치되어 있다는 점에서, 도 13에 나타내는 장치와 다르다. 다공판(CF)은, 예를 들면, 상면으로부터 하면으로 관통하는 구멍부(관통 구멍)를 다수 갖는 금속판이며, 다수의 그 구멍부의 각각은, 반도체 웨이퍼(WF)의 주면에 대해서 수직인 방향으로 연재하고 있다.
이와 같이, 스퍼터되고 반도체 웨이퍼(WF)의 주면에 대해 경사 방향으로 비행하는 금속입자는, 격자상의 콜리미터에 저지되어 반도체 웨이퍼(WF)의 주면에 도달할 수 없으며, 비행하는 방향 중에서 그 주면에 대해서 수직인 성분을 많이 갖는 금속입자만이 반도체 웨이퍼(WF)에 도달한다. 이에 의해, 예를 들면, 타겟(TG)에 대해서, 예를 들면, 10~20kW의 전력을 공급하여 스퍼터링을 하더라도, 경사 방향으로부터 입사하는 입자에 의해서 도 22에 나타내는 실리사이드 층(S2)이 파괴되는 것 및 메모리 셀 영역(1A)의 각 게이트 전극을 구성하는 실리콘이 반입되는 것을 방지할 수 있다.
또한, 스퍼터링 공정에서는, 다공판(CF)에 접지 전압을 인가함으로써, 타겟(TG)으로부터 스퍼터된 금속입자 중에서, 반도체 웨이퍼(WF)의 주면에 대해서 경사지게 입사하는 입자를 다공판(CF)에 부착해서 포획해도 된다.
<변형예 2에 대해서>
상기 실시 형태에서는, 도 22에 나타내는 금속막(MF2)을 형성할 때의 스퍼터링 공정에서 타겟(TG)(도 13 참조)에 공급하는 에너지를 작게 하는 것으로, 실리사이드 층(S2)의 파괴 및 메모리 셀 영역(1A)의 각 게이트 전극을 구성하는 실리콘의 비산을 방지하는 것에 대해서 설명했다. 이에 대해서, 아래에 설명하는 바와 같이, 스퍼터링 장치 내에 다공판을 배치하는 콜리메이트 스퍼터링법을 사용하더라도, 실리사이드 층(S2)의 파괴 및 메모리 셀 영역(1A)의 각 게이트 전극을 구성하는 실리콘의 비산을 방지하는 효과를 얻을 수 있다.
도 30에 본 실시 형태의 반도체 장치의 변형예 2에서 이용하는 스퍼터링 장치의 단면도를 나타낸다. 도 30은, 본 변형예에서 이용하는 스퍼터링 장치를 나타내는 단면도이다. 이 스퍼터링 장치의 구성은, 도 13을 이용하여 설명한 장치와 거의 같지만, 챔버(CHMS)의 세로 방향의 길이가 긴 점, 즉, 반도체 웨이퍼(WF)와 타겟(TG)과의 간격이 크다는 점에서, 도 13에 나타내는 장치와 다르다. 즉, 본 변형예의 스퍼터링 장치는, 롱 슬로우 스퍼터법에 의해 스퍼터링을 하기 위해서 이용된다.
이와 같이, 롱 슬로우 스퍼터를 함으로써, 스퍼터되어 금속입자가 비행하는 방향 중에서 그 주면에 대해서 경사진 성분을 많이 갖는 입자는, 타겟(TG) 및 반도체 웨이퍼(WF)의 간격이 길기 때문에 반도체 웨이퍼(WF)에 도달하지 않는다. 따라서, 상기 변형예 1과 마찬가지로, 스퍼터되어 금속입자가 비행하는 방향 중에서 그 주면에 대해서 수직인 성분을 많이 갖는 금속입자만이 반도체 웨이퍼(WF)에 도달한다.
이에 의해, 예를 들면 타겟(TG)에 대해서, 예를 들면, 10 ~ 20kW의 전력을 공급하여 스퍼터링을 하더라도, 경사 방향으로부터 입사하는 입자에 의해서 도 22에 나타내는 실리사이드 층(S2)이 파괴되는 것 및 메모리 셀 영역(1A)의 각 게이트 전극을 구성하는 실리콘이 비산하는 것을 방지할 수 있다.
(실시 형태 2)
이하에서는, 상기 실시 형태 1과 달리, 연마 공정에 의한 얇은 실리사이드 층(S2)(도 22 참조)을 형성하지 않고, 제어 게이트 전극 및 메모리 게이트 전극의 단락 및 이들 게이트 전극 간의 내압 저하를 방지하는 것에 대해서, 도 31 ~ 도 34를 이용하여 설명한다. 도 31 ~ 도 34는, 본 실시 형태의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 31 ~ 도 34에서는, 도 1 등과 마찬가지로, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)을 나타내고 있다.
본 실시 형태의 제조 공정에서는, 우선, 도 1 ~ 도 16을 이용하여 설명한 공정한 후, 도 31에 나타내듯이, CMP법을 이용한 연마 공정함으로써, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 더미 게이트 전극(DG)의 각각의 상면을 노출시킨다. 이 연마는 알칼리성 수용액을 포함하지 않는 슬러리를 이용하여 CMP법에 의한 연마를 하기 때문에, 상기 각 게이트 전극 상에 얇은 실리사이드 층(S2)(도 22 참조)은 형성되지 않는다.
다음으로, 도 32에 나타낸 바와 같이, 도 18 ~ 도 21을 이용하여 설명한 공정을 한 후, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 노출하여, 더미 게이트 전극(DG)을 덮는 절연막(IF10)의 패턴을 형성한다. 그 후, 도 13을 이용하여 설명한 스퍼터링 장치를 이용하여, 타겟(TG)에 1kW 이상 10kW 미만의 전력을 공급하여 스퍼터링을 함으로써, 층간 절연막(IL1), 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 절연막(IF10) 상에, 예를 들면, 니켈 백금(NiPt)으로 구성된 금속막(MF2)을 형성(퇴적)한다. 여기에서는, 상기 실시 형태 1과 마찬가지로 한다.
즉, 도 13에 나타내는 장치를 이용하여 상기 스퍼터링을 할 경우, 그 스퍼터링에서 타겟에 공급하는 전력은, 도 26을 이용하여 설명한 베리어 도체막(BM) 및 시드막(SD)을 형성할 때의 스퍼터링에서 타겟에 공급하는 전력보다도 작다.
또는, 도 13에 나타내는 장치가 아니라, 도 29 또는 도 30에 나타내는 장치를 사용해도 된다. 즉, 도 29를 이용하는 콜리메이트 스퍼터링 방식을 사용하거나, 도 30을 사용하여 설명한 롱 슬로우 스퍼터법을 이용하여 스퍼터링을 하고, 이에 의해 금속막(MF2)을 형성해도 된다.
즉, 도 30에 나타내는 장치를 이용하여 상기 스퍼터링을 할 경우, 그 스퍼터링의 타겟과 반도체 웨이퍼 사이의 거리는, 도 26을 이용하여 설명한 베리어 도체막(BM) 및 시드막(SD)을 형성할 때의 스퍼터링에서의 타겟과 반도체 웨이퍼 사이의 거리보다 훨씬 길다.
이때에, 도 32에서 노출하는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면 상에 금속막(MF2)을 퇴적하기 때문에, 금속막(MF2)과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면과는 서로 접한다.
다음으로, 도 33에 나타내는 바와 같이, 도 23을 이용하여 설명한 공정과 같은 실리사이드화 공정함으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 의 각각의 상면에 접하는 실리사이드 층(S3)을 형성한다.
다음으로, 도 34에 나타내는 바와 같이, 도 24 ~ 도 27을 이용하여 설명한 공정을 수행함으로써, 본 실시 형태의 반도체 장치를 제조할 수 있다.
본 실시 형태에서는, 도 13을 이용하여 설명한 장치를 이용하여 금속막(MF2)(도 52 참조)을 형성할 때에, 금속막(MF1)(도 14 참조), 베리어 도체막(BM) 및 시드막(SD)(도 25 참조)의 형성시에 타겟(TG)(도 13 참조)에 공급하는 에너지보다도 낮은 에너지를 타겟(TG)에 공급하여 스퍼터링을 하고 있다. 또는, 도 29 또는 도 30에 나타내는 장치를 이용하여 금속막(MF2)(도 52 참조)을 형성하고 있다.
따라서, 스퍼터링에 의해 비산하는 금속입자가 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면에 충돌하는 에너지를 저감할 수 있기 때문에, 도 50을 사용하여 설명한 실리콘의 비산을 억제할 수 있다. 그러므로, 도 33에 나타내는 실리사이드 층(S3)을 형성한 경우에, 제어 게이트 전극(CG) 상의 실리사이드 층(S3) 및 메모리 게이트 전극(MG) 상의 실리사이드 층(S3)을 통해서 게이트 전극끼리가 단락하는 것, 실리사이드 층(S3)이 접근하는 것에 기인하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간의 내압이 낮아지는 것을 방지할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
<변형예에 대해서>
이하에서는, 도 31을 이용하여 설명한 바와 같이, 연마 공정에서 얇은 실리사이드 층(S2)(도 17 참조)을 형성하지 않고, 이러한 박막의 실리사이드 층을 형성하기 위한 살리사이드 공정을 추가하는 것에 대해서, 도 35 ~ 도 39를 이용하여 설명한다. 도 35 ~ 도 39는 본 변형예의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 35 ~ 도 39에서는, 도 1 등과 마찬가지로, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)을 나타내고 있다.
본 변형예의 제조 공정에서는, 우선, 도 31을 이용하여 설명한 공정을 수행하고, 이어서, 도 18 ~ 도 21을 이용하여 설명한 공정을 한 후, 도 35에 나타내는 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 노출하고, 더미 게이트 전극(DG)을 덮는 절연막(IF10)을 형성하고, 이어서 스퍼터링 방식을 사용하여, 반도체 기판(SB) 상에 금속막(MF3)을 형성한다.
금속막(MF3)은, 도 52에 나타내는 금속막(MF2)과 마찬가지로, 저 에너지의 스퍼터링법(도 13 참조), 콜리메이트 스퍼터링법(도 29 참조) 또는 롱 슬로우 스퍼터법(도 30 참조)을 이용하여 형성한다. 따라서, 여기에서는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면 상에 실리사이드 층이 형성되어 있지 않으므로, 그들의 상면에 접하여 금속막(MF3)이 퇴적되지만, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면의 실리콘이 스퍼터링에 의해 비산되는 것을 방지할 수 있다.
다음으로, 도 36에 나타낸 바와 같이, 70℃ 미만의 저온에서 반도체 기판(SB)을 가열함으로써, 금속막(MF3)과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면의 실리콘을 반응시키고, 이에 의해 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면 상에 얇은 실리사이드 층(S4)을 형성한다. 실리사이드 층(S4)의 막 두께는 실리사이드 층(S1) 보다도 작다. 그 후, 반응하지 않은 여분의 금속막(MF3)을 제거한다.
다음으로, 도 37에 나타낸 바와 같이, 도 22를 이용하여 설명한 공정과 같은 공정을 행함으로써, 층간 절연막(IL1) 상에 금속막(MF2)을 형성한다. 즉, 금속막(MF2)을 형성하기 위한 스퍼터링 공정에서는, 저 에너지의 스퍼터링 법(도 13 참조), 콜리메이트 스퍼터링 법(도 29 참조) 또는 롱 슬로우 스퍼터법(도 30 참조)을 이용할 수 있으며, 금속막(MF1)(도 14 참조)의 형성시에 타겟(TG)(도 13참조)에 공급하는 에너지와 같은 에너지(예를 들면, 10~20kW)를 타겟(TG)에 공급하여 스퍼터링을 할 수 있다.
저 에너지의 스퍼터링 법(도 13 참조), 콜리메이트 스퍼터링 법(도 29참조) 또는 롱 슬로우 스퍼터 법(도 30참조)을 이용한 경우, 실리사이드 층(S4)의 파괴를 방지할 수 있다. 또한, 10 ~ 20kW정도의 고에너지를 이용하여 스퍼터링을 하더라도 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S4)에 의해서 보호되고 있으므로, 실리콘의 확산 및 비산에 기인하는 단락 및 내압 저하를 방지할 수 있다. 고에너지에서 스퍼터링을 할 경우 금속막(MF2)의 퇴적 속도를 높이는 효과를 얻을 수 있다.
다음으로, 도 38에 나타낸 바와 같이, 열 처리에 의해 실리사이드화를 하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 접하는 실리사이드 층(S5)을 형성한 후, 여분의 금속막(MF2)을 제거한다. 여기에서는 실리사이드 층(S4)은 실리사이드 층(S5)과 일체로 되어 있으며, 도시하지는 않다. 즉, 실리사이드 층(S5)은 실리사이드 층(S4)보다도 막 두께가 크다.
다음으로, 도 39에 나타낸 바와 같이, 도 24 ~ 도 27을 이용하여 설명한 공정을 함으로써, 본 변형예의 그 반도체 장치를 제조할 수 있다.
본 변형예에서는, 도 37에 나타내는 얇은 실리사이드 층(S4)에 의해 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 덮은 상태에서 실리사이드화를 하고, 이에 의해 실리사이드 층(S5)(도 38 참조)을 형성하고 있다. 따라서, 실리사이드 층(S5)을 형성하기 위해서 퇴적하는 금속막(MF2)(도 37 참조) 내에 실리콘의 확산 및 스퍼터링 시의 실리콘의 비산에 기인하여, 단락 및 내압 저하가 발생하는 것을 방지할 수 있어서 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 변형예에서는, 도 35에 나타내는 금속막(MF3)을 형성하는 공정과, 열 처리 공정과, 금속막(MF3)을 제거하는 공정을 수행하여, 실리사이드 층(S4)을 형성하고 있지만, 이들 공정을 하지 않고 금속막(MF2)(도 37참조)을 형성하는 스퍼터링 공정 중에 실리사이드 층(S4)을 형성하고, 이어서, 실리사이드 층(S5)(도 38 참조)을 형성해도 된다.이는 금속막(MF2)의 전처리로서, 비교적 고온에서 케미컬 드라이 에칭을 행함으로써 실현이 가능하다.
즉, 도 32를 이용하여 설명한 공정에서, 게이트 전극(G1) 및 절연막(IF10)을 형성한 후, 금속막(MF2)을 형성하기 위한 전 처리로서, 케미컬 드라이 에칭을 한다. 이로써 층간 절연막(IL1), 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 등의 상면 상의 불순물을 제거한다. 이 케미컬 드라이 에칭은 반도체 웨이퍼, 즉, 반도체 기판(SB) 및 그 위의 구조체를 100~200℃로 가열한다. 그 후, 층간 절연막(IL1) 상에 금속막(MF2)을 퇴적하기 위한 스퍼터링을 한다.
이 스퍼터링 공정 중의 반도체 웨이퍼는, 바로 전의 상기 케미컬 드라이 에칭으로 가열된 영향으로, 예를 들면 70℃ 미만의 비교적 높은 온도를 가지고 있다. 이 때문에, 스퍼터링 중의 초기에 퇴적되는 금속막과 실리콘이 열에 의해 반응함으로써 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 실리사이드 층(S4)(도 37, 참조)이 형성된다. 그러므로, 그 후, 계속해서 이루어지는 스퍼터링 중에, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 각각의 상면의 실리콘이 비산되는 것을 방지할 수 있다.
상기와 같이 하여, 스퍼터링을 하면서 도 37에 나타낸 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 각각의 위에, 실리사이드 층(S4)을 통해서 금속막(MF2)을 형성한다. 그 후의 공정은, 도 38 및 도 39를 이용하여 설명한 공정을 함으로써 실리사이드 층(S5)의 상면을 덮은 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 반도체 장치를 제조할 수 있다.
여기에서는, 상기 변형예와 같이 금속막(MF3)(도 35 참조)의 형성 공정, 실리사이드 층(S4)을 형성하기 위한 가열 공정 및 금속막(MF3)의 제거 공정을 생략할 수 있으므로, 제조 공정을 간소화할 수 있다. 따라서, 반도체 장치의 제조 비용을 절감할 수 있다.
(실시 형태 3)
이하에서는, 상기 실시 형태 1과 달리, 제어 게이트 전극 및 메모리 게이트 전극의 각각의 상면을 후퇴시킴으로써, 그것들의 게이트 전극 간의 단락 및 내압 저하를 방지하는 것에 대해서, 도 40 ~ 도 43을 이용하여 설명한다. 도 40 ~ 도 43은 본 실시 형태의 반도체 장치의 제조 공정을 설명하는 단면도이다. 도 40 ~ 도 43에서는, 도 1 등과 마찬가지로, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)을 나타내고 있다.
본 실시 형태의 제조 공정에서는, 우선, 도 31을 이용하여 설명한 공정을 수행하고, 이어서, 도 18 ~ 도 21을 이용하여 설명한 공정을 한 후, 도 40에 나타낸 바와 같이, 드라이 에칭을 실시함으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면을 반도체 기판(SB)의 주면 측으로 후퇴시킨다.
여기에서는, ONO막(ON)에 대해서 선택비가 있는 드라이 에칭을 한다. 그러므로, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면 높이는 ONO막(ON)의 가장 높은 위치의 상면 높이보다 낮아진다. 이렇게 드라이 에칭에 의해 에칭백을 하기 때문에, 도 17에 나타내는 실리사이드 층(S2)이 형성되어 있다고 해도, 실리사이드 층(S2)은 제거된다. 이 때문에, 에칭백 후의 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각이 상면 노출하고 있다. 이 에칭백에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면 상에는 홈이 형성된다.
다음으로, 도 22를 이용하여 설명한 공정과 같은 공정을 함으로써, 절연막(IF10)을 형성한 후, 층간 절연막(IL1), 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 절연막(IF10) 상에 금속막(MF2)을 형성한다. 금속막(MF2)은 상기 홈을 매립되고, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 접하여 형성된다.
여기에서는, 저 에너지의 스퍼터링 법(도 13 참조), 콜리메이트 스퍼터링 법(도 29참조) 또는 롱 슬로우 스퍼터 법(도 30참조)을 이용하여 형성한다. 따라서, 금속막(MF2)을 퇴적할 때, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면의 실리콘이 스퍼터링에 의해 비산되는 것을 막을 수 있다.
다음으로, 도 42에 나타낸 바와 같이, 도 23을 이용하여 설명한 공정과 같은 공정을 수행함으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 접하는 실리사이드 층(S3)을 형성하고, 그 후 여분의 금속막(MF2)을 제거한다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 에칭백되어 있기 때문에, 이들 게이트 전극 상에 형성된 2개의 실리사이드 층(S3)의 각각의 상면의 높이는 ONO막(ON)의 가장 상면의 높이보다도 낮다. 즉, 실리사이드 층(S3)을 형성해도 상기 홈이 완전히 매립되지 않는다.
다음으로, 도 43에 나타내는 바와 같이, 도 24 ~ 도 27을 이용하여 설명한 공정을 수행함으로써, 본 실시 형태의 반도체 장치를 제조할 수 있다.
본 실시 형태에서는, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면을 후퇴시킴으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 사이의 ONO막(ON)에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간의 절연성을 높일 수 있다.
즉, 만일, 도 49를 이용하여 설명한 실리콘의 확산 및 도 50을 사용하여 설명한 실리콘의 비산이 발생해도, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 이들 상의 2개의 실리사이드 층(S3) 보다도 상면의 높이가 높은 ONO막(ON)이 존재하기 때문에, 이들 실리사이드 층(S3) 끼리 사이에 있어서의 단락의 발생 및 내압 저하를 방지할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
<변형예에 대해서>
이하에서는, 제어 게이트 전극 및 메모리 게이트 전극의 각각의 상면을 에칭백으로 후퇴시키고, 또한 이들 게이트 전극의 상면을 보호하는 얇은 실리사이드 층을 형성하는 살리사이드 공정을 추가하여 하는 것에 대해서, 도 44 ~ 도 48을 이용하여 설명한다. 도 44 ~ 도 48은 본 변형예의 반도체 장치의 제조공정을 설명하는 단면도이다. 도 44 ~ 도 48에서는, 도 1 등과 마찬가지로, 메모리 셀 영역(1A) 및 주변 회로 영역(1B)을 나타내고 있다.
본 변형예의 제조 공정에서는, 우선, 도 40을 사용하여 설명한 공정을 한 후, 도 44에 나타내는 바와 같이, 더미 게이트 전극(DG)을 덮는 절연막(IF10)을 형성하고, 이어서 스퍼터링 법을 사용하여, 반도체 기판(SB) 상에 금속막(MF3)을 형성한다.
금속막(MF3)은, 도 52에 나타내는 금속막(MF2)과 마찬가지로, 저 에너지의 패퍼터링 법(도 13 참조), 콜리메이트 스퍼터링 법(도 29 참조) 또는 롱 슬로우 스퍼터 법(도 30 참조)을 이용하여 형성한다. 따라서, 여기에서는 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면 상에 실리사이드 층이 형성되어 있지 않으므로, 그들의 상면에 접하여 금속막(MF3)이 퇴적되어 있지만, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면의 실리콘이 스퍼터링에 의해 비산하는 것을 방지할 수 있다.
다음으로, 도 45에 나타낸 바와 같이, 70℃ 미만의 저온에서 반도체 기판(SB)을 가열함으로써, 금속막(MF3)과 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면의 실리콘을 반응시키고, 이에 의해 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상면 상에 얇은 실리사이드 층(S4)을 형성한다. 실리사이드 층(S4)의 막 두께는, 실리사이드 층(S1) 보다도 작다. 그 후, 반응하지 않은 여분의 금속막(MF3)을 제거한다.
다음으로, 도 46에 나타낸 바와 같이, 도 22를 이용하여 설명한 공정과 같은 공정을 함으로써, 층간 절연막(IL1) 상에 금속막(MF2)을 형성한다. 즉, 금속막(MF2)을 형성하기 위한 스퍼터링 공정에서는, 저 에너지의 스퍼터링 법(도 13 참조), 콜리메이트 스퍼터링 법(도 29 참조) 또는 롱 슬로우 스퍼터 법(도 30 참조)을 이용할 수 있다. 또한, 금속막(MF1)(도 14 참조)의 형성시에 타겟(TG)(도 13 참조)에 공급하는 에너지와 같은 에너지(예를 들면, 10~20kW)를 타겟(TG)에 공급하여 스퍼터링을 할 수 있다.
저 에너지의 스퍼터링 법(도 13 참조), 콜리메이트 스퍼터링 법(도 29 참조) 또는 롱 슬로우 스퍼터 법(도 30 참조)을 이용한 경우, 실리사이드 층(S4)의 파괴를 방지할 수 있다. 또한, 10 ~ 20kW정도의 고에너지를 이용하여 스퍼터링을 하더라도, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 실리사이드 층(S4)에 의해서 보호되고 있으므로, 실리콘의 확산 및 비산에 기인하는 단락 및 내압 저하를 방지할 수 있다. 고에너지로 스퍼터링을 하는 경우에는, 금속막(MF2)의 퇴적 속도를 높이는 효과를 얻을 수 있다.
다음으로, 도 47에 나타내는 바와 같이, 열 처리에 의한 실리사이드화를 하여 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 접하는 실리사이드 층(S5)을 형성한 후, 여분의 금속막(MF2)을 제거한다. 여기에서는, 실리사이드 층(S4)은, 실리사이드 층(S5)과 일체로 되어 있으며, 도시하지는 않다. 즉, 실리사이드 층(S5)은 실리사이드 층(S4)보다도 막 두께가 크다. 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면은 에칭백되어 있으므로, 이들 게이트 전극 상에 형성된 2개의 실리사이드 층(S5)의 각각의 상면의 높이는, ONO막(ON)의 가장 상면의 높이보다도 낮다. 즉, 실리사이드 층(S5)을 형성해도 상기 홈은 완전히 매립되지 않는다.
다음으로, 도 48에 나타낸 바와 같이, 도 24 ~ 도 27을 이용하여 설명한 공정을 수행함으로써, 본 변형예의 반도체 장치를 제조할 수 있다.
본 변형예에서는, 도 47에 나타내는 얇은 실리사이드 층(S4)에 의해 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 덮은 상태에서 실리사이드화를 하고, 이에 의해 실리사이드 층(S5)(도 47 참조)을 형성하고 있다. 따라서, 실리사이드 층(S5)을 형성하기 위해서 퇴적하는 금속막(MF2)(도 46 참조) 내에의 실리콘의 확산 및 스퍼터링 시의 실리콘의 비산에 기인하여, 단락 및 내압 저하가 발생하는 것을 방지할 수 있으므로, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면을 후퇴시킴으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 사이의 ONO막(ON)에 의해, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 상호 간의 절연성을 높일 수 있다.
즉, 제어 게이트 전극(CG), 메모리 게이트 전극(MG) 및 그들 위의 2개의 실리사이드 층(S5)보다도 상면의 높이가 높은 ONO막(ON)이 존재하기 때문에, 이들 실리사이드 층(S5) 끼리의 사이에 있어서의 단락의 발생 및 내압 저하를 방지할 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 변형예에서는, 도 44에 나타내는 금속막(MF3)을 형성하는 공정과, 열 처리 공정과, 금속막(MF3)을 제거하는 공정을 수행하여 실리사이드 층(S4)을 형성하고 있지만, 이들 공정을 수행하지 않고 금속막(MF2)(도 46 참조)을 형성하는 스퍼터링 공정 중에 실리사이드 층(S4)을 형성하고, 계속해서 실리사이드 층(S5)(도 47 참조)을 형성해도 된다. 이는 금속막(MF2)의 전 처리로서, 비교적 고온에서 케미컬 드라이 에칭을 하는 것으로 실현이 가능하다.
즉, 도 41을 이용하여 설명한 공정에서, 게이트 전극(G1) 및 절연막(IF10)을 형성한 후, 금속막(MF2)을 형성하기 위한 전 처리로서, 케미컬 드라이 에칭을 한다. 이에 의해, 층간 절연막(IL1), 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG) 등의 상면 상의 불순물을 제거한다. 이 케미컬 드라이 에칭은 반도체 웨이퍼, 즉 반도체 기판(SB) 및 그 위의 구조체를 100 ~ 200℃로 가열한다. 그 후, 층간 절연막(IL1) 상에 금속막(MF2)을 퇴적하기 위한 스퍼터링을 한다.
이 스퍼터링 공정 중의 반도체 웨이퍼는, 바로 전의 상기 케미컬 드라이 에칭으로 가열된 영향으로, 예를 들면, 70℃ 미만의 비교적 높은 온도를 가지고 있다. 그러므로, 스퍼터 중의 초기에 퇴적되는 금속막과 실리콘이 열에 의해 반응함으로써, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 실리사이드 층(S4)(도 46 참조)이 형성된다. 따라서, 그 후 계속해서 이어지는 스퍼터링 중에, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각의 상면에 실리콘이 비산되는 것을 방지할 수 있다.
상기와 같이 하여 스퍼터링을 하면서, 도 46에 나타낸 바와 같이, 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)의 각각 위에, 실리사이드 층(S4)을 통해서 금속막(MF2)을 형성한다. 그 후의 공정은 도 47 및 도 48을 이용하여 설명한 공정을 수행함으로써, 실리사이드 층(S5)에 의해 상면이 덮인 제어 게이트 전극(CG) 및 메모리 게이트 전극(MG)을 포함하는 반도체 장치를 제조할 수 있다.
여기에서는, 상기 변형예와 같이, 금속막(MF3)(도 44 참조)의 형성 공정, 실리사이드 층(S4)을 형성하기 위한 가열 고정 및 금속막(MF3)의 제거 공정을 생략할 수 있으므로, 제조 공정을 간소화할 수 있다. 따라서, 반도체 장치의 제조 비용을 절감할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기의 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다.
1A 메모리 셀 영역
1B 주변 회로 영역
CG 제어 게이트 전극
DF 확산 영역
EX 익스텐션 영역
G1 게이트 전극
GI 게이트 절연막
HK 절연막
IF1~IF10 절연막
IL1~IL3 층간 절연막
MC 메모리 셀
MG 메모리 게이트 전극
MF1~MF3 금속막
ON ONO막
Q1 MISFET
SB 반도체 기판
S1~S5 실리사이드 층
ST 소자 분리 영역
SW 사이드월
TN 금속막

Claims (12)

  1. 비휘발성 메모리의 메모리 셀을 구비한 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판상에 제1절연막을 통해서 형성된 제1게이트 전극과, 상기 반도체 기판상에, 내부에 전하 축적부를 갖는 제2절연막을 통해서 형성된 제2게이트 전극과, 상기 제1게이트 전극 및 상기 제2게이트 전극 사이에 개재하는 제3절연막을 마련하고, 상기 제1게이트 전극 및 상기 제2게이트 전극을 끼우도록 상기 반도체 기판의 주면에 제1소스-드레인 영역을 형성하는 공정,
    (c) 상기 제1소스-드레인 영역의 상면에 접하는 제1실리사이드 층과, 상기 제2게이트 전극의 상면에 접하는 제2실리사이드 층을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 반도체 기판상에 제1층간 절연막을 형성하는 공정,
    (e) 상기 제1층간 절연막 및 상기 제2실리사이드 층을 연마함으로써, 상기 제1게이트 전극 및 상기 제2게이트 전극의 각각의 상면을 상기 제1층간 절연막 및 상기 제2실리사이드 층에서 노출시키고, 상기 제1게이트 전극의 상면에 접하는 제3실리사이드 층과, 상기 제2게이트 전극의 상면에 접하는 제4실리사이드 층을 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 제1게이트 전극 및 상기 제2게이트 전극 각각의 위에 제1금속막을 형성한 후, 열처리에 따른 실리사이드화 함으로써, 상기 제1게이트 전극의 상면에 접하는 제5실리사이드 층과, 상기 제2게이트 전극의 상면에 접하는 제6실리사이드 층을 형성하는 공정을 가지며,
    상기 제1소스-드레인 영역, 상기 제1게이트 전극, 상기 제2게이트 전극 및 상기 제2절연막은, 상기 메모리 셀을 구성하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제3실리사이드 층 및 상기 제4실리사이드 층은, 상기 제5실리사이드 층 및 제6실리사이드 층보다 막 두께가 작은, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (e) 공정에서는, 알칼리성 용제를 포함하는 슬러리를 이용하여 연마함으로써, 상기 제1게이트 전극 및 상기 제2게이트 전극의 각각의 상면을 상기 제1층간 절연막 및 상기 제2실리사이드 층에서 노출시키고, 상기 제3실리사이드 층 및 상기 제4실리사이드 층을 형성하는, 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    (g) 상기 (f) 공정 후, 상기 메모리 셀 상에 제2층간 절연막을 형성한 후, 상기 제1층간 절연막 및 상기 제2층간 절연막을 관통하는 컨택트 플러그를 형성하는 공정,
    (h) 상기 제2층간 절연막 상에, 복수의 제1홈을 갖는 제3층간 절연막을 형성하는 공정,
    (i) 제3스퍼터링을 함으로써, 상기 제3층간 절연막 상에 제3금속막을 형성하는 공정,
    (j) 상기 제3금속막 상에 제4금속막을 형성한 후, 상기 제3층간 절연막 상의 제3금속막 및 상기 제4금속막을 제거함으로써, 상기 복수의 제1홈의 각각의 내측에 매립된 상기 제3금속막 및 상기 제4금속막을 포함하는 배선을 형성하는 공정을 더 가지며,
    상기 (f) 공정에서는, 제2스퍼터링을 함으로써 상기 제1금속막을 형성한 후, 상기 제5실리사이드 층 및 상기 제6실리사이드 층을 형성하며,
    상기 제2스퍼터링에서 스퍼터 대상인 제2타겟에 인가하는 제2전원의 크기는, 상기 제3스퍼터링에서 스퍼터 대상인 제3타겟에 인가하는 제3전원의 크기보다도 작은, 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (b)공정에서는, 상기 반도체 기판의 제1영역에, 상기 제1절연막, 제1게이트 전극, 상기 제2절연막, 상기 제2게이트 전극 및 상기 제1소스-드레인 영역을 형성하고, 상기 제1영역과는 다른 제2영역의 상기 반도체 기판상에, 제4절연막을 통해서 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 옆의 반도체 기판의 주면에 제2소스-드레인 영역을 형성하고,
    상기 (c) 공정에서는, 상기 제1실리사이드 층 및 상기 제2실리사이드 층과, 상기 제2소스-드레인 영역의 상면에 접하는 제7실리사이드 층을 형성하고,
    상기 (e) 공정에서는, 상기 제1층간 절연막 및 상기 제2실리사이드 층을 연마함으로써, 상기 제1게이트 전극, 상기 제2게이트 전극 및 상기 더미 게이트 전극의 각각의 상면을 노출시키고,
    (e1) 상기 (e) 공정 후, 상기 (f) 공정 전에, 상기 더미 게이트 전극을 제거함으로써 제2홈을 형성한 후, 상기 제2홈 내에 금속 게이트 전극을 매립하는 공정을 더 가지며,
    상기 제2소스-드레인 영역 및 상기 금속 게이트 전극은, 전계 효과 트랜지스터를 구성하는, 반도체 장치의 제조 방법.
  6. 비휘발성 메모리의 메모리 셀을 구비한 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판상에 제1절연막을 통해서 형성된 제1게이트 전극과, 상기 반도체 기판상에, 내부에 전하 축적부를 갖는 제2절연막을 통해서 형성된 제2게이트 전극과, 상기 제1게이트 전극 및 상기 제2게이트 전극 사이에 개재하는 제3절연막을 마련하고, 상기 제1게이트 전극 및 상기 제2게이트 전극을 끼우도록 상기 반도체 기판의 주면에 제1소스-드레인 영역을 형성하는 공정,
    (c) 상기 제1소스-드레인 영역의 상면에 접하는 제1실리사이드 층을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 반도체 기판상에 제1층간 절연막을 형성하는 공정,
    (e) 상기 제1층간 절연막을 연마함으로써, 상기 제1게이트 전극 및 상기 제2게이트 전극 각각의 상면을 상기 제1층간 절연막에서 노출하는 공정,
    (f) 상기 (e) 공정 후, 상기 제1게이트 전극 및 상기 제2게이트 전극 각각의 위에 제1금속막을 형성한 후, 열처리에 의해 실리사이드화함으로써, 상기 제1게이트 전극의 상면에 접하는 제2실리사이드 층과, 상기 제2게이트 전극의 상면에 접하는 제3실리사이드 층을 형성하는 공정,
    (g) 상기 (f) 공정 후, 상기 제1게이트 전극 및 상기 제2게이트 전극 각각의 위에 제2금속막을 형성한 후, 열처리에 의해 실리사이드화함으로써, 상기 제1게이트 전극의 상면에 접하는 제4실리사이드 층과, 상기 제2게이트 전극의 상면에 접하는 제5실리사이드 층을 형성하는 공정을 가지며,
    상기 제1소스-드레인 영역, 상기 제1게이트 전극, 상기 제2게이트 전극 및 상기 제2절연막은, 상기 메모리 셀을 구성하고,
    상기 제2실리사이드 층 및 상기 제3실리사이드 층은, 상기 제4실리사이드 층 및 제5실리사이드 층보다도 막 두께가 작은, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    (e1) 상기 (e) 공정 후, 상기 (f) 공정 전에, 상기 제1게이트 전극 및 상기 제2게이트 전극의 각각의 상면을 상기 반도체 기판의 주면 측으로 후퇴시키는 공정을 더 갖는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 (f) 공정에서는, 제1스퍼터링을 함으로써 상기 제1금속막을 형성한 후, 상기 제2실리사이드 층 및 상기 제3실리사이드 층을 형성하며,
    상기(g) 공정에서는, 제2스퍼터링을 함으로써 상기 제2금속막을 형성한 후, 상기 제4실리사이드 층 및 상기 제5실리사이드 층을 형성하며,
    상기 제1스퍼터링에서 스퍼터 대상인 제1타겟에 인가하는 제1전원의 크기는, 상기 제2스퍼터링에서 스퍼터 대상인 제2타겟에 인가하는 제2전원의 크기보다도 작은, 반도체 장치의 제조 방법.
  9. 비휘발성 메모리의 메모리 셀을 구비한 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판상에 제1절연막을 통해서 형성된 제1게이트 전극과, 상기 반도체 기판상에, 내부에 전하 축적부를 갖는 제2절연막을 통해서 형성된 제2게이트 전극과, 상기 제1게이트 전극 및 상기 제2게이트 전극 사이에 개재하는 제3절연막을 마련하고, 상기 제1게이트 전극 및 상기 제2게이트 전극을 끼우도록 상기 반도체 기판의 주면에 제1소스-드레인 영역을 형성하는 공정,
    (c) 상기 제1소스-드레인 영역의 상면에 접하는 제1실리사이드 층을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 반도체 기판상에 제1층간 절연막을 형성하는 공정,
    (e) 상기 제1층간 절연막을 연마함으로써, 상기 제1게이트 전극 및 상기 제2게이트 전극의 각각의 상면을 상기 제1층간 절연막에서 노출하는 공정,
    (f) 상기 (e) 공정 후, 제1스퍼터링을 함으로써 상기 제1게이트 전극 및 상기 제2게이트 전극의 각각의 위에 제1금속막을 형성한 후, 열처리에 의해 실리사이드화함으로써, 상기 제1게이트 전극의 상면에 접하는 제2실리사이드 층과, 상기 제2게이트 전극의 상면에 접하는 제3실리사이드 층을 형성하는 공정,
    (g) 상기 (f) 공정 후, 상기 제1층간 절연막 상에 제2층간 절연막을 형성한 후, 상기 제1층간 절연막 및 상기 제2층간 절연막을 관통하는 컨택트 플러그를 형성하는 공정,
    (h) 상기 제2층간 절연막 상에, 복수의 홈을 갖는 제3층간 절연막을 형성하는 공정,
    (i) 제2스퍼터링을 함으로써, 상기 제3층간 절연막 상에 제3금속막을 형성하는 공정,
    (j) 상기 제3금속막 상에 제4금속막을 형성한 후, 상기 제3층간절연막 상 의 상기 제3금속막 및 상기 제4금속막을 제거함으로써, 상기 복수의 홈의 각각의 내측에 매립된 상기 제3금속막 및 상기 제4금속막을 포함하는 배선을 형성하는 공정을 더 가지며,
    상기 제1스퍼터링에서 스퍼터 대상인 제1타겟에 인가하는 제1전원의 크기는, 상기 제2스퍼터링에서 스퍼터 대상인 제2타겟에 인가하는 제2전원의 크기보다도 작은, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    (e1) 상기 (e) 공정 후, 상기 (f) 공정 전에, 상기 제1게이트 전극 및 상기 제2게이트 전극의 각각의 상면을 상기 반도체 기판의 주면 측으로 후퇴시키는 공정을 더 갖는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (f) 공정에서는, 상기 제1타겟과 상기 반도체 기판 사이에, 상기 반도체 기판의 주면에 대해서 수직인 방향으로 연재하는 관통 구멍을 복수 갖는 다공판을 배치하고 상기 제1스퍼터링을 함으로써, 제1금속막을 형성한 후, 상기 제2실리사이드 층 및 상기 제3실리사이드 층을 형성하는, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제1스퍼터링에서의 상기 제1타겟과 상기 반도체 기판 사이의 거리는, 상기 제2패퍼터링에서의 상기 제2타겟과 상기 반도체 기판 사이의 거리보다 큰, 반도체 장치의 제조 방법.
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