TW201826379A - 半導體裝置及其製造方法 - Google Patents

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鴨島隆夫
堀田孝次朗
松尾修志
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日商瑞薩電子股份有限公司
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Abstract

本發明之目的係於半導體基板上的層間絕緣膜內產生空隙之情形下，防止包夾有空隙之二以上的接觸栓塞彼此經由接觸栓塞形成時嵌入於空隙內之導電膜而短路。本發明在半導體基板SB的主面的溝槽D1內，形成與半導體基板SB的主面相較而言上表面的高度更低之元件分離區域EI，藉以截斷活性區域之半導體基板SB正上方所形成之空隙、及元件分離區域EI正上方所形成之空隙VD2，藉此防止導電膜嵌入於空隙VD2內。

Description

半導體裝置及其製造方法
本發明關於半導體裝置及其製造方法，舉例而言，能適宜使用於具備元件分離區域及接觸栓塞之半導體裝置。
就可電性寫入、抹除之非揮發性半導體記憶裝置而言，廣泛使用有EEPROM (Electrically Erasable and Programmable Read Only Memory；電子抹除式可複寫唯讀記憶體)。現在廣泛使用之快閃記憶體所代表之此等記憶裝置，係在MISFET(M etal Insulator Semiconductor Field Effect Transistor；金屬絕緣半導體場效電晶體)的閘極電極下具有由氧化膜圍繞之導電性的浮遊閘極電極或陷阱性絕緣膜，且將在浮遊閘極或陷阱性絕緣膜之電荷累積狀態作為記憶資訊，並將其作為電晶體的閾值而讀取。此陷阱性絕緣膜係指可累積電荷之絕緣膜，就一例而言可舉例氮化矽膜等。藉由如此朝往電荷累積區域之電荷的注入/釋出，而使MISFET的閾值平移，並作為記憶元件而運作。就此快閃記憶體而言而言，有一種使用M ONOS(Metal-Oxide-Nitride-Oxide-Semiconductor；金氧氮氧半導體)膜之分裂閘極型記憶體。
普知有以下技術：在半導體基板上配置複數個記憶體單元，並將不同電壓施加至各記憶體單元的電極之情形下，將相鄰之記憶體單元彼此藉由嵌入於半導體基板的主面的溝槽之絕緣膜所構成之元件分離區域而分離，並對著各自的記憶體單元的汲極區域連接將半導體基板上的層間絕緣膜加以貫穿之接觸栓塞。
舉例而言，專利文獻1(日本特開2007-35728號公報)記載：使位在相鄰之側壁間隔件間之前述元件分離之上表面、及此元件分離之其他區域的上表面各自的高度約略同等。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-35728號公報
[發明所欲解決之問題] 伴隨半導體裝置的微細化，當基板上相鄰之圖案彼此的距離變短時，則於以覆蓋該圖案之方式在基板上形成層間絕緣膜之際，有時會有在相鄰之圖案彼此之間的層間絕緣膜內形成空隙之情形。如此情形下，當將貫穿層間絕緣膜之二以上之接觸孔形成為包夾該空隙，並將金屬膜嵌入於此等接觸孔內而形成接觸栓塞時，則金屬膜亦嵌入於與各接觸孔連接之該空隙內，二以上之接觸栓塞彼此之間產生短路。
其他問題與新穎技術特徵，可由本說明書之記載及附加圖式瞭解。 [解決問題之方式]
若簡單說明本發明揭示的實施形態之代表性概要，則如下述。
本發明一實施形態之半導體裝置具有：二個接觸栓塞，貫穿半導體基板上的層間絕緣膜；第一導電膜、空隙、第二導電膜，於俯視下依序排列在二個接觸栓塞彼此之間的層間絕緣膜內；以及元件分離區域，形成於空隙正下方，且上表面的位置低於半導體基板的主面；且空隙形成於低於第一導電膜及第二導電膜之位置。
本發明其他實施形態之半導體裝置的製造方法，具有：元件分離區域形成步驟，在半導體基板的主面的溝槽內，形成與半導體基板的主面相較而言上表面的高度低之元件分離區域；層間絕緣膜形成步驟，將含有空隙之層間絕緣膜形成於半導體基板上及元件分離區域上；以及嵌入步驟，將俯視下包夾元件分離區域及空隙之二個接觸孔開口於層間絕緣膜，且將連接部嵌入於各接觸孔內。 [發明之效果]
依據本發明之一實施形態，則能提昇半導體裝置的性能。
[實施發明之較佳形態]
以下，基於圖式詳細說明本發明的實施形態。此外，用以說明實施形態之全圖對具有同一功能之構件標註同一符號，省略其重複說明。又，以下實施形態中，除非特別有必要，原則上不重複同一或同樣部分的說明。
＜半導體裝置的構造＞ 本實施形態之半導體裝置，將高低差設置在半導體基板的主面與元件分離區域的上表面之間，藉以於半導體基板上的層間絕緣膜內產生空隙之情形下，防止接觸栓塞形成時金屬嵌入於該空隙內而接觸栓塞彼此之間產生短路。在此， 說明具備將分裂閘極型MONOS記憶體加以構成之記憶體單元之半導體裝置。然而，形成於半導體基板上之元件不限於此，亦可係在基板上具有閘極圖案之MISF ET、或在基板上具有電極圖案之電容元件等。
以下使用圖1~圖7說明本實施形態之半導體裝置的構造。圖1係將本實施形態之半導體裝置加以顯示之俯視圖。圖2係將圖1的一部分擴大而顯示之俯視圖。 圖3~圖7係將本實施形態之半導體裝置加以顯示之剖視圖。圖3、圖4、圖5、圖6及圖7分別係圖2之A-A線、B-B線、C-C線、D-D線、及E-E線之剖視圖。圖1及圖2省略閘極絕緣膜、側壁、層間絕緣膜、配線、及矽化物層等之圖示。
如圖1及圖2所示，本實施形態之半導體裝置具備半導體基板，此半導體基板具有主面及其相反側之背面，且在半導體基板的主面側，半導體基板的主面即活性區域AR從嵌入於半導體基板的主面的溝槽內之元件分離區域EI露出。換言之，活性區域AR係由元件分離區域EI界定，且活性區域AR的平面形狀係由元件分離區域EI規定。活性區域AR具有：在沿著半導體基板的主面之X方向延伸之部分(以下稱作第一延伸部)；以及在係沿著半導體基板的主面之方向、且係與X方向正交之Y方向延伸之部分(以下稱作第二延伸部)。活性區域AR之中，將第一延伸部沿Y方向排列配置複數個，且將第二延伸部沿X方向排列配置複數個。亦即，活性區域AR具有於俯視下格子狀之佈局。
半導體基板的主面上及元件分離區域EI上，形成有在Y方向延伸之控制閘極電極CG、及在Y方向延伸之記憶體閘極電極MG。半導體基板上交錯配置有二個控制閘極電極CG與二個記憶體閘極電極MG。亦即，預定之控制閘極電極CG在X方向的一側壁與記憶體閘極電極MG相向，且在X方向的另一側壁與其他控制閘極電極CG相向。一個控制閘極電極CG與一個記憶體閘極電極MG係隔著含有電荷累積膜之絕緣膜(未圖示)而鄰接，且於俯視下與活性區域AR中之第一延伸部交叉。
在X方向上相鄰之二個第二延伸部彼此之間，二個控制閘極電極CG及二個記憶體閘極電極MG係與複數個第一延伸部交叉。又，在X方向上相鄰之二個第二延伸部彼此之間，上述二個控制閘極電極CG相鄰而相向，且於俯視下，該二個控制閘極電極CG彼此間未形成記憶體閘極電極MG、亦未形成第二延伸部。又，該二個控制閘極電極CG彼此間的各第一延伸部形成有n型半導體區域即汲極區域DR，且以包夾相互鄰接之控制閘極電極CG及記憶體閘極電極MG的方式而在該汲極區域DR之相反側的第一延伸部內形成有n型半導體區域即源極區域SR。
換言之，第一延伸部之中相互分離而形成之汲極區域DR及源極區域SR之間的第一延伸部上，配置有一個控制閘極電極CG及一個記憶體閘極電極MG。藉由下者而構成MONOS型記憶體的一個記憶體單元MC：形成於一個第一延伸部之一對源極區域SR與汲極區域DR；以及位在該一對源極區域SR與汲極區域DR之間的一個控制閘極電極CG及一個記憶體閘極電極MG。在第二延伸部形成n型半導體區域，且將複數個記憶體單元MC各自的源極區域SR經由第二延伸部而相互電性連接。
活性區域AR的第一延伸部以沿X方向排列之方式而形成有複數個記憶體單元MC，且沿Y方向排列之複數個第一延伸部各自形成有：記憶體單元MC，具有共通之控制閘極電極CG及記憶體閘極電極MG。X方向上彼此鄰接之第二延伸部彼此之間的一個第一延伸部，以汲極區域DR為中心而軸對稱地配置有二個記憶體單元MC。亦即，彼此鄰接之第二延伸部彼此之間，在X方向相鄰之記憶體單元MC彼此共有汲極區域DR。
在Y方向排列之複數個記憶體單元MC各自的汲極區域DR係在Y方向排列配置，且各汲極區域DR的上表面經由矽化物層S1(參照圖3)而連接有將半導體基板上的層間絕緣膜IL(參照圖3)加以貫穿之接觸栓塞CP。亦即，連接至不同第一延伸部之接觸栓塞CP係在Y方向排列配置，且Y方向上相鄰之接觸栓塞CP彼此之間的區域正下方形成有在Y方向由二個第一延伸部包夾之元件分離區域EI。
在此，Y方向中之接觸栓塞CP的寬度小於活性區域AR的第一延伸部的短邊方向(Y方向)之寬度。又，第一延伸部正上方的接觸栓塞CP在Y方向從該第一延伸部的端部分離。如圖2所示，於俯視下在Y方向相鄰之接觸栓塞CP與元件分離區域EI之間的層間絕緣膜(未圖示)內，形成有連接至接觸栓塞CP、且與接觸栓塞CP成為一體之金屬膜(導電膜)VM1。金屬膜VM1位在活性區域AR的第一延伸部正上方，且係於俯視下沿Y方向延伸之圖案。
又，於俯視下，在Y方向相鄰之二個接觸栓塞CP彼此之間所形成之二個金屬膜VM1，其彼此之間形成有：空隙VD2，形成於元件分離區域內、並在Y方向延伸。亦即，在Y方向依序形成有接觸栓塞CP、金屬膜VM1、空隙VD2、金屬膜VM1、及接觸栓塞CP。空隙VD2位在元件分離區域EI正上方。
如圖3所示，本實施形態之半導體裝置具有例如由單結晶Si(矽)構成之半導體基板SB。半導體基板SB的主面形成有到達半導體基板SB的中途深度之p型半導體區域即井WL。井WL以較稀的濃度導入有p型雜質(例如B(硼))。圖3係沿著活性區域的第一延伸部之延伸方向之剖視圖，且顯示該第一延伸部與其上部的一對記憶體單元MC、及記憶體單元MC的汲極區域DR所連接之接觸栓塞CP。
半導體基板SB的主面上隔著閘極絕緣膜GI而依序形成有控制閘極電極CG及絕緣膜IF5。閘極絕緣膜GI例如由氧化矽膜構成，控制閘極電極CG例如由聚矽膜構成。絕緣膜IF5係例如由氮化矽膜構成之罩蓋絕緣膜，且與控制閘極電極CG同樣在Y方向延伸。由閘極絕緣膜GI、控制閘極電極CG、及絕緣膜IF5所構成之層疊膜(以下有時會有稱作閘極堆疊之情形)的一側壁隔著ONO(oxide-nitride- oxide；氧化物-氮化物-氧化物)膜ON而形成有記憶體閘極電極MG。又，記憶體閘極電極MG的底面與半導體基板SB的主面之間亦插設有該ONO膜ON。
閘極堆疊與記憶體閘極電極MG之間、及記憶體閘極電極MG與半導體基板SB的主面之間，連續形成有ONO膜ON。亦即，ONO膜ON具有L字型的剖面。ONO膜ON係由依序形成於半導體基板SB上之氧化矽膜(上層氧化膜)OX1、氮化矽膜NF、及氧化矽膜(下層氧化膜)OX2所構成之層疊膜。亦即，ONO膜ON係由從控制閘極電極CG朝記憶體閘極電極MG而依序形成之氧化矽膜OX1、氮化矽膜NF、及氧化矽膜OX2所構成。氮化矽膜NF係記憶體單元MC之中將電荷作為記憶資訊加以累積之部分，亦即電荷累積膜(電荷累積部、電荷累積層、陷阱性絕緣膜)。
含有閘極堆疊、記憶體閘極電極MG、及ONO膜ON之圖案兩側的側壁各自係由側壁SW覆蓋。側壁SW例如由依序形成半導體基板SB上之氧化矽膜及氮化矽膜構成。又，以在X方向(從控制閘極電極CG至記憶體閘極電極MG各自之閘極長度方向)包夾該圖案之方式，在半導體基板SB的上表面形成一對源極區域SR與汲極區域DR。X方向中之側壁SW的寬度例如係50nm。
源極區域SR與汲極區域DR各自係將n型雜質(例如P(磷)或As(砷))導入至半導體基板SB的主面而形成之n型半導體區域。源極區域SR與汲極區域DR各自係由n型雜質濃度較低的擴充區域(extension)、及n型雜質濃度高於擴充區域之擴散區域所構成。圖式未顯示擴充區域及擴散區域的邊界，而係顯示成為一體的構造。擴充區域與擴散區域相比，形成深度淺，且位在控制閘極電極CG及記憶體閘極電極MG正下方之與半導體基板SB的主面相近之區域。源極區域SR與汲極區域DR各自的形成深度淺於井WL的形成深度。
從閘極堆疊、記憶體閘極電極MG、ONO膜ON、及側壁SW露出之源極區域SR與汲極區域DR各自的上表面形成有矽化物層S1。又，從側壁SW露出之記憶體閘極電極MG的上表面亦形成有矽化物層S1。矽化物層S1例如由NiSi(鎳矽化物)或CoSi(鈷矽化物)構成，且具有以下作用：降低記憶體閘極電極MG、源極區域SR、汲極區域DR各自與接觸栓塞CP之連接電阻。
一對源極區域SR與汲極區域DR、控制閘極電極CG、記憶體閘極電極MG、ONO膜ON，構成一個記憶體單元MC。圖3顯示二個相向之記憶體單元MC共有汲極區域DR之構造。記憶體單元MC係由二個電晶體(MISFET；場效電晶體)亦即控制電晶體及記憶體電晶體而構成。控制閘極電極CG、及一對源極區域SR與汲極區域DR構成控制電晶體，且記憶體閘極電極MG、及該一對源極區域SR與汲極區域DR構成記憶體電晶體。亦即，構成一個記憶體單元MC之控制電晶體及記憶體電晶體共有源極/汲極區域。ONO膜ON係作為含有記憶體閘極電極MG之記憶體電晶體的閘極絕緣膜而發揮功能。
半導體基板SB的主面、閘極堆疊、ONO膜ON、記憶體閘極電極MG、及側壁SW各自之上形成有層間絕緣膜IL，用以覆蓋記憶體單元MC。將層間絕緣膜IL的上表面平坦化。層間絕緣膜IL主要由氧化矽膜構成。其中，雖省略圖示，但層間絕緣膜IL係由形成於半導體基板SB的主面上之薄的襯膜、及形成於該襯膜上之厚的氧化矽膜所構成。該襯膜(未圖示)例如由氮化矽膜構成，且作為後述接觸孔開口之際之蝕刻阻擋膜而發揮功能。從半導體基板SB的主面至層間絕緣膜IL的上表面為止之高度亦即層間絕緣膜IL的膜厚例如係220nm。
汲極區域DR正上方形成有將層間絕緣膜IL加以貫穿之接觸孔(連接孔)CH。接觸孔CH內嵌入有接觸栓塞(連接部)CP。接觸栓塞CP的上表面係與層間絕緣膜IL的上表面在約略同一面平坦化，且接觸栓塞CP的下表面經由矽化物層S1而連接至汲極區域DR。接觸栓塞CP係在垂直於半導體基板SB的主面的方向(高度方向；Z方向)延伸之柱狀的導體膜(金屬膜)，且從層間絕緣膜IL的上表面連延至下表面而形成。亦即，接觸栓塞CP貫穿層間絕緣膜IL。接觸栓塞CP及層間絕緣膜IL構成本實施形態之半導體裝置的接觸層。從接觸栓塞的下表面至上表面為止之高度例如係220nm。
接觸栓塞CP係由將接觸孔CH的底面與側壁加以覆蓋之薄的阻障導體膜、及接觸孔CH內隔著該阻障導體膜而形成之主導體膜所構成。阻障導體膜係例如由TiN(氮化鈦)膜等構成，主導體膜係例如由W(鎢)膜等構成。阻障導體膜的材料不限於TiN，亦可使用Ti(鈦)、Ta(鉭)、或TaN(氮化鉭)等。 未圖示區域之中，將針對半導體基板SB上所形成之複數個記憶體單元MC各自的源極區域SR供給共通電壓之接觸栓塞CP，係經由矽化物層S1而連接至源極區域SR的上表面。又，未圖示區域形成有經由矽化物層S1而連接至記憶體閘極電極MG的上表面之接觸栓塞CP。又，係未圖示部分、且係往控制閘極電極CG之供電部，在從絕緣膜IF5露出之控制閘極電極CG的上表面形成有矽化物層S1，且該矽化物層S1上連接有接觸栓塞CP。
接觸栓塞CP係形成於X方向上相鄰之一對控制閘極電極CG彼此間。記憶體閘極電極MG係相鄰在控制閘極電極CG的側壁中之與接觸栓塞CP相向之側壁的相反側之側壁而形成。
層間絕緣膜IL上及接觸栓塞CP上形成有例如主要由Cu(銅)膜構成之配線M1。配線M1經由接觸栓塞CP及矽化物層S1而電性連接至汲極區域DR。配線M1具有作為位元線之作用，且與活性區域的第一延伸部同樣在X方向延伸。在此雖然未圖示，但配線M1形成於將層間絕緣膜IL上所形成之其他層間絕緣膜加以貫穿之溝槽內。又，包含配線M1之第一配線層上，層疊有未圖示之複數個配線層。
圖4顯示係沿著X方向之剖面、且係包含圖1所示之金屬膜VM1之剖面。亦即，圖4係於俯視下圖1所示之接觸栓塞CP與元件分離區域EI之間的區域中沿著X方向之剖視圖。如圖4所示，記憶體單元MC的構造係與圖3同樣。但是，圖4未顯示接觸栓塞CP，而顯示與接觸栓塞CP成為一體之金屬膜VM1。
金屬膜VM1係由構成在X方向(閘極長度方向)彼此相鄰的二個記憶體單元MC中之各記憶體單元MC的閘極堆疊所包夾之位置，形成於層間絕緣膜IL內。亦即，將X方向上相向而彼此相鄰之二個控制閘極電極CG各者的側壁加以覆蓋之側壁SW彼此之間形成有金屬膜VM1，且其周圍係由層間絕緣膜IL覆蓋。在該閘極堆疊的高度亦即垂直於半導體基板SB的主面的方向，從半導體基板SB的主面至絕緣膜IF5的上表面之距離例如係150nm。在X方向相鄰之控制閘極電極CG彼此之間的距離例如係200nm。又，在X方向上相鄰之控制閘極電極CG彼此之間相向之側壁SW彼此之間的距離例如係100nm。
又，圖6顯示係沿著Y方向之剖面、且係包含圖1所示之接觸栓塞CP、元件分離區域EI、金屬膜VM1、及空隙VD2之剖面。如圖6所示，金屬膜VM1具有從接觸栓塞CP的側壁往沿著半導體基板SB的主面之方向突出之構造，且與接觸栓塞CP成為一體。亦即，金屬膜VM1連接至接觸栓塞CP，且係由與接觸栓塞CP相同的金屬膜構成。其中，有時會有金屬膜VM1僅由上述阻障導體膜構成之情形、及金屬膜VM1係由上述阻障導體膜及上述主導體膜構成之情形。
金屬膜VM1係藉由在元件分離區域EI內所形成之空隙，接觸栓塞CP形成時嵌入之連接構件所構成。二個接觸栓塞CP各者相向之側壁連接有金屬膜VM1。其中，連接至一接觸栓塞CP之金屬膜VM1與連接至另一接觸栓塞CP之金屬膜VM1係相互分離。
將元件分離區域EI嵌入於半導體基板SB的主面所形成之溝槽D1內，但未完全嵌入溝槽D1。亦即，將溝槽D1內由下者完全嵌入：元件分離區域EI，覆蓋溝槽D1的底面，且嵌入溝槽D1的大部分；以及層間絕緣膜IL，形成於元件分離區域EI上。換言之，溝槽D1內形成有元件分離區域EI、及元件分離區域EI上之層間絕緣膜IL。元件分離區域EI具有STI(Shallow Trench Isolation；淺溝槽分離)構造。
圖5顯示係沿著X方向之剖面、且係包含圖1所示之元件分離區域EI及空隙VD2之剖面。亦即，圖5係於俯視下圖1所示之二個第一延伸部之間的區域中之沿著X方向的剖視圖。如圖5及圖6所示，半導體基板SB上形成有嵌入於半導體基板SB的主面所形成之溝槽內之元件分離區域EI。如圖5所示，構成記憶體單元之閘極堆疊、ONO膜ON、記憶體閘極電極MG、及側壁SW係形成於元件分離區域EI上。
在此，在X方向上相鄰之二個閘極堆疊所包夾的位置，層間絕緣膜IL內形成有空隙VD2。亦即，將在X方向相向而相鄰之二個控制閘極電極CG各者的側壁加以覆蓋之側壁SW彼此之間形成有空隙VD2。亦即，空隙VD2係其周圍由層間絕緣膜IL覆蓋。如圖6所示，金屬膜VM1不完全由層間絕緣膜IL覆蓋，且一部分連接至接觸栓塞CP，相對於此，空隙VD2完全由層間絕緣膜IL覆蓋，且不接觸於金屬膜VM1、亦不接觸於接觸栓塞CP。
如圖4及圖5所示，金屬膜VM1及空隙VD2各者在沿著X方向與Z方向之面具有例如橢圓狀的剖面。又，金屬膜VM1及空隙VD2各者沿Y方向延伸。亦即，金屬膜VM1及空隙VD2各者具有圓柱狀的立體形狀。
如圖6所示，在Y方向上相鄰之接觸栓塞CP彼此之間，各者的接觸栓塞CP所連接之金屬膜VM1係沿Y方向排列形成，且相互分離之此等金屬膜VM1均位在約略同一高度。亦即，下兩者約略同一：相鄰之接觸栓塞CP中之一接觸栓塞CP所連接之金屬膜VM1與半導體基板SB的主面之最短距離(高度)；以及另一接觸栓塞CP所連接之金屬膜VM1與半導體基板SB的主面之最短距離(高度)。此外，本發明所謂之高度，係指垂直於半導體基板SB的主面的方向中之距離或位置。以下有時會有將垂直於半導體基板SB的主面的方向稱作高度方向之情形。
又，金屬膜VM1與半導體基板SB的主面之最短距離(高度)係與下者的最短距離(高度)約略同一：空隙VD2；以及空隙VD2正下方的元件分離區域EI的上表面。其中，本實施形態之中，元件分離區域EI的上表面的位置低於半導體基板SB的主面，因此空隙VD2的形成位置低於金屬膜VM1的形成位置。
舉例而言，於從活性區域之半導體基板SB的主面至層間絕緣膜IL的上表面為止的高度係約220nm之情形下，則高度方向中之從活性區域之半導體基板SB的主面至金屬膜VM1的底面為止的高度係60nm左右，且從金屬膜VM1的上表面至層間絕緣膜IL的上表面為止的高度係110nm左右。此情形下，高度方向中之從元件分離區域EI的上表面至空隙VD2的底面為止的高度係60nm左右，且從空隙VD2的上表面至層間絕緣膜IL的上表面為止的高度係160nm左右。
在此，高度方向中之金屬膜VM1及空隙VD2各者的厚度(距離)b約略同一，該厚度b例如係50nm。又，高度方向中之半導體基板SB的主面與元件分離區域EI的上表面的距離a大於50nm。亦即，算式a＞b成立。因此，高度方向上，金屬膜VM1的底面與空隙VD2之間係分離。亦即，高度方向上，以下兩者之間的距離c係與距離a同一：金屬膜VM1的上表面及下表面之中間點；以及空隙VD2的上表面及下表面之中間點；且距離c的大小係50nm以上。亦即算式a=c成立。此外，高度方向中之金屬膜VM1的下表面與空隙VD2的下表面之間的距離係與距離c相同大小。
故，高度方向中之金屬膜VM1與空隙VD2之間的距離d，可由從距離a減去厚度(距離)b而求得。換言之，算式d=c-b=a-b=d＞0成立。此外，距離a表示元件分離區域EI的上表面相對於半導體基板SB的主面之後退量。又，距離a表示半導體基板SB的主面與元件分離區域EI的上表面之高低差的大小。
此外，在此說明金屬膜VM1及空隙VD2各者的厚度係相同之情形，但金屬膜VM1及空隙VD2各者的厚度亦可係相互不同大小。此情形下，距離a及距離c亦大於金屬膜VM1及空隙VD2任一者的厚度。
於從活性區域之半導體基板SB的主面至層間絕緣膜IL的上表面為止的高度係220nm之情形下，由於距離a係50nm以上，因此從元件分離區域EI的上表面至層間絕緣膜IL的上表面為止的距離係250nm以上。
本實施形態的主要特徵如下：將元件分離區域EI的上表面形成為低於半導體基板SB的主面，藉以在半導體基板SB上相鄰之圖案彼此之間形成空隙之際，使該空隙在元件分離區域EI與半導體基板SB的主面之邊界部上斷裂，防止空隙在一方向連續延伸。藉此，如同後述，能防止經由該空隙內所嵌入之金屬膜而接觸栓塞CP彼此短路。
圖7沿著控制閘極電極CG的延伸方向(閘極寬度方向)而顯示係沿著Y方向之剖面、且係包含圖1所示之控制閘極電極CG之閘極堆疊的剖面。如圖7所示，閘極堆疊的一部分位在活性區域AR(參照圖1)的第一延伸部正上方，且閘極堆疊的其他部分位在元件分離區域EI正上方。亦即，控制閘極電極CG跨越元件分離區域EI與活性區域各者而延伸。
本實施形態之中，元件分離區域EI的上表面低於半導體基板SB的主面，因此元件分離區域EI正上方之控制閘極電極CG的上表面的位置低於與元件分離區域EI相鄰之活性區域AR之半導體基板SB的主面正上方的控制閘極電極CG的上表面的位置。
＜非揮發性記憶體之運作＞ 其次，參照圖23說明非揮發性記憶體的運作例。
本實施形態之記憶體單元具有MISFET構造，且將該MISFET的閘極電極下的陷阱性絕緣膜之電荷累積狀態作為記憶資訊，並將其作為電晶體的閾値而讀取。陷阱性絕緣膜係可累積電荷之絕緣膜，就一例而言，例舉氮化矽膜等。藉由朝往如此電荷累積區域之電荷的注入/釋出而使MISFET的閾值平移並作為記憶元件而運作。就使用陷阱性絕緣膜之非揮發性半導體記憶裝置而言，如同本實施形態之記憶體單元，會有分裂閘極型的MONOS記憶體。
圖23係將本實施形態之「寫入」、「抹除」、及「讀取」時之朝往選擇記憶體單元的各部位之電壓的施加條件的一例加以顯示之表。圖23之表記載有：於「寫入」、「抹除」、及「讀取」時各情況下，施加至如圖3所示之記憶體單元MC的記憶體閘極電極MG之電壓Vmg、施加至源極區域SR之電壓Vs、施加至控制閘極電極CG之電壓Vcg、施加至汲極區域DR之電壓Vd、及施加至半導體基板SB的上表面的井WL之基準電壓Vb。在此所謂之選擇記憶體單元，係指作為進行「寫入」、「抹除」、或「讀取」對象而選擇之記憶體單元。
此外，圖23之表所示者係電壓施加條件的適宜一例，不限定於此，可因應於需要而進行各種變更。又，本實施形態之中，將朝往記憶體電晶體的ONO膜ON中之電荷累積部即氮化矽膜NF(參照圖3)之電子之注入定義為「寫入」、並將孔洞(hole；電洞)之注入定義為「抹除」。
又，圖23之表之中，A欄對應於寫入方法係SSI(Source Side Injection：源極側注入)方式、且抹除方法係BTBT(Band-To-Band Tunneling：帶間穿隧現象)方式之情形，B欄對應於寫入方法係SSI方式、且抹除方法係FN(Fowler Nordheim；富爾諾罕)方式之情形，C欄對應於寫入方法係FN方式、且抹除方法係BTBT方式之情形，D欄對應於寫入方法係FN方式、且抹除方法係FN方式之情形。
SSI方式能視為將熱電子注入至氮化矽膜NF而藉以對記憶體單元進行資料的寫入之運作法，BTBT方式能視為將熱孔注入至氮化矽膜NF而進行記憶體單元的資料的抹除之運作法，FN方式能視為藉由電子或孔洞之穿隧而進行寫入或抹除之運作法。若以其他表現描述FN方式，則FN方式之寫入能視為藉由FN穿隧效應將電子注入至氮化矽膜NF而藉以對記憶體單元進行資料的寫入之運作方式，且FN方式之抹除能視為藉由FN穿隧效應將孔洞注入至氮化矽膜NF而藉以進行記憶體單元的抹除之運作方式。以下，具體說明。
寫入方式有以下方式：利用稱作所謂SSI方式之源極側注入所行之熱電子注入而進行寫入之寫入方式(熱電子注入寫入方式)；以及藉由稱作所謂FN方式之FN穿隧而進行寫入之寫入方式(穿隧寫入方式)。
SSI方式之寫入例如將如圖23的表的A欄或B欄之「寫入運作電壓」所示之電壓(Vmg=10V、Vs=5V、Vcg=1V、Vd=0.5V、Vb=0V)，施加至進行寫入之選擇記憶體單元的各部位，且將電子注入至選擇記憶體單元的ONO膜ON中之氮化矽膜NF中而藉以進行寫入。
此際，熱電子產生在二個閘極電極(圖3之記憶體閘極電極MG及控制閘極電極CG)間下的通道區域(源極、汲極間)，且將熱電子注入至記憶體閘極電極MG下的ONO膜ON中的電荷累積部即氮化矽膜NF。注入之熱電子(電子)由ONO膜ON中之氮化矽膜NF中的陷阱能階所補捉，此結果，記憶體電晶體的閾值電壓上昇。亦即，記憶體電晶體成為寫入狀態。
FN方式之寫入例如將圖23的表的C欄或D欄的「寫入運作電壓」所示之電壓(Vmg=-12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)施加至進行寫入之選擇記憶體單元的各部位，且在選擇記憶體單元使電子從記憶體閘極電極MG穿隧而注入至ONO膜ON中的氮化矽膜NF，藉以進行寫入。此際，電子係從記憶體閘極電極MG藉由FN穿隧(FN穿隧效應)而將氧化矽膜OX2(參照圖3)加以穿隧且注入至ONO膜ON中，並由ONO膜ON中的氮化矽膜NF中的陷阱能階所補捉，此結果，記憶體電晶體讀閾值電壓上昇。亦即，記憶體電晶體成為寫入狀態。
此外，FN方式之寫入之中，亦能使電子從半導體基板SB穿隧而注入至ONO膜ON中的氮化矽膜NF藉以進行寫入，於此情形下，則可將寫入運作電壓定為使例如圖23的表的C欄或D欄之「寫入運作電壓」正負逆轉者。
抹除方法會有稱為所謂BTBT方式之藉由BTBT所行之熱孔注入而進行抹除之抹除方式(熱孔注入抹除方式)、稱為所謂FN方式之藉由FN穿隧而進行抹除之抹除方式(穿隧抹除方式)。
BTBT方式之抹除之中，將由BTBT所產生之孔洞(電洞)注入至電荷累積部(ONO膜ON中的氮化矽膜NF)而藉以進行抹除。例如將如圖23的表的A欄或C欄的「抹除運作電壓」所示之電壓(Vmg=-6V、Vs=6V、Vcg=0V、Vd=open、Vb=0V)施加至進行抹除之選擇記憶體單元的各部位。藉此，藉由BTBT現象而使孔洞產生且進行電場加速，藉以將孔洞注入至選擇記憶體單元的ONO膜ON中之氮化矽膜NF中，藉此使記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為抹除狀態。
FN方式之抹除之中，將例如由如圖23的表的B欄或D欄的「抹除運作電壓」所示之電壓(Vmg=12V、Vs=0V、Vcg=0V、Vd=0V、Vb=0V)施加至進行抹除之選擇記憶體單元的各部位，且在選擇記憶體單元使孔洞從記憶體閘極電極MG穿隧並注入至ONO膜ON中的氮化矽膜NF，藉以進行抹除。此際，孔洞係從記憶體閘極電極MG藉由FN穿隧(FN穿隧效應)而將氧化矽膜OX2(參照圖3)穿隧並注入至ONO膜ON中，且由ONO膜ON中之氮化矽膜NF中的陷阱能階所補捉，此結果，記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為抹除狀態。
此外，FN方式之抹除之中，能使孔洞從半導體基板SB穿隧而注入至ONO膜ON中之氮化矽膜NF，藉以進行抹除，於此情形下，能將抹除運作電壓定為使例如圖23的表的B欄或D欄的「抹除運作電壓」正負逆轉者。
讀取時，將例如圖23的表的A欄、B欄、C欄、或D欄的「讀取運作電壓」所示之電壓施加至進行讀取之選擇記憶體單元的各部位。能利用將施加至讀取時之記憶體閘極電極MG之電壓Vmg定為寫入狀態中記憶體電晶體的閾值電壓與抹除狀態中閾值電壓之間的値，而判斷寫入狀態與抹除狀態。
＜半導體裝置的效果＞ 以下，使用顯示比較例之圖26說明本實施形態之半導體裝置的效果。圖26係顯示比較例之半導體裝置之剖視圖。圖26係與圖6對應之位置中之剖視圖。
將閘極電極等構成之圖案形成於半導體基板上，並藉由層間絕緣膜嵌入該圖案彼此之間之際，有以下方法：使用塗布法或CVD(Chemical Vapor Deposition； 化學氣相沉積)法等而將絕緣膜沉積在半導體基板上，藉此形成由該絕緣膜構成之層間絕緣膜。相對於此，近年伴隨半導體裝置的微細化，而半導體基板上所形成之圖案彼此之間隔有縮小之傾向，因此不易藉由上述方法將圖案彼此之間以絕緣膜完全嵌入。此結果，當於嵌入性不佳之條件下進行該絕緣膜之成膜時，則相鄰之圖案彼此之間的層間絕緣膜內產生空隙。
如此空隙係於分別沿第一方向延伸之二個圖案在第二方向相鄰之情形下，在該二個圖案之彼此間，沿第一方向延伸而形成。在此，可考慮為在此等二個圖案之間將複數個接觸孔沿第一方向排列形成，並將接觸栓塞形成於此等複數個接觸孔各者的內部。此時，複數個接觸孔各者連接至沿第一方向延伸之一個空隙，因此相鄰之二個接觸孔經由空隙而連接。
其後，為了在各接觸孔內形成接觸栓塞，而藉由CVD法形成金屬膜，則該金屬膜(例如阻障導體膜及主導體膜)不僅嵌入於接觸孔內，亦嵌入於空隙內。因此，產生以下問題：原本應相互絕緣之二個接觸栓塞彼此經由嵌入於層間絕緣膜內的空隙之金屬膜而短路。亦即，成為如圖26所示之構造。如上所述，接觸栓塞CP彼此經由嵌入於空隙VD內之導電膜VM而連接的現象有時稱為串接(pipi ng)。
如圖26所示，將不同記憶體單元各者加以構成之汲極區域DR，包夾元件分離區域EI而沿Y方向(第一方向)排列形成於半導體基板SB的主面。各汲極區域DR正上方形成有將層間絕緣膜IL加以貫穿之接觸栓塞CP。接觸栓塞CP與汲極區域DR之間形成有矽化物層S1，且接觸栓塞CP上形成有配線M1。
層間絕緣膜IL內形成有在Y方向延伸之空隙VD，且空隙VD內嵌入有金屬膜VM。空隙VD及金屬膜VM連接至相互形成於不同汲極區域DR正上方之接觸栓塞CP各者。
半導體基板SB的主面的高度與元件分離區域EI的上表面的高度位在約略同一高度。即使半導體基板SB的主面與元件分離區域EI的上表面之高度有差，該高低差比起高度方向中之從空隙VD的下表面至上表面為止的厚度亦即高度方向中之自金屬膜VM的下表面至上表面為止的厚度而言，亦為小。
在此，係將一個金屬膜VM的一端部連接至第一記憶體單元所連接之接觸栓塞CP，且將該金屬膜VM的另一端部連接至第二記憶體單元所連接之接觸栓塞CP。因此，產生以下問題：因接觸栓塞CP彼此之間發生短路，不同汲極區域DR彼此成為同電位，而使得複數個記憶體單元不會正常運作。
為了防止如此問題之發生，可考慮擴大半導體基板上所形成之閘極電極等圖案彼此的間隔，俾不產生空隙，但此情形下，不易進行半導體裝置之微細化，且產生半導體裝置的性能降低之問題。又，可考慮將半導體基板上所形成之閘極電極的高度予以低抑，藉以防止空隙之產生，但此情形下，產生下述問題：閘極電極的電阻値上昇；以及朝往半導體基板之離子佈植步驟中之、閘極電極之作為佈植阻止膜的功能降低。
又，分裂閘極型的MONOS型記憶體單元之中，由下述目的來看，吾人期望閘極長度方向中之記憶體閘極電極的兩側的側壁垂直於半導體基板的主面：抑制記憶體電晶體的性能偏差；以及將矽化物層確實形成於記憶體閘極電極的上表面，達到記憶體閘極電極之低電阻化及與接觸栓塞之連接性之提昇。
記憶體閘極電極的垂直性取決於與記憶體閘極電極相鄰之含有控制閘極電極之閘極堆疊的高度。亦即，記憶體閘極電極係在含有控制閘極電極之閘極堆疊的側壁形成為側壁狀之導體膜，因此若閘極堆疊的高度高，則記憶體閘極電極的側壁的角度相近於垂直。
若將半導體裝置微細化，則可將相鄰之記憶體單元彼此之間隔縮小。然而，當單純將記憶體單元進行微細化時，則記憶體閘極電極的垂直性惡化。因此，為了縮小記憶體單元的尺寸，且一併保持記憶體閘極電極的垂直性，無關相鄰之控制閘極電極彼此的間隔，必須將含有控制閘極電極之閘極堆疊的高度保持固定以上大小。
亦即，考慮到若將半導體裝置進行微細化，則即使彼此鄰接之圖案彼此之間隔縮小，而亦可能會有此等圖案的高度幾乎不縮小之情形，如此情形下，該圖案彼此之間之絕緣膜的嵌入性惡化。故，圖案間的空隙容易產生，上述短路容易產生。如上所述，有時會不易藉由在半導體基板上所形成之圖案的高度、或圖案彼此之間隔等設法抑制空隙產生而防止短路產生。
相對於此，本實施形態之半導體裝置之中，使元件分離區域EI的上表面往半導體基板SB的主面之相反側之背面方向後退，且元件分離區域EI的上表面位在低於半導體基板SB的主面之處。伴隨於此，如圖3~圖5及圖7所示，元件分離區域EI正上方之含有控制閘極電極CG之閘極堆疊、記憶體閘極電極MG、及側壁SW的形成位置低於與元件分離區域EI相鄰之活性區域之半導體基板SB正上方的閘極堆疊、記憶體閘極電極MG、及側壁SW的形成位置。
因此，高度方向上，元件分離區域EI上之控制閘極電極CG的上表面與層間絕緣膜IL的上表面之距離大於活性區域上之控制閘極電極CG的上表面與層間絕緣膜IL的上表面之距離。同樣，元件分離區域EI上之絕緣膜IF5的上表面與層間絕緣膜IL的上表面之距離大於活性區域上之絕緣膜IF5的上表面與層間絕緣膜IL的上表面之距離。
半導體基板SB上相鄰之圖案彼此之間的層間絕緣膜IL的嵌入性差之情形下，圖案彼此之間所產生之空隙的形成位置取決於該圖案的形成位置及層間絕緣膜IL的基底位置而變動。亦即，本實施形態利用將元件分離區域EI的上表面高度抑制為低程度，而使元件分離區域EI正上方所形成之閘極堆疊等圖案的形成位置比起活性區域低，且藉此使在元件分離區域EI正上方相鄰之閘極堆疊彼此間產生之空隙VD2的形成位置低於活性區域產生之空隙的形成位置。
在此，如圖6所示，將與半導體基板SB的主面相對之元件分離區域EI的上表面的後退量加以顯示之距離a，大於金屬膜VM1及空隙VD2各者的厚度(距離)b，因此沿著含有控制閘極電極之閘極堆疊而延伸之空隙在元件分離區域EI與活性區域之邊界上截斷。亦即，空隙VD2係與嵌入有金屬膜VM1之空隙形成於不同高度，且未連接至嵌入有金屬膜VM1之空隙。
故，即使為了在接觸孔CH內形成接觸栓塞CP，而藉由CVD法而將金屬膜嵌入於接觸孔CH內與接觸孔CH所連接之空隙內，並藉此形成接觸栓塞CP與金屬膜VM1，金屬膜亦不嵌入於空隙VD2內。因此，能藉由在相鄰之接觸栓塞CP彼此間截斷空隙，並形成未嵌入有金屬膜之空隙VD2，而防止接觸栓塞CP彼此之間產生短路。因此，能提昇半導體裝置的可靠性。又，不會為了防止空隙產生而妨礙元件群之微細化，因此能實現半導體裝置之微細化，並能藉此提昇半導體裝置的性能。
＜半導體裝置的製造方法＞ 其次，使用圖8~圖22說明本實施形態之半導體裝置的製造方法。圖8~圖22係將本實施形態之半導體裝置的製造步驟加以顯示之剖視圖。此外，圖8~圖12在沿著所形成之閘極電極的延伸方向之剖面顯示二個活性區域之間將元件分離區域加以形成之處。圖13~圖22將使用圖8~圖12說明之處的剖面顯示於圖式的右側，並將沿著所形成之閘極電極的短邊方向(閘極長度方向)之剖面顯示於圖式的左側。在圖8~圖12、圖13~圖22的右側的剖面顯示之活性區域係將記憶體單元之汲極區域加以形成之區域，非將閘極電極加以形成之區域。
半導體裝置的製造步驟之中，首先如圖8所示，準備例如由具有1~10Ωcm左右電阻率之p型單結晶Si(矽)等構成的半導體基板(半導體晶圓)SB。然後，例如進行熱處理，藉以在半導體基板SB的主面整面形成由氧化矽膜構成之絕緣膜IF1。其後，在絕緣膜IF1上，例如使用CVD法而形成例如由氮化矽膜構成之絕緣膜IF2。
其次，如圖9所示，使用光刻技術及乾式蝕刻法而去除絕緣膜IF2、IF1、及半導體基板SB的上表面的一部分。亦即，形成於複數處將由絕緣膜IF2、IF1所構成之層疊膜加以貫穿之開口部，並去除此等開口部正下方的半導體基板SB的上表面的一部分。藉此，在半導體基板SB的上表面形成溝槽(凹部、窪部)D1。溝槽D1到達半導體基板SB的中途深度為止。雖未圖示，但在此將複數個溝槽D1形成於半導體基板SB的主面。
此外，在此藉由一次蝕刻步驟而加工絕緣膜IF2、IF1、及半導體基板SB各者，但亦可例如於藉由乾式蝕刻法加工絕緣膜IF2後，藉由溼式蝕刻法加工絕緣膜IF1而使半導體基板SB的上表面露出，且其後使用乾式蝕刻法形成溝槽D1。溝槽D1係用以由元件分離區域嵌入之凹部。亦即，在此形成具有STI構造之元件分離區域。
其次，如圖10所示，將溝槽D1的側壁加以氧化後，例如使用CVD法而將絕緣膜IF3形成於半導體基板SB上，藉以完全嵌入溝槽D1的內側，然後進行熱處理而進行絕緣膜IF3的燒結。其後，藉由CMP(Chemical Mechanical Polishing；化學機械研磨)法研磨絕緣膜IF3的上表面，藉以去除絕緣膜IF2上的絕緣膜IF3，使絕緣膜IF2的上表面露出。藉此，嵌入於複數個溝槽D1各者的內側之絕緣膜IF3各別分離。
其次，如圖11所示，將絕緣膜IF3的上表面回蝕而使其後退。在此，使用乾式蝕刻法而使絕緣膜IF3的上表面後退。藉此，在各溝槽D1內形成由上述絕緣膜IF3構成之元件分離區域EI。
其次，如圖12所示，藉由溼式蝕刻法去除硬遮罩即絕緣膜IF2、絕緣膜IF1。此外，就去除硬遮罩的方法而言，亦可使用乾式蝕刻法。藉此，溝槽D1旁的半導體基板SB的主面(活性區域)從硬遮罩露出。
本實施形態的特徵之一如下：形成與半導體基板SB的主面相比而言，上表面位在較低位置之元件分離區域EI。在此，藉由使用圖11說明之回蝕步驟、及使用圖12說明之蝕刻步驟，而使絕緣膜IF3的上表面後退，形成上表面低的元件分離區域EI。
因此，於使用圖11說明之回蝕步驟之中，進行回蝕直至絕緣膜IF3的上表面的位置低於半導體基板SB的主面為止。或者，能於使用圖12說明之蝕刻步驟之中，使絕緣膜IF3的上表面大幅後退之情形下，亦可進行如後的步驟。亦即，亦可利用進行使用圖11說明之回蝕步驟，而使絕緣膜IF3的上表面後退至與半導體基板SB的主面同等或高於其的位置後，藉由使用圖12說明之蝕刻步驟，使絕緣膜IF3的上表面的高度後退至低於半導體基板SB的主面之位置為止。
又，亦可於進行使用圖14後述之閘極絕緣膜加工時之蝕刻、或於使用圖17後述之形成側壁之際所進行之蝕刻之際，去除元件分離區域EI的上表面的一部分，並藉此使元件分離區域EI的上表面後退至低於半導體基板SB的主面之位置。 又，亦可於使用圖17後述之離子佈植步驟後進行清洗步驟，並藉此清洗步驟使元件分離區域EI的上表面後退至低於半導體基板SB的主面之位置。此等情形下， 利用針對矽之選擇比高的條件進行蝕刻或清洗，藉以在防止半導體基板的表面後退下使元件分離區域EI的上表面後退。
此外，用以使絕緣膜IF3的上表面後退之蝕刻，可針對晶圓全體的絕緣膜IF3進行，亦可僅針對與記憶體單元相鄰之絕緣膜IF3而選擇性進行。亦即，亦可係僅在如以記憶體單元的形成區域之方式而在半導體基板SB上形成彼此間的間隔小之複數個圖案之、容易產生空隙的區域，使絕緣膜IF3的上表面後退，並在未圖示其他區域(記憶體單元外的周邊電路區域等)不積極使絕緣膜IF3後退之構造。換言之，能使記憶體單元區域的絕緣膜IF3的後退量大於周邊電路區域的絕緣膜IF3的後退量。於此情形，記憶體單元區域的絕緣膜IF3的上表面低於周邊電路區域的絕緣膜IF3的上表面。
其次，如圖13所示，將p型井WL形成於半導體基板SB的主面。能藉由例如將B(硼)等p型雜質加以離子佈植至半導體基板SB等而形成井WL。
然後，將閘極絕緣膜用之絕緣膜IF4形成於半導體基板SB的主面。亦即，形成將從元件分離區域EI露出之半導體基板SB的上表面加以覆蓋之絕緣膜IF4。就絕緣膜IF4而言，例如能使用氧化矽膜。絕緣膜IF4例如能藉由熱氧化法形成。
其後，以覆蓋絕緣膜IF4的上表面之方式，例如使用CVD法而將由多晶矽膜構成之矽膜PS1形成於半導體基板SB上。成膜時，能將矽膜PS1作為非晶矽膜而形成後，再利用其後的熱處理而將由非晶矽膜構成之矽膜PS1改變為由多晶矽膜構成之矽膜PS1。又，能於成膜時導入雜質、或於成膜後離子佈植雜質等，藉以將矽膜PS1定為低電阻的半導體膜(摻雜聚矽膜)。就導入至矽膜PS1之n型雜質而言，例如能適宜使用P(磷)。
其後，例如使用CVD法而將絕緣膜IF5形成於矽膜PS1上。絕緣膜IF5係例如由SiN(氮化矽)構成之罩蓋絕緣膜。絕緣膜IF5的膜厚能定為例如20~50nm左右。
其次，如圖14所示，藉由光刻技術及蝕刻技術而將由絕緣膜IF5、矽膜PS1、及絕緣膜IF4構成之層疊膜加以圖案化。藉此，形成由絕緣膜IF4構成之閘極絕緣膜GI。又，藉由此蝕刻步驟而形成由矽膜PS1構成之控制閘極電極CG。控制閘極電極CG係於俯視下在預定方向(第一方向；閘極寬度方向)延伸之圖案。在圖13~圖22的右側的剖面顯示之活性區域係將記憶體單元的汲極區域加以形成之區域，因此藉由將控制閘極電極CG加以形成之該加工步驟，而使半導體基板SB的主面從由絕緣膜IF1構成之閘極絕緣膜GI、由矽膜PS1構成之控制閘極電極CG、及絕緣膜IF5露出。
上述的圖案化步驟，例如可如下述地進行。亦即，使用光刻技術及乾式蝕刻法加工絕緣膜IF5、矽膜PS1、及絕緣膜IF4。藉此，形成控制閘極電極CG及閘極絕緣膜GI。此外，可先使用光刻技術及乾式蝕刻法加工絕緣膜IF5，並於其後將絕緣膜IF5作為遮罩而加工矽膜PS1及絕緣膜IF4。此時，如同使用圖7說明，元件分離區域EI正上方之控制閘極電極CG及絕緣膜IF5，相比於半導體基板SB的主面正上方之控制閘極電極CG及絕緣膜IF5而言，形成於低的位置。
其次，如圖15所示，在半導體基板SB的主面整面上，形成記憶體電晶體的閘極絕緣膜用之ONO膜ON。ONO膜ON覆蓋半導體基板SB的上表面、及由閘極絕緣膜GI、絕緣膜IF5、控制閘極電極CG構成之層疊膜的側壁與上表面。
ONO膜ON係在內部具有電荷累積部之絕緣膜。具體而言，ONO膜ON係由下者之層疊膜構成：半導體基板SB上所形成之氧化矽膜OX1；氧化矽膜OX1上所形成之氮化矽膜NF；以及氮化矽膜NF上所形成之氧化矽膜OX2。
氧化矽膜OX1、OX2例如能由氧化處理(熱氧化處理)、CVD法、或此等組合形成。此際之氧化處理可使用ISSG(In-Situ Steam Generation；臨場蒸汽產生)氧化。氮化矽膜NF例如可由CVD法形成。
本實施形態之中，將氮化矽膜NF形成為構成記憶體單元、且具有陷阱能階之絕緣膜(電荷累積層)。作為電荷累積層使用的膜，在可靠度方面等以氮化矽膜為佳，但不限定為氮化矽膜，例如可將氧化鋁膜(氧化鋁)、氧化鉿膜、或氧化鉭膜等具有高於氮化矽膜的電容率之高電容率膜(高電容率絕緣膜)作為電荷累積層或電荷累積部而使用。
氧化矽膜OX1的厚度例如可係2~10nm左右，氮化矽膜NF的厚度例如可係5~ 15nm左右，氧化矽膜OX2的厚度例如可係2~10nm左右。
然後，在半導體基板SB的主面整面上，例如使用CVD法而形成多晶矽膜PS2，用以覆蓋ONO膜ON之表面。藉此，由矽膜PS2覆蓋已露出之ONO膜ON的表面。亦即，在控制閘極電極CG的側壁，隔著ONO膜ON而形成矽膜PS2。
矽膜PS2的膜厚例如係40nm。成膜時亦可於將矽膜PS2作為非晶矽膜形成後，利用其後的熱處理將由非晶矽膜構成之矽膜PS2改變為由多晶矽膜構成之矽膜PS2。矽膜PS2係利用較高濃度導入有例如p型雜質(例如B(硼))之膜。矽膜PS2係用以形成後述記憶體閘極電極之膜。
其次，如圖16所示，藉由異方性蝕刻技術而回蝕(蝕刻；乾式蝕刻；異方性蝕刻)矽膜PS2，藉以使ONO膜ON的上表面露出。該回蝕步驟之中，異方性蝕刻(回蝕)矽膜PS2，藉以在由閘極絕緣膜GI、絕緣膜IF5、及控制閘極電極CG構成之層疊膜(閘極堆疊)的兩側壁上，隔著ONO膜ON而將矽膜PS2殘留成側壁狀。
藉此，在上述閘極堆疊的側壁中之一側壁，形成由隔著ONO膜ON而殘存為側壁狀之矽膜PS2所構成之記憶體閘極電極MG。
然後，使用光刻技術而將抗蝕膜(未圖示)形成於半導體基板SB上，此抗蝕膜將與控制閘極電極CG的一側壁鄰接之記憶體閘極電極MG加以覆蓋，且一併使與控制閘極電極CG的另一側壁鄰接之矽膜PS2露出。其後，將此抗蝕膜作為蝕刻遮罩而進行蝕刻，藉以將包夾控制閘極電極CG而在記憶體閘極電極MG的相反側形成之矽膜PS2加以去除。其後，去除該抗蝕膜。此蝕刻步驟之中，記憶體閘極電極MG由抗蝕膜覆蓋，因此不受蝕刻而殘存。此外，此蝕刻可利用乾式蝕刻進行，亦可利用溼式蝕刻進行。
然後，藉由蝕刻(例如溼式蝕刻)去除ONO膜ON中之不由記憶體閘極電極MG覆蓋而露出的部分。此際，記憶體閘極電極MG正下方的ONO膜ON不受去除而殘留。同樣，位在含有控制閘極電極CG之閘極堆疊與記憶體閘極電極MG之間的ONO膜ON不受去除而殘留。因為去除其他區域的ONO膜ON，所以半導體基板SB的上表面露出。又，係控制閘極電極CG的側壁、且係不與記憶體閘極電極MG鄰接的側壁露出。又，從控制閘極電極CG及記憶體閘極電極MG露出之活性區域的上表面，從矽膜PS2及ONO膜ON露出。
如上所述，以與控制閘極電極CG相鄰之方式，在半導體基板SB上隔著在內部具有電荷累積部之ONO膜ON而形成記憶體閘極電極MG。
其次，如圖17所示，使用離子佈植法等形成複數個擴充區域(n- 型半導體區域；雜質擴散區域)。亦即，將絕緣膜IF5、閘極絕緣膜GI、控制閘極電極CG、記憶體閘極電極MG、及ONO膜ON等作為遮罩使用，而利用離子佈植法將例如As(砷)或P(磷)等n型雜質導入至半導體基板SB，藉以形成複數個擴充區域。亦可於擴充區域形成前，由例如氮化矽膜、氧化矽膜、或此等的層疊膜等形成：偏移間隔件，將含有閘極絕緣膜GI、控制閘極電極CG、絕緣膜IF5、ONO膜ON、及記憶體閘極電極MG之圖案的側壁加以覆蓋。
然後，形成將含有控制閘極電極CG與記憶體閘極電極MG之上述圖案的兩側的側壁加以覆蓋之側壁SW。能使用CVD法等而在半導體基板SB上例如將氧化矽膜及氮化矽膜依序形成後，藉由異方性蝕刻而將該氧化矽膜及該氮化矽膜去除一部分，使半導體基板SB的上表面及絕緣膜IF5的上表面露出，藉以自相匹配地形成側壁SW。亦即，側壁SW可由層疊膜形成，圖式未顯示將該層疊膜加以構成之膜彼此的界面。
然後，使用離子佈植法等形成擴散區域(n+ 型半導體區域、雜質擴散區域)。亦即，能使用閘極絕緣膜GI、控制閘極電極CG、絕緣膜IF5、ONO膜ON、記憶體閘極電極MG、及側壁SW作為遮罩(離子佈植阻止遮罩)而利用離子佈植法將n型雜質(例如P(磷)或As(砷))導入至半導體基板SB，藉以形成擴散區域。擴散區域與擴充區域相較而言，雜質濃度高、且接合深度深。
藉此，形成：源極─汲極區域，由擴充區域、及雜質濃度高於擴充區域之擴散區域所構成，且具有LDD(Lightly Doped Drain；輕摻雜汲極)構造。
含有控制閘極電極CG及記憶體閘極電極MG之圖案旁的半導體基板SB的上表面所形成之擴充區域及擴散區域，構成源極─汲極區域。亦即，與控制閘極電極CG相鄰之區域之半導體基板SB的主面所形成之擴充區域及擴散區域構成汲極區域DR，且與記憶體閘極電極MG相鄰之區域之半導體基板SB的主面所形成之擴充區域及擴散區域構成源極區域SR。
然後，進行用以將導入至源極區域SR與汲極區域DR等之雜質加以活性化之熱處理即活性化退火。藉此，獲得圖17所示之構造。藉此，形成：非揮發性記憶體即MONOS型記憶體之記憶體單元MC，具備控制閘極電極CG、記憶體閘極電極MG、ONO膜ON、源極區域SR、及汲極區域DR。彼此鄰接之記憶體單元MC彼此共有汲極區域DR。又，如圖17的右側的圖所示，在包夾元件分離區域EI之兩側的活性區域，分別形成：汲極區域DR，構成共有控制閘極電極CG及記憶體閘極電極MG之二個記憶體單元MC各者。
其次，如圖18所示，進行所謂自我對準金屬矽化物(Salicide；Self Aligned Silicide)製程，藉以形成矽化物層S1。具體而言，能如下述而形成矽化物層S1。
亦即，在包含擴散區域的上表面上及記憶體閘極電極MG的上表面上之半導體基板SB的主面整面上，將矽化物層形成用之金屬膜加以形成(沉積)。該金屬膜例如可由Ni(鎳)與Pt(鉑)之合金膜構成，並使用濺鍍法形成。該金屬膜亦可主要包含Co(鈷)而取代鎳。
然後，針對半導體基板SB施行熱處理，藉以使擴散區域及記憶體閘極電極MG的各表層部分與該金屬膜反應。藉由此反應亦即矽化物化，而在擴散區域及記憶體閘極電極MG各者的上部形成矽化物層S1。其後，藉由溼式蝕刻等將即使進行上述熱處理亦無反應之金屬膜進行去除。
此外，控制閘極電極CG的上表面係由罩蓋膜即絕緣膜IF5所覆蓋，因此控制閘極電極CG的上部不形成矽化物層S1。然而，於不形成絕緣膜IF5之情形下，則控制閘極電極CG的上表面亦形成矽化物層S1。矽化物層S1接觸於源極區域SR與汲極區域DR各者的擴散區域的上表面而形成。
其次，如圖19所示，在半導體基板SB的主面整面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、及側壁SW之方式，形成由作為蝕刻阻擋膜發揮功能之襯膜與氧化矽膜所構成之層間絕緣膜IL。襯膜例如可由氮化矽膜構成，並例如由CVD法形成。襯膜可於其後步驟形成接觸孔之際作為蝕刻阻擋膜而使用。該氧化矽膜可例如使用塗布法或CVD法等而形成。
圖19將襯膜及氧化矽膜作為一層顯示，且未顯示此等的邊界。氧化矽膜的膜厚大於襯膜的膜厚。又，在此，利用大於下者相加距離之膜厚而形成層間絕緣膜IL：含有控制閘極電極CG之閘極堆疊的膜厚；以及活性區域之半導體基板SB的主面及元件分離區域EI的上表面之高低差(圖6所示之距離a)。
此時，在係二個閘極堆疊之間、且係活性區域所形成之汲極區域DR正上方，形成由層間絕緣膜IL圍繞之空隙VD1。又，在係二個閘極堆疊之間、且係元件分離區域EI正上方，形成由層間絕緣膜IL圍繞之空隙VD2。空隙VD1、VD2各者具有在沿著半導體基板的主面之Y方向延伸之形狀。VD1、VD2各者為起因係在相鄰之閘極堆疊彼此之間層間絕緣膜IL之嵌入性差而產生之嵌入不佳部。
其中，相鄰之活性區域各者的半導體基板SB的主面正上方所形成之二個空隙VD1彼此，於高度方向位在從半導體基板SB的主面起算同樣的高度，相對於此，空隙VD2的形成位置低於空隙VD1的形成位置。再者，高度方向中之空隙VD1、VD2各者的形成位置之差，大於高度方向中之空隙VD1、VD2任一者的厚度。
因此，於俯視下，空隙VD1、VD2排列形成，但空隙VD1、VD2各者係形成於不同高度，因此彼此未連接。此係因為空隙VD1、VD2形成於從下者的面起算固定的高度：係將空隙VD1、VD2各者加以覆蓋之層間絕緣膜IL的基底、且係空隙VD1、VD2各者正下方的基底。在此所謂之將空隙VD1加以覆蓋之層間絕緣膜IL的基底係指活性區域之半導體基板SB的主面，將空隙VD2加以覆蓋之層間絕緣膜IL的基底係指元件分離區域EI的上表面。
其後，例如使用CMP法而使層間絕緣膜IL的上表面平坦化。藉此獲得圖19所示之構造。此外，在此說明二個活性區域之間的狹窄範圍所產生之二個空隙VD1與一個空隙VD2，但空隙VD1、VD2亦可於俯視下在Y方向交錯形成複數個。 此情形下，空隙VD2亦僅在元件分離區域EI正上方形成。
空隙VD1、VD2各者在沿著X方向與Z方向之面，具有例如橢圓狀的剖面。又，空隙VD1、VD2各者在Y方向延伸。亦即，空隙VD1、VD2各者具有圓柱狀之立體形狀。
其次，如圖20所示，將使用光刻技術形成於層間絕緣膜IL上之抗蝕膜(未圖示)作為蝕刻遮罩，而將層間絕緣膜IL加以乾式蝕刻。藉此，形成複數個貫穿層間絕緣膜IL之接觸孔(開口部、貫穿孔)CH。
各接觸孔CH的底部，例如露出有半導體基板SB的主面所形成之擴散區域的表面上的矽化物層S1的一部分、記憶體閘極電極MG的表面上的矽化物層S1的一部分等。此外，將各閘極電極上及源極區域SR上的接觸孔形成於圖20未顯示之區域。圖20僅顯示汲極區域DR正上方的接觸孔CH。
在此，形成有接觸孔CH之位置，於俯視下與形成有空隙VD1之處的一部分係重疊。換言之，形成從空隙VD1的一部分的正上方貫穿層間絕緣膜IL之接觸孔CH。亦即，空隙VD1的一部分因接觸孔CH之形成而被去除，且空隙VD1的其他部分連接至接觸孔CH的側壁。藉此，空隙VD1的表面藉由接觸孔CH之形成而露出。
此時，空隙VD2與空隙VD1分離，且於俯視下與空隙VD2重疊之位置不形成接觸孔CH，因此即使形成接觸孔CH亦不露出空隙VD2。亦即，空隙VD2不與接觸孔CH接觸。
其次，如圖21所示，在各接觸孔CH內形成主要由鎢(W)等構成之導電性的接觸栓塞CP作為連接用之導電體(連接部)。舉例而言，在含有接觸孔CH的內部之層間絕緣膜IL上，形成阻障導體膜(例如鈦膜、氮化鈦膜、或此等的層疊膜)，用以形成接觸栓塞CP。然後，在此阻障導體膜上以完全嵌入各接觸孔CH內之方式形成由鎢膜等構成之主導體膜後，由CMP法或回蝕法等去除接觸孔CH的外部之不須要的主導體膜及阻障導體膜，藉以形成接觸栓塞CP。此外，為了圖式之簡略化，圖21將構成接觸栓塞CP之阻障導體膜及主導體膜(鎢膜)一體化顯示。
將嵌入於接觸孔之接觸栓塞CP形成為連接至源極區域SR、汲極區域DR、控制閘極電極CG、或記憶體閘極電極MG各者的上部。亦即，記憶體單元MC的源極區域SR與汲極區域DR各者的上表面經由矽化物層S1而連接有接觸栓塞CP。又，記憶體閘極電極MG的上表面經由矽化物層S1而連接有接觸栓塞CP。其中，圖式僅顯示汲極區域DR所連接之接觸栓塞CP。
在此，在活性區域之半導體基板SB正上方，在藉由連接至接觸孔CH而露出表面之空隙VD1內，形成由與構成接觸栓塞CP之導電構件相同的導電構件構成之金屬膜VM1。相對於此，空隙VD2不於接觸栓塞CP形成步驟之中露出，且周圍完全由層間絕緣膜IL覆蓋，因此空隙VD2內不形成金屬膜。
其次，如圖22所示，在層間絕緣膜IL上及接觸栓塞CP上形成複數個配線M1。 在此，舉例而言，能於層間絕緣膜IL上形成其他層間絕緣膜(未圖示)後，形成將該層間絕緣膜加以貫穿而使接觸栓塞CP的上表面露出之配線溝槽，然後形成嵌入該配線溝槽的金屬膜，藉以形成由該金屬膜構成之配線M1。配線M1例如由Cu(銅)膜構成。
其後，在配線M1上形成複數個配線層藉以形成層疊配線層後，藉由切割步驟而使半導體晶圓單片化，獲得複數個半導體晶片。如以上所述，製造本實施形態之半導體裝置。
＜半導體裝置的製造方法的效果＞ 以下說明本實施形態之半導體裝置的製造方法的效果。
如使用圖26說明，當使半導體裝置微細化時，則產生以下問題：基板上的圖案彼此之間的層間絕緣膜內產生空隙，且因以包夾此空隙之方式相鄰之接觸栓塞彼此嵌入於空隙內之導電膜而短路。
相對於此，當以不產生空隙之方式使上述圖案彼此分離時，則妨礙半導體裝置之微細化。又，於將閘極電極形成於基板上之情形下，由防止閘極電極的電阻値之上昇之觀點、或將閘極電極作為佈植阻止膜使用之觀點來看，則不易藉由抑制閘極電極的高度而防止空隙之產生。又，分裂閘極型之MONOS型記憶體單元之中，由保持記憶體閘極電極的垂直性之觀點來看，則不易藉由抑制含有控制閘極電極之閘極堆疊的高度而防止空隙之產生。
相對於此，本實施形態之半導體裝置的製造方法於使用圖11及圖12說明之步驟之中，使元件分離區域EI的上表面後退至半導體基板SB的主面的相反側的背面方向，並藉此使元件分離區域EI的上表面位在低於半導體基板SB的主面之處。藉此，使圖13~圖19所示之含有控制閘極電極CG之閘極堆疊、記憶體閘極電極MG、及側壁SW的形成位置，低於與元件分離區域EI相鄰之活性區域之半導體基板SB正上方之閘極堆疊、記憶體閘極電極MG、及側壁SW的形成位置。
又，層間絕緣膜IL內所形成之空隙(參照圖19)中之元件分離區域EI正上方所形成之空隙VD2的形成位置，低於元件分離區域EI的旁鄰的活性區域之半導體基板SB的主面正上方所形成之空隙VD1的形成位置。在此，如圖6所示，將與半導體基板SB的主面相對之元件分離區域EI的上表面的後退量加以顯示之距離a大於空隙VD1及空隙VD2各者的厚度(距離)b，因此沿著含有控制閘極電極CG之閘極堆疊延伸之各空隙，在元件分離區域EI與活性區域之邊界上截斷。
因此，於將圖20所示之接觸孔CH形成於活性區域所形成之汲極區域DR正上方之情形下，接觸孔CH可能連接至空隙VD1，但不會連接至位在相鄰之汲極區域DR彼此之間的元件分離區域EI上之空隙VD2。因此，即使形成圖21所示之二個接觸栓塞，此等接觸栓塞彼此之間的空隙VD2內亦不受導電膜嵌入。
故，能防止起因係導電膜嵌入於層間絕緣膜IL內所形成之空隙內而在接觸栓塞CP彼此之間產生短路，所以能提昇半導體裝置的可靠性。又，不會為了防止空隙產生而妨礙元件群之微細化，因此能實現半導體裝置之微細化，並能藉此提昇半導體裝置的性能。
本實施形態之半導體裝置的製造方法，利用使元件分離區域EI的上表面的後退量增大而獲得上述效果，因此不須另行準備圖案化用之遮罩，而能抑制製造成本增大。
＜變形例1＞ 如圖24所示，就本實施形態的變形例1而言，亦可使元件分離區域EI的上表面的一部分後退，並在比半導體基板SB的主面低之處之元件分離區域EI正上方形成空隙VD2。圖24係與圖22對應之剖視圖，且係將本實施形態之變形例之半導體裝置的製造步驟加以顯示之剖視圖。
該變形例將使用圖11及圖12說明之步驟中之元件分離區域EI的上表面的後退量加以抑制，而使元件分離區域EI的最上的上表面的高度與半導體基板SB的主面的高度同一、或高於該主面。再者，進行以下步驟：使用光刻技術及乾式蝕刻法，而使元件分離區域EI的上表面的一部分後退成低於半導體基板SB的主面的高度。此蝕刻步驟，例如可在以下任一時機進行：使用圖10說明之步驟與使用圖13說明之步驟之間；使用圖13說明之步驟與使用圖15說明之步驟之間；以及使用圖15說明之步驟與使用圖19說明之步驟之間。
本變形例將空隙VD1及金屬膜VM1不僅延伸形成至活性區域正上方，亦延伸形成至元件分離區域EI的端部正上方為止。此元件分離區域EI的端部意指元件分離區域EI的上表面所位在高於半導體基板SB的主面的高度以上之處之區域。如此半導體裝置之中，元件分離區域EI的上表面的一部分的位置高於半導體基板SB的主面的高度，且元件分離區域EI的上表面的其他部分的位置低於半導體基板SB的主面的高度。
換言之，元件分離區域EI的上表面具有第一上表面及第二上表面，且在元件分離區域EI的上表面的溝槽(凹部)的底面即第一上表面正上方形成空隙VD2， 且該溝槽旁的元件分離區域EI的第二上表面的位置高於半導體基板SB的主面，第一上表面的位置低於半導體基板SB的主面。
本變形例亦可獲得與使用圖1~圖22說明之半導體裝置或半導體裝置的製造方法同樣之效果。
＜變形例2＞ 圖25顯示本實施形態的變形例2之半導體裝置的俯視圖。圖25係與圖2對應之俯視圖。
如圖25所示，元件分離區域EI亦可不在X方向延伸。亦即，控制閘極電極CG及記憶體閘極電極MG亦可不在正下方形成元件分離區域EI。本變形例之中，元件分離區域EI僅形成於Y方向相鄰之汲極區域DR彼此之間。亦即，於俯視下，元件分離區域EI僅形成於Y方向相鄰之接觸栓塞CP彼此之間，且元件分離區域EI正上方形成有空隙VD2。
亦即，在X方向包夾元件分離區域EI之半導體基板SB的主面各者正上方形成有閘極堆疊。其他構造與使用圖1~圖7說明之半導體裝置同樣。此外，在Y方向相鄰之汲極區域DR彼此係電性分離。此等汲極區域DR，可於MONOS記憶體運作時相互施加有不同的電壓。
如上所述，即使於將元件分離區域EI的形成位置限定在相鄰之汲極區域DR彼此間之情形下，亦可獲得與使用圖1~圖22說明之半導體裝置或半導體裝置的製造方法同樣的效果。
以上，基於實施形態具體說明本案發明人所成之發明，但本發明不限定於上述實施形態，當可於不脫離其主要意旨之範圍進行各種變更。
AR‧‧‧活性區域
CG‧‧‧控制閘極電極
CH‧‧‧接觸孔
CP‧‧‧接觸栓塞
D1‧‧‧溝槽
DR‧‧‧汲極區域
EI‧‧‧元件分離區域
IF1~IF5‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
GI‧‧‧閘極絕緣膜
OX1、OX2‧‧‧氧化矽膜
M1‧‧‧配線
MC‧‧‧記憶體單元
MG‧‧‧記憶體閘極電極
NF‧‧‧氮化矽膜
ON‧‧‧ONO(oxide-nitride-oxide；氧氮化物)膜
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SR‧‧‧源極區域
SW‧‧‧側壁
VD、VD1、VD2‧‧‧空隙
VM、VM1‧‧‧金屬膜
W‧‧‧井
【圖1】係將本發明實施形態之半導體裝置加以顯示俯視圖。 【圖2】係將圖1的一部分擴大顯示之俯視圖。 【圖3】係圖2的A-A線之剖視圖。 【圖4】係圖2的B-B線之剖視圖。 【圖5】係圖2的C-C線之剖視圖。 【圖6】係圖2的D-D線之剖視圖。 【圖7】係圖2的E-E線之剖視圖。 【圖8】係將本發明的實施形態之半導體裝置的製造步驟加以顯示之剖視圖。 【圖9】係將接續圖8之半導體裝置的製造步驟加以顯示之剖視圖。 【圖10】係將接續圖9之半導體裝置的製造步驟加以顯示之剖視圖。 【圖11】係將接續圖10之半導體裝置的製造步驟加以顯示之剖視圖。 【圖12】係將接續圖11之半導體裝置的製造步驟加以顯示之剖視圖。 【圖13】係將接續圖12之半導體裝置的製造步驟加以顯示之剖視圖。 【圖14】係將接續圖13之半導體裝置的製造步驟加以顯示之剖視圖。 【圖15】係將接續圖14之半導體裝置的製造步驟加以顯示之剖視圖。 【圖16】係將接續圖15之半導體裝置的製造步驟加以顯示之剖視圖。 【圖17】係將接續圖16之半導體裝置的製造步驟加以顯示之剖視圖。 【圖18】係將接續圖17之半導體裝置的製造步驟加以顯示之剖視圖。 【圖19】係將接續圖18之半導體裝置的製造步驟加以顯示之剖視圖。 【圖20】係將接續圖19之半導體裝置的製造步驟加以顯示之剖視圖。 【圖21】係將接續圖20之半導體裝置的製造步驟加以顯示之剖視圖。 【圖22】係將接續圖21之半導體裝置的製造步驟加以顯示之剖視圖。 【圖23】係將本發明的實施形態的選擇記憶體單元的電壓施加條件的一例加以顯示之表。 【圖24】係將本發明的實施形態的變形例1即半導體裝置的製造步驟加以顯示之剖視圖。 【圖25】係將本發明的實施形態的變形例2即半導體裝置加以顯示之俯視圖。 【圖26】係將比較例的半導體裝置的製造步驟加以顯示之剖視圖。

Claims (15)

  1. 一種半導體裝置，具備： 半導體基板； 元件分離區域，嵌入至形成於該半導體基板的主面之溝槽內，且上表面的位置低於該半導體基板的該主面； 層間絕緣膜，形成於該半導體基板上及該元件分離區域上； 第一連接部及第二連接部，貫穿該層間絕緣膜，且於俯視下包夾該元件分離區域而形成； 第一導電膜，形成於該第一連接部與該第二連接部之間的該層間絕緣膜內，且連接至該第一連接部； 第二導電膜，形成於該第一連接部與該第二連接部之間的該層間絕緣膜內，且連接至該第二連接部；以及 空隙，於俯視下位在該第一導電膜及該第二導電膜彼此間，且形成於該元件分離區域正上方的該層間絕緣膜內； 且該空隙位在比該第一導電膜及該第二導電膜更下方的位置。
  2. 如申請專利範圍第1項之半導體裝置，其中， 在垂直於該半導體基板的該主面之方向，該半導體基板的該主面與該元件分離區域的該上表面之距離大於該第一導電膜、該第二導電膜、及該空隙各自的厚度。
  3. 如申請專利範圍第1項之半導體裝置，其中，更具備： 二個圖案，形成於該半導體基板上，且在沿著該半導體基板的該主面之第一方向延伸； 該二個圖案在與該第一方向正交之第二方向排列配置，且於俯視下該第一連接部、該第一導電膜、該空隙、該第二導電膜、及該第二連接部沿該第一方向依序排列配置，該第一導電膜、該空隙、及該第二導電膜位在於該第二方向上彼此鄰接之該二個圖案之間。
  4. 如申請專利範圍第3項之半導體裝置，其中，更具備： 第一汲極區域，形成於該第一連接部正下方之該半導體基板的該主面上；以及 第二汲極區域，形成於該第二連接部正下方之該半導體基板的該主面上； 且該第一連接部及該第二連接部位在於該第二方向上彼此鄰接之該二個圖案之間，該二個圖案各自構成第一閘極電極，該第一汲極區域及該第一閘極電極構成第一場效電晶體，該第二汲極區域及該第一閘極電極構成第二場效電晶體。
  5. 如申請專利範圍第4項之半導體裝置，其中，更具備： 第二閘極電極，與該第一閘極電極的側壁中之相向於該第一連接部及該第二連接部之第一側壁之相反側的第二側壁相鄰形成； 電荷累積部，插設在該第一閘極電極與該第二閘極電極之間、及該第二閘極電極與該半導體基板的該主面之間；以及 第一源極區域及第二源極區域，形成於該半導體基板的該主面上； 該第一汲極區域及該第一源極區域係配置成於俯視下在該第二方向包夾該第一閘極電極及該第二閘極電極；該第二汲極區域及該第二源極區域係配置成於俯視下在該第二方向包夾該第一閘極電極及該第二閘極電極；該第一閘極電極、該第二閘極電極、該電荷累積部、該第一汲極區域、及該第一源極區域構成第一記憶體單元；該第一閘極電極、該第二閘極電極、該電荷累積部、該第二汲極區域、及該第二源極區域構成第二記憶體單元。
  6. 如申請專利範圍第5項之半導體裝置，其中，更具備：絕緣膜，形成於該第一閘極電極上； 在包含該第一閘極電極及該絕緣膜之層疊膜的一側壁的旁鄰形成有該第二閘極電極。
  7. 如申請專利範圍第1項之半導體裝置，其中， 在垂直於該半導體基板的該主面的方向，該空隙係與該第一導電膜的下表面、該第二導電膜分離。
  8. 如申請專利範圍第3項之半導體裝置，其中， 在該第二方向包夾該元件分離區域之該半導體基板的該主面正上方，形成有該二個圖案。
  9. 如申請專利範圍第3項之半導體裝置，其中， 該元件分離區域在該第二方向延伸，該元件分離區域正上方的該二個圖案各自的第一上表面的高度，低於在該第一方向與該元件分離區域相鄰之該半導體基板的該主面正上方的該二個圖案各自的第二上表面的高度。
  10. 如申請專利範圍第1項之半導體裝置，其中， 該元件分離區域的該上表面具有第三上表面及第四上表面，該第四上表面正上方形成有該空隙，該第三上表面的位置高於該半導體基板的該主面，該第四上表面的位置低於該半導體基板的該主面。
  11. 一種半導體裝置的製造方法，包括： (a) 步驟，準備具有沿著一主面依序排列的第一區域、第二區域、及第三區域之半導體基板； (b) 步驟，在該第二區域之該半導體基板的該主面形成溝槽； (c) 步驟，於該溝槽內嵌入第一絕緣膜； (d) 步驟，使該第一絕緣膜的上表面後退至低於該半導體基板的該主面之位置為止； (e) 步驟，在該半導體基板上形成層間絕緣膜，且在該層間絕緣膜之內部包含：第一空隙，位在該第一區域之該半導體基板的該主面正上方；第三空隙，位在該第三區域之該半導體基板的該主面正上方；及第二空隙，其形成位置低於該第一空隙及該第三空隙，並位在該第一絕緣膜的正上方； (f) 步驟，形成將該第一區域的該層間絕緣膜加以貫穿並連接至該第一空隙之第一連接孔、及將該第三區域的該層間絕緣膜加以貫穿並連接至該第三空隙之第二連接孔；以及 (g) 步驟，形成該第一連接孔內的第一連接部、及該第二連接孔內的第二連接部。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 於該(f)步驟後，在垂直於該半導體基板的該主面的方向，該半導體基板的該主面與該第一絕緣膜的該上表面之距離，大於該第一空隙、該第二空隙、及該第三空隙各自的厚度。
  13. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 於該(g)步驟，形成該第一連接部、與該第一連接部連接並嵌入於該第一空隙內之第一導電膜、該第二連接部、與該第二連接部連接並嵌入於該第三空隙內之第二導電膜。
  14. 如申請專利範圍第11項之半導體裝置的製造方法，其中，更包括： (d1) 步驟，於該(d)步驟後，以在與該第一方向正交之第二方向上，包夾著排列於第一方向上之該第一區域、該第二區域、及該第三區域的方式，在該半導體基板上形成一對第一閘極電極； (d2) 步驟，於該(e)步驟前，形成：第二閘極電極，與一對該第一閘極電極各自的側壁中之一對該第一閘極電極各自相向之第一側壁係相反側的第二側壁相鄰；和電荷累積部，插設在該第二閘極電極與該第一閘極電極之間、以及該第二閘極電極與該半導體基板的該主面之間；以及 (d3) 步驟，於該(e)步驟前，在該第一區域的該半導體基板的主面形成第一汲極區域，在該第三區域的該半導體基板的主面形成第二汲極區域，在該半導體基板的主面形成第一源極區域及第二源極區域； 且於該(e)步驟中，將該層間絕緣膜的一部分嵌入於皆在該第一方向延伸之一對該第一閘極電極的彼此間，且在一對該第一閘極電極彼此間形成該第一空隙、該第二空隙、及該第三空隙； 該第一閘極電極、該第二閘極電極、該電荷累積部、該第一汲極區域、及該第一源極區域構成第一記憶體單元；該第一閘極電極、該第二閘極電極、該電荷累積部、該第二汲極區域、及該第二源極區域構成第二記憶體單元。
  15. 如申請專利範圍第11項之半導體裝置的製造方法，其中， 於該(d)步驟，使該第一絕緣膜的一部分之第一上表面後退至低於該主面之位置為止，並使該第一絕緣膜的其他部分的第二上表面位在高於該主面之處， 且將該第二空隙形成於該第一上表面正上方。
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