CN103681352A - 用于制造半导体器件的方法 - Google Patents

用于制造半导体器件的方法 Download PDF

Info

Publication number
CN103681352A
CN103681352A CN201310393395.1A CN201310393395A CN103681352A CN 103681352 A CN103681352 A CN 103681352A CN 201310393395 A CN201310393395 A CN 201310393395A CN 103681352 A CN103681352 A CN 103681352A
Authority
CN
China
Prior art keywords
film
electrically conductive
conductive film
gate electrode
polysilicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310393395.1A
Other languages
English (en)
Other versions
CN103681352B (zh
Inventor
三原竜善
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN201711466698.6A priority Critical patent/CN108198817B/zh
Publication of CN103681352A publication Critical patent/CN103681352A/zh
Application granted granted Critical
Publication of CN103681352B publication Critical patent/CN103681352B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及用于制造半导体器件的方法。本发明实现了对具有分栅型MONOS存储器的半导体器件的可靠性的提高。ONO膜和第二多晶硅膜被依次形成以便在第一多晶硅膜与伪栅电极之间进行填充。然后，去除伪栅电极。然后，对第一及第二多晶硅膜的上表面进行抛光，由此经由ONO膜在由第一多晶硅膜形成的控制栅电极的侧壁处形成由第二多晶硅膜形成的存储器栅电极。结果，形成了侧壁的垂直度高的且膜厚均匀的存储器栅电极。

Description

用于制造半导体器件的方法
相关申请的交叉引用
在2012年9月4日提交的日本专利申请No.2012-194420的公开内容（包括说明书、附图和摘要）以引用的方式全文并入本文。
技术领域
本发明涉及用于制造半导体器件的方法。更特别地，本发明涉及可有效地应用于具有分栅型非易失性存储器的半导体器件的技术。
背景技术
作为非易失性存储器之一，已知的有具有FET（场效应晶体管）的结构的且将电荷累积于在栅电极与基板之间形成的ONO（氧化物-氮化物-氧化物）膜并由此存储信息的MONOS（金属氧化物-氮化物-氧化物半导体）存储器。此外，MONOS存储器包括具有待用来选择存储单元的选择栅电极以及经由绝缘膜在选择栅极的相邻处形成的且待用来存储信息的存储器栅电极的分栅型非易失性存储器。
专利文献1（WO2009/104688）描述了，在形成分栅型非易失性存储元件的步骤中，形成存储器栅电极的半导体层被嵌于形成控制栅电极的图形的开口内。但是，在该文献中没有描述伪栅电极（将不会留在完成的半导体器件内的牺牲图形）被形成。此外，也没有描述电容性元件。
专利文献2（日本未经审查的专利公开No.2009-302269）描述了以下内容：为了防止ONO膜由于选择栅电极和存储器栅电极各自高度的减小而受到离子注入的损坏，ONO膜和存储器栅电极在源/漏区的形成之后形成。
专利文献
专利文献1    WO2009/104688
专利文献2    日本未经审查的专利公开No.2009-302269
发明内容
对于半导体器件的小型化，可以认为，在分栅型MONOS存储单元中，选择栅电极和存储器栅电极的高度被减小。但是，在这种情况下，变得难以确保存储器栅电极所需的形状，从而不利地导致半导体器件的性能和可靠性的降低。
根据本说明书和附图的描述，其他目的和新特征将变得明了。
在本发明中公开的典型的发明的内容概要将简要地描述如下。
在作为一种实施例的一种半导体器件中，第二多晶硅膜的图形经由ONO膜形成于第一多晶硅膜与伪栅电极之间，然后，伪栅电极被去除，导致经由ONO膜形成存储器栅电极，该存储器栅电极侧壁的垂直度高的且在控制栅电极的侧壁处的膜厚均匀。
根据本发明所公开的一种实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出用于制造作为本发明的第一实施例的半导体器件的方法的截面图；
图2是示出用于在图1之后制造半导体器件的方法的截面图；
图3是示出用于在图2之后制造半导体器件的方法的截面图；
图4是示出用于在图3之后制造半导体器件的方法的截面图；
图5是示出用于在图4之后制造半导体器件的方法的截面图；
图6是示出用于在图5之后制造半导体器件的方法的平面布局图；
图7是示出用于在图5之后制造半导体器件的方法的截面图；
图8是示出用于在图7之后制造半导体器件的方法的截面图；
图9是示出用于在图8之后制造半导体器件的方法的平面布局图；
图10是示出用于在图8之后制造半导体器件的方法的平面布局图；
图11是示出用于在图8之后制造半导体器件的方法的截面图；
图12是示出用于在图11之后制造半导体器件的方法的截面图；
图13是示出用于在图12之后制造半导体器件的方法的截面图；
图14是示出用于在图13之后制造半导体器件的方法的截面图；
图15是示出用于在图14之后制造半导体器件的方法的截面图；
图16是示出用于在图15之后制造半导体器件的方法的平面布局图；
图17是示出用于在图15之后制造半导体器件的方法的截面图；
图18是示出用于在图17之后制造半导体器件的方法的截面图；
图19是示出用于在图18之后制造半导体器件的方法的截面图；
图20是示出用于在图19之后制造半导体器件的方法的截面图；
图21是示出用于在图20之后制造半导体器件的方法的截面图；
图22是示出用于在图21之后制造半导体器件的方法的截面图；
图23是示出用于在图22之后制造半导体器件的方法的截面图；
图24是示出用于在图23之后制造半导体器件的方法的平面布局图；
图25是示出用于在图23之后制造半导体器件的方法的平面布局图；
图26是示出用于在图23之后制造半导体器件的方法的截面图；
图27是示出用于制造作为本发明的第二实施例的半导体器件的方法的截面图；
图28是示出用于在图27之后制造半导体器件的方法的截面图；
图29是示出用于在图28之后制造半导体器件的方法的截面图；
图30是示出用于在图29之后制造半导体器件的方法的截面图；
图31是示出用于在图30之后制造半导体器件的方法的截面图；
图32是示出用于制造作为比较实例的半导体器件的方法的截面图；以及
图33是示出用于制造作为比较实例的半导体器件的方法的截面图。
具体实施方式
以下，将参照附图详细地描述实施例。顺便要提的是，在用于描述实施例的所有附图中，对具有相同功能的部件赋以相同的附图标记和符号，并且关于它们的描述将不再重复。此外，在下面的实施例中，对相同的或相似的部分的描述将不再重复，除非特别要求。
此外，在以下实施例所使用的附图中，即使是平面图也会部分添加阴影，以使这些附图更容易理解。
第一实施例
对于本实施例的半导体器件，作为形成于半导体基板之上的分栅型非易失性存储单元的MONOS存储单元被小型化，并且半导体器件的可靠性被提高。
以下，用于制造本实施例的半导体器件的方法将参照图1至26来描述。图1至5、7、8、11至15、17至23和26每个都是用于说明本实施例的半导体器件的制造步骤的截面图。在图2至5、7、8、11至15、17至23和26中，从每个图的左侧起依次示出了MONOS存储器形成区A1、馈电部分形成区B1、电容性元件形成区C1和低击穿电压元件形成区D1。
此外，图6、9、16和25各自示出了半导体器件的电容性元件形成区在制作步骤中的平面布局。然而，图10和24各自示出了半导体器件的馈电部分形成区在制作步骤中的平面布局。
首先，如图1所示，例如，提供了由单晶硅形成的半导体基板SB。随后，沟槽形成于半导体基板SB的主表面内。氧化硅膜等被嵌于沟槽内，由此形成元件隔离区EI。假定元件隔离区EI由例如STI（浅沟槽隔离）产生。然后，通过离子注入法等将杂质注入半导体基板SB的主表面内，由此形成阱（未示出）。假定，阱形成至的深度比元件隔离区EI的深度深。
然后，如图2所示，在半导体基板SB的主表面之上，依次形成有绝缘膜IF和多晶硅膜P1。绝缘膜IF由例如氧化硅膜形成。绝缘膜IF和多晶硅膜P1通过例如CVD（化学气相沉积）方法形成。然后，使用光刻技术，通过离子注入法将N型杂质（例如，As（砷））注入多晶硅膜P1的一部分之内。在此，离子注入在低击穿电压元件形成区D1内的多晶硅膜P1的顶部覆盖着光致抗蚀剂PR1的情况下执行。结果，杂质离子被注入MONOS存储器形成区A1、馈电部分形成区B1和电容性元件形成区C1中的多晶硅膜P1之内。
顺便要提的是，图2所示的MONOS存储器形成区A1和低击穿电压元件形成区D1各自为其内在参照图1所描述的步骤中没有形成元件隔离区EI的区域，即，其中半导体基板SB的主表面从元件隔离区EI中露出的活动区域。而馈电部分形成区B1和电容性元件形成区C1各自为其中在参照图1所描述的步骤中形成了元件隔离区EI的区域。
然后，如图3所示，在去除光致抗蚀剂膜PR1之后，使用CVD法等将氮化硅膜N2形成（沉积）于多晶硅膜P1的整个上表面之上。
然后，如图4所示，光致抗蚀剂膜PR2的图形通过光刻技术形成于氮化硅膜N2之上。然后，通过将光致抗蚀剂膜PR2用作掩模的干式蚀刻法，部分地去除氮化硅膜N2、多晶硅膜P1和绝缘膜IF。这导致半导体基板SB的上表面和元件隔离区EI的上表面裸露。结果，在MONOS存储器形成区A1内，形成有由多晶硅膜P1形成的伪栅电极DP以及由绝缘膜IF形成的栅极绝缘膜GF。
多晶硅膜P1和伪栅电极DP彼此相邻地间隔开。在该步骤，在沿着图4的剖面的方向上，即，在伪栅电极DP和多晶硅膜P1排列的方向上，伪栅电极DP的宽度被设置为例如100nm，而多晶硅膜P1的宽度被设置为例如60nm。此外，在同一方向上，嵌于伪栅电极DP与多晶硅膜P1之间的多晶硅膜P2的宽度被设置为例如80-90nm。
在此，如图4所示，在MONOS存储器形成区A1内，当形成有各自由排布于沿着半导体基板SB的主表面的方向上的绝缘膜IF形成的多个图形时，与一个绝缘膜IF相邻的且以使得绝缘膜IF置于它们之间的方式布置的一对绝缘膜被称为栅极绝缘膜GF。此外，在MONOS存储器形成区A1内，当形成有各自由排布于沿着半导体基板SB的主表面的方向上的多晶硅膜P1形成的多个图形时，伪栅电极DP形成于相邻的多晶硅膜P1之间。在该步骤，在MONOS存储器形成区A1内，在栅极绝缘膜GF之上形成有多晶硅膜P1，而在绝缘膜IF之上形成有伪栅电极DP。
换言之，每个绝缘膜IF都布置于相邻的栅极绝缘膜GF之间。在形成为与相邻的栅极绝缘膜GF各自的上表面接触的各个多晶硅膜P1之间，形成有与栅极绝缘膜GF的上表面接触的伪栅电极DP。伪栅电极DP是将在后面的步骤中去除的牺牲图形，并且不保留于后面完成的半导体器件中。
然后，如图5所示，在去除光致抗蚀剂膜PR2之后，使用例如CVD法，在半导体基板SB的整个主表面之上，依次形成有氧化硅膜X1、氮化硅膜N1、氧化硅膜X2和多晶硅膜P2。结果，由绝缘膜IF、多晶硅膜P1和氮化硅膜N2的层合膜形成的图形的上表面和侧壁以氧化硅膜X1覆盖。而由绝缘膜IF、伪栅电极DP和氮化硅膜N2的层合膜形成的图形的上表面和侧壁以氧化硅膜X1覆盖。此外，由栅极绝缘膜GF、多晶硅膜P1和氮化硅膜N2的层合膜形成的图形的上表面和侧壁以氧化硅膜X1覆盖。顺便要提的是，以下，由氧化硅膜X1、氮化硅膜N1和氧化硅膜X2形成的层合膜可以简称为ONO膜。
在该步骤，在半导体基板SB之上形成有多个多晶硅膜P1的图形。在相邻的多晶硅膜P1之间的沟槽以氧化硅膜X1、氮化硅膜N1、氧化硅膜X2和多晶硅膜P2来完全填充。但是，在其中多晶硅膜P1之间的距离较大的部位，在多晶硅膜P1之间的空间并没有被完全填满。在伪栅电极DP与多晶硅膜P1之间的沟槽以氧化硅膜X1、氮化硅膜N1、氧化硅膜X2和多晶硅膜P2来完全填充。
然后，如图6和7所示，多晶硅膜P2使用干式蚀刻法来部分去除，由此使氧化硅膜X2的上表面裸露。图6是在制造步骤中的半导体器件的平面布局。图7的电容性元件形成区C1示出了沿着图6的线C-C的截面。换言之，图6是示出其中电容性元件由本实施例的半导体器件形成的区域的平面布局。顺便要提的是，图6的线C-C穿越了多晶硅膜P1的五个部分以及多晶硅膜P2的六个部分。但是，在图7中，为了图示的简化，在电容性元件形成区C1中，多晶硅膜P1和P2以部分省略的形式来示出。
顺便要提的是，在图6中，为了容易理解多晶硅膜P1和P2的布局，在多晶硅膜P1之上的氮化硅膜N2和ONO膜没有示出。而在没有多晶硅膜P1和P2覆盖的区域内的元件隔离区EI之上的ONO膜部分没有示出。
如图7所示，在伪栅电极DP的直接上方的多晶硅膜P2被去除。此外，嵌于相邻的多晶硅膜P1之间或者相邻的多晶硅膜P1与伪栅电极DP之间的多晶硅膜P2的上表面的高度与在氮化硅膜N2之上的氧化硅膜X2的上表面的高度几乎是相同高度的。在该步骤，在多晶硅膜和氮化硅膜N2的层合膜的侧壁处，该侧壁更接近在参考图5来描述的沉积步骤中没有以多晶硅膜P2完全填充的层合膜的侧面上的区域，多晶硅膜P2经由氧化硅膜X1、氮化硅膜N1和氧化硅膜X2以自对准方式形成为侧壁形状。
顺便要提的是，在伪栅电极DP与多晶硅膜P1之间的沟槽仍然已经以氧化硅膜X1、氮化硅膜N1、氧化硅膜X2和多晶硅膜P2完全填充。多晶硅膜P2不成侧壁形状。
如图6所示，在电容性元件形成区域内，按照使其由形成于元件隔离区EI上的多晶硅膜P2包围的方式来形成多晶硅膜P1。在多晶硅膜P1和P2之间，形成有由氧化硅膜X1、氮化硅膜N1和氧化硅膜X2形成的ONO膜。由于该原因，多晶硅膜P1和P2彼此绝缘。
多晶硅膜P2的图形包围着两个多晶硅膜P1图形。这两个多晶硅膜P1图形中的一个梳型多晶硅膜P1图形被用于产生在它与多晶硅膜P2之间的电容。沿一个方向延伸的另一个多晶硅膜P1图形被布置用于将接触插头（耦合部件）可靠地耦合至多晶硅膜P2。为了产生电容而布置的多晶硅膜P1具有包括沿第一方向延伸的图形以及沿与第一方向正交的第二方向延伸的多个图形的且沿第一方向排布的梳型形状。在沿第二方向延伸的多个图形之间，均形成有沿第二方向延伸的多晶硅膜P2。在第一方向上，多晶硅膜P1和P2交替地形成。因而，多晶硅膜P2同样具有包括沿第二方向延伸的多个图形的梳型形状。
然后，如图8所示，通过将以光刻技术形成于半导体基板SB之上的光致抗蚀剂膜PR3用作掩模的各向同性的干式蚀刻法，去除了经由ONO膜在多晶硅膜P1的每个侧壁处的形成为侧壁形状的多晶硅膜P2。在该步骤，在MONOS存储器形成区A1内，嵌于多晶硅膜P1与伪栅电极DP之间的多晶硅膜P2以光致抗蚀剂膜PR3覆盖，并且因此没有被去除。但是，在多晶硅膜P1的每个侧壁处的成侧壁形状的多晶硅膜P2被去除，使得氧化硅膜X2的表面露出。
此外，馈电部分形成区B1、电容性元件形成区C1和低击穿电压元件形成区D1以光致抗蚀剂膜PR3覆盖。由于该原因，各自在形成于馈电部分形成区B1和电容性元件形成区C1内的侧壁形状中的多晶硅膜P2的一部分没有被去除，而是被保留。但是，即使在馈电部分形成区B1和电容性元件形成区C1内，在图8未示出的某些区域（在后面使用的图9和10中示出）内，在图8的蚀刻步骤中，侧壁形状的多晶硅膜P2由于从光致抗蚀剂膜PR3中露出而去除。
然后，图9、10和11，在去除光致抗蚀剂膜PR3之后，使用湿式蚀刻法来去除在ONO膜顶部的氧化硅膜X2的一部分以及氮化硅膜N1的一部分。结果，氧化硅膜X1的表面露出来。
图9如同图6一样是示出在制造步骤中的半导体器件的电容性元件形成区的平面布局。图11的电容性元件形成区C1是沿着图9的线C-C的剖面。图10是示出在制造步骤中的半导体器件的MONOS存储器形成区和MONOS的馈电部分的形成区的平面布局。图11的MONOS存储器形成区A1是沿着图10的线A-A的剖面。图11的馈电部分形成区B1是沿着图10的线B-B的剖面。顺便要提的是，为了容易理解多晶硅膜P1和P2的布局，在图9和10中没有示出在多晶硅膜P1之上的氧化硅膜X1和氮化硅膜N2。此外，没有示出除了形成于多晶硅膜P1和P2各自的侧壁之上的那些以外的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2。
如图9、10和11所示，在未以多晶硅膜P2覆盖的区域内，通过湿式蚀刻步骤来去除氧化硅膜X2和氮化硅膜N1。结果，氧化硅膜X1露出来。换言之，与多晶硅膜P1的侧壁及下表面相邻的氧化硅膜X2和氮化硅膜N1保留下来，而在其他区域内的氧化硅膜X2和氮化硅膜N1被去除。
在图9和10所示的平面布局内，某些多晶硅膜P1的侧壁仅以氧化硅膜X1覆盖，而没有以多晶硅膜P2、氧化硅膜X2和氮化硅膜N1覆盖。如同多晶硅膜P1那样，在某些区域内的伪栅电极DP的侧壁也没有以多晶硅膜P2、氧化硅膜X2和氮化硅膜N1覆盖。
因而，作为多晶硅膜P1的侧壁和伪栅电极DP的侧壁的且没有以多晶硅膜P2、氧化硅膜X2和氮化硅膜N1覆盖的区域是通过步骤参考图8所描述的干式蚀刻从中去除了侧壁形状的多晶硅膜P2的区域。在此，在其中氧化硅膜X2和氮化硅膜N1已经去除的区域内，氧化硅膜X1没有被去除，而是被保留。这是为了防止下列情况的发生：在后面参考图12描述的步骤中，光致抗蚀剂膜PR4被形成，并且然后，光致抗蚀剂膜PR4被去除；结果，半导体基板SB被损坏。
如图9所示，在梳型多晶硅膜P1内，在沿第一方向延伸的图形的每个侧壁处的多晶硅膜P2被去除，而在沿第二方向延伸的多个图形的每个侧壁处的多晶硅膜P2没有被去除。因而，只有在沿第一方向延伸的图形的每个侧壁处的多晶硅膜P2被去除。这是为了防止下列情况的发生：如同后面所描述的，当接触插头与梳型多晶硅膜P1耦接时，多晶硅膜P1和多晶硅膜P2由于接触插头的耦合部位的失配、与硅化物层的接触等而彼此电连续。
如图10所示，多晶硅膜P1和P2以及伪栅电极DP沿同一方向延伸，并且在与延伸方向正交的方向上并排地排布。图11所示的在MONOS存储器形成区A1内的多晶硅膜P1以及在馈电部分形成区B1内的多晶硅膜P1如图10所示的那样相互整体地形成在一起。类似地，图11所示的在MONOS存储器形成区A1内的多晶硅膜P2以及在馈电部分形成区B1内的多晶硅膜P2如同图10所示的那样彼此整体地形成在一起。但是，伪栅电极DP没有延伸到馈电部分。
在图10所示的MONOS存储器形成区内，伪栅电极DP在与延伸方向正交的方向上经由ONO膜以被置入一对多晶硅膜P2之间的方式来布置。而伪栅电极DP以及使伪栅电极DP置于它们之间的那对多晶硅膜P2在同一方向上以被置入一对多晶硅膜P1之间的方式来布置。ONO膜被置于多晶硅膜P1与多晶硅膜P2之间。在图11的馈电部分形成区B1内，示出了该对多晶硅膜P1之一以及该对多晶硅膜P2之一。另一个多晶硅膜P1和P2在图11中没有示出。
在馈电部分形成区域内，多晶硅膜P2的图形包围着多晶硅膜P1的孤立图形。这是为了将接触插头耦接至形成为侧壁形状的多晶硅膜P2并且如同后面所描述的那样可靠地具有小的宽度而设置的结构。
然后，如图12所示，通过光刻技术，光致抗蚀剂膜PR4的图形形成于半导体基板SB之上。光致抗蚀剂膜PR4覆盖着馈电部分形成区B1、电容性元件形成区C1和低击穿电压元件形成区D1，并且使直接在MONOS存储器形成区A1内的伪栅电极DP之上的氧化硅膜X1的上表面露出来（参见图11）。具体地，光致抗蚀剂膜PR4是覆盖着栅极绝缘膜GF的、多晶硅膜P1和P2的、氮化硅膜N1和N2的以及氧化硅膜X1和X2的表面的并且使直接在MONOS存储器形成区A1内的伪栅电极DP之上的氧化硅膜X1的上表面露出来的图形。
之后，通过各向同性的干式蚀刻法，依次地去除在伪栅电极DP的直接上方的氧化硅膜X1、在伪栅电极DP的直接上方的氮化硅膜N2以及伪栅电极DP。这导致与伪栅电极DP的侧壁接触的氧化硅膜X1的侧壁露出来，以及在已从中去除了伪栅电极DP的区域的直接下方的绝缘膜IF露出来。
此外，在此，通过各向同性的干式蚀刻法，可以去除在其内形成了伪栅电极DP的区域与多晶硅膜P2之间形成ONO膜的氧化硅膜X1和氮化硅膜N1。在MONOS存储器形成区A1内的氮化硅膜N1是将作为在后面的步骤中形成的MONOS存储器的电荷累积膜的绝缘膜。为了操作MONOS存储器，重要的是在直接于将在后面的步骤中作为存储器栅极的多晶硅膜P2之下的氮化硅膜N1内累积电荷。但是，当电荷累积于或者移入不是直接于多晶硅膜P2之下形成的而是在其侧壁处形成的氮化硅膜N1之内时，会降低MONOS存储器的性能或可靠性。
因而，如上所述，在其内形成了伪栅电极DP的区域与多晶硅膜P2之间形成ONO膜的氧化硅膜X1和氮化硅膜N1被去除。结果，可以防止电荷累积于除了直接在多晶硅膜P2之下的氮化硅膜N1外的其他氮化硅膜N1内。但是，在本实施例中，假定在其内形成了伪栅电极DP的区域与多晶硅膜P2之间形成ONO膜的氧化硅膜X1和X2及氮化硅膜N1没有被去除，而是被保留下来，则将对用于制造半导体器件的方法进行描述。
然后，如图13所示，在去除光致抗蚀剂膜PR4之后，在多晶硅膜P2的侧壁和底部的相邻处形成的ONO膜被留下，而在其他区域内的氧化硅膜X1被去除。这导致半导体基板SB的主表面露出来。结果，使与多晶硅膜P2不相邻的多晶硅膜P1和氮化硅膜N2的侧壁露出来，并且使氮化硅膜N2的上表面露出来。此外，在从中去除了伪栅电极DP的区域的直接下方的绝缘膜IF同样被同时去除。结果，使半导体基板SB的上表面露出来。
因而，在本实施例中，在参考图12所描述的步骤中，在去除伪栅电极DP的步骤之后，在MONOS存储器形成区A1内的绝缘膜IF没有被去除，而是去除了光致抗蚀剂膜PR4。然后，在图13所示的步骤中，连同氧化硅膜X1的一部分一起，在MONOS存储器形成区A1内的绝缘膜IF被去除。通过以这样的过程来去除光致抗蚀剂膜PR4和氧化硅膜X1的一部分的步骤，可以防止基板被损坏（例如，暴露于清洗溶液、蚀刻剂等），由此待切割。
在该步骤，可以考虑，在其内形成了伪栅电极DP（参见图11）的区域与多晶硅膜P2之间的ONO膜的侧表面处露出来的氧化硅膜X1同样被去除。但是，在此，将在假定氧化硅膜X1没有被去除，而是被保留下来的情况下进行描述。但是，氧化硅膜X1是否被去除没有关系。
然后，使用光刻技术和干式蚀刻法来加工在低击穿电压元件形成区D1内的氮化硅膜N2、多晶硅膜P1和绝缘膜IF。这导致形成由绝缘膜IF形成的栅极绝缘膜GF。
然后，如图14所示，在半导体基板SB的整个上表面之上，使用例如CVD法来形成（沉积）氮化硅膜。然后，通过干式蚀刻法，氮化硅膜被部分去除，由此使半导体基板SB的主表面露出来。结果，由氮化硅膜形成的偏移间隔层（offset spacer）OS以自对准的方式形成于半导体基板SB之上的每个结构的侧壁处。
具体地，在MONOS存储器形成区A1内，偏移间隔层OS形成于由包括栅极绝缘膜GF、多晶硅膜P1和氮化硅膜N2的层合膜以及ONO膜和与该层合膜的一个侧壁接触的多晶硅膜P2的层合膜形成的结构的相对侧面的各自侧壁处。
在馈电部分形成区B1和电容性元件形成区C1内，在由包括绝缘膜IF、多晶硅膜P1和氮化硅膜N2的层合膜以及ONO膜和与该层合膜的一个侧壁接触的多晶硅膜P2的层合膜形成的结构的相对侧面的每个侧壁上形成偏移间隔层OS。顺便要提的是，在馈电部分形成区B1内，在该结构的一个侧壁上，形成有侧壁形状的多晶硅膜P2。因此，偏移间隔层OS形成于侧壁形状的多晶硅膜P2的侧壁上。而在电容性元件形成区C1内，在该结构的两个侧壁处形成有侧壁形状的多晶硅膜P2。因此，偏移间隔层OS分别形成于相应侧壁形状的多晶硅膜P2的侧壁上。
在低击穿电压元件形成区D1内，在包括栅极绝缘膜GF、多晶硅膜P1和氮化硅膜N2的层合膜的相对侧面的侧壁处分别形成有偏移间隔层OS。
然后，使用离子注入法，将N型杂质（例如，As（砷））以相对较低的浓度注入半导体基板SB的上表面之内。结果，在MONOS存储器形成区A1和低击穿电压元件形成区D1中的半导体基板SB的主表面内形成延伸区EX。在MONOS存储器形成区A1内，在包括经由ONO膜彼此接触的多晶硅膜P1和P2的结构的侧面上露出来的半导体基板SB的每个上表面内形成有延伸区EX。因此，同样在相邻的多晶硅膜P2之间的半导体基板SB的上表面内，并且在其内形成了伪栅电极DP（参见图11）的区域的直接下方，形成有延伸区EX。
在低击穿电压元件形成区D1内，在多晶硅膜P1的每个侧面处露出来的半导体基板SB的上表面内，形成有延伸区EX。顺便要提的是，在馈电部分形成区B1和电容性元件形成区C1内的元件隔离区EI及其直接下垫的（underlying）半导体基板SB之内没有形成延伸区EX。
然后，如图15所示，在半导体基板SB的整个主表面之上，使用例如CVD法来形成绝缘膜。然后，使用干式蚀刻法来部分地去除绝缘膜，使得半导体基板SB的上表面露出来。结果，形成由绝缘膜形成的每个侧壁SW。侧壁SW以自对准的方式形成于其上露出了偏移间隔层OS的侧壁处。用于侧壁SW的材料的实例可以包括氧化硅膜，或者氮化硅膜和氧化硅膜的层合膜。
然后，使用离子注入法将N型杂质（例如，As（砷））以比在为形成延伸区EX而执行的离子注入步骤中的浓度高的浓度注入半导体基板SB的上表面之内。结果，在MONOS存储器形成区A1和低击穿电压元件形成区D1内的半导体基板SB的每个主表面中，形成有杂质浓度比延伸区EX高的扩散层SL。扩散层SL是结深比延伸区EX深的半导体区域。
顺便要提的是，在本实施例中，一次性离子注入步骤在MONOS存储器形成区A1和低击穿电压元件形成区D1内形成延伸区EX。此外，一次性离子注入步骤在MONOS存储器形成区A1和低击穿电压元件形成区D1内形成扩散层SL。但是，实际上，可以考虑根据元素的类型或者在N型FET、P型FET等之间的差异而将离子注入步骤进行划分，以形成延伸区EX或扩散层SL。
在MONOS存储器形成区A1内，在从包括经由ONO膜彼此接触的多晶硅膜P1和P2的结构、在该结构的每个侧壁上的偏移间隔层OS和侧壁SW中露出来的半导体基板Sb的每个上表面内，形成有扩散层SL。因此，同样在相邻的多晶硅膜P2之间的半导体基板SB的上表面内，并且在其内形成了伪栅电极DP（参见图11）的区域的直接下方，扩散层SL以将被置于延伸区EX之间的形式来形成。
在低击穿电压元件形成区D1内，在多晶硅膜P1的每个侧面、多晶硅膜P1的每个侧壁处的偏移间隔层OS和侧壁SW处露出的半导体基板SB的上表面中，形成有扩散层SL。顺便要提的是，在馈电部分形成区B1和电容性元件形成区C1内的元件隔离区EI及其直接下垫的半导体基板SB之内没有形成扩散层SL。
通过形成扩散层SL，各自包括延伸区EX以及与延伸区EX相邻的扩散层SL的源/漏区形成于MONOS存储器形成区A1和低击穿电压元件形成区D1内的半导体基板SB各自的上表面之内。源/漏区各自具有LDD（轻掺杂漏区）结构，该LDD结构具有杂质浓度相对较高的扩散层SL以及杂质浓度比扩散层SL低的延伸区EX。
在此，在包围着电容性元件形成区C1（未示出）的半导体基板SB的上表面内，可以形成有用作阱的馈电部分的扩散层。例如，阱馈电部分是在半导体基板SB的主表面内形成为在平面图中包围着电容性元件形成区C1内的元件隔离区EI的外围的环形的，并且用于给半导体基板供应电位的半导体区域。阱馈电部分通过与形成扩散层SL的步骤相同的离子注入步骤来形成，或者能够通过执行不同的离子注入步骤来形成。阱馈电部分将在后面参考图25来描述。
然后，如图16和17所示，使用已知的自对准多晶硅化物（salicide）技术，硅化物层S1形成于扩散层SL的上表面和多晶硅膜P2的上表面上。图16是示出在制造步骤中的半导体器件的平面布局。图17的电容性元件形成区C1示出了沿着图16的线C-C的剖面。在图16中，为了便于图示的理解，在多晶硅膜P1（参见图17）之上的氮化硅膜N2没有示出。
在图16中，与图9不同，硅化物层S1形成于多晶硅膜P2（参见图17）之上。顺便要提的是，图16所示的硅化物层S1通过后面所描述的抛光步骤来去除。
图17所示的硅化物层S1是由例如硅化钴（CoSi）形成的导电膜。硅化物层S1通过在半导体基板SB之上形成Co（钴）等的金属膜，并且然后经由热处理允许金属膜和硅膜相互反应来形成。在该步骤，多晶硅膜P1的上表面以氮化硅膜N2覆盖。由于该原因，硅化物层S1没有形成于多晶硅膜P1的上表面之上。
然后，如图18所示，在半导体基板SB的整个上表面之上，使用CVD法等来依次形成由例如氮化硅膜形成的蚀刻停止膜（etchingstopper film）ES以及由例如氧化硅膜形成的层间绝缘膜L1。
然后，如图19所示，使用例如CMP（化学机械抛光）方法来抛光在半导体基板SB之上的结构的上表面以使其后退。具体地，层间绝缘膜L1、蚀刻停止膜ES、硅化物层S1、氧化硅膜X1和X2、氮化硅膜N1和N2、多晶硅膜P1和P2、偏移间隔层OS及侧壁SW被抛光。结果，各个抛光后的膜的上表面高度变为与等于或低于抛光步骤之前的多晶硅膜P2的上表面高度的、且高于多晶硅膜P1和P2的下表面的高度的给定高度相等，以便进行平坦化。结果，在多晶硅膜P2之上的硅化物层S1被去除，并且多晶硅膜P1和P2的上表面露出来。
通过抛光步骤，在MONOS存储器形成区A1和馈电部分形成区B1内，分别形成各自由多晶硅膜P1形成的控制栅电极CG，并且分别形成各自由多晶硅膜P2形成的存储器栅电极MG。顺便要提的是，在馈电部分形成区B1内的控制栅电极CG和存储器栅电极MG不是起着用于形成将在后面形成的MONOS存储器的n沟道型FET（场效应晶体管）的栅电极的作用的导电层。在馈电部分形成区B1内的控制栅电极CG和存储器栅电极MG每个都是待用于给在MONOS存储器形成区A1内的控制栅电极CG和存储器栅电极MG供应预定电位的导电层。
结果，在MONOS存储器形成区A1内，形成有包括栅极绝缘膜GF、控制栅电极CG、ONO膜、存储器栅电极MG、延伸区EX和扩散层SL的MONOS存储器。ONO膜包括作为用于存储信息的电荷累积膜的氮化硅膜N1，以及用于使氮化硅膜N1与控制栅电极CG、存储器栅电极MG及半导体基板SB绝缘的氧化硅膜X1和X2。MONOS存储器是能够通过在存储器栅电极MG的直接下方的氮化硅膜N1内累积电荷来存储信息的非易失性存储器。用于将电荷注入氮化硅膜N1以及从中提取出电荷的方法包括两种方法。一种方法是其中通过隧穿电流将电子注入在存储器栅电极MG之下的氮化硅膜N1的整个表面之内以及从中提取出电子的方法，由此执行写入和擦除。另一种方法是使用热载流子的方法。
MONOS存储器具有分栅型结构，该分栅型结构具有经由ONO膜与控制栅电极CG相邻的存储器栅电极MG。顺便要提的是，在MONOS存储器形成区A1内形成一对MONOS存储器，其内形成了伪栅电极DP（参见图11）的区域置于它们之间。这对MONOS存储器共同地具有形成于它们之间的半导体基板SB的上表面内的源/漏区（在此假定其为源区）。
而通过抛光步骤，在馈电部分形成区B1内形成有具有经由ONO膜彼此绝缘的控制栅电极CG和存储器栅电极MG的馈电部分。如上所述，馈电部分具有用于分别给MONOS存储器的控制栅电极CG和存储器栅电极MG供应预定电位的控制栅电极CG和存储器栅电极MG。在后面的步骤中形成的接触插头经由硅化物层（未示出）来耦接至形成馈电部分的控制栅电极CG和存储器栅电极MG的上表面。
此外，通过抛光步骤，在电容性元件形成区C1内，形成有包括经由ONO膜彼此绝缘的多晶硅膜P1和P2的PIP（多晶硅-绝缘层-多晶硅）电容性元件。能够通过在经由ONO膜彼此绝缘的多晶硅膜P1和多晶硅膜P2之间产生电容来允许PIP电容性元件起着电容性元件的作用。
作为电容性元件的结构，可以考虑使用其中在与半导体基板的主表面垂直的方向上经由绝缘膜于多晶硅膜之上堆叠另一个多晶硅膜的结构。相比之下，在本实施例中，不同的多晶硅膜P1和P2在沿着半导体基板SB的上表面的方向上排布，并且通过ONO膜来彼此绝缘，由此形成PIP电容性元件。本实施例的PIP电容性元件不是其中不同的多晶硅膜在与半导体基板的主表面垂直的方向上堆叠的结构。因此，能够降低元件的高度，并且此外，能够使元件的高度等于其他存储元件、FET等的高度。因此，能够使半导体器件的小型化变得容易。因而，用于形成PIP电容性元件的且在它们之间产生电容的多晶硅膜P1和P2的各自上表面的高度与用于形成MONOS存储器的控制栅电极CG和存储器栅电极MG的各自上表面的高度相同。
然后，如图20所示，使用例如CVD法将氧化硅膜X3完全形成于半导体基板SB的上表面之上。然后，使用光刻技术和干式蚀刻法来加工氧化硅膜X3。结果，低击穿电压元件形成区D1内的多晶硅膜P1的上表面从氧化硅膜X3中露出来。随后，使用以氧化硅膜X3作为掩模的湿式蚀刻法，在低击穿电压元件形成区D1内的多晶硅膜P1被去除。结果，在多晶硅膜P1的直接下方的栅极绝缘膜GF露出来。在此，将对其中在多晶硅膜P1被去除时，为了避免下垫膜受到损坏而使用湿式蚀刻法的情形进行讨论。但是，多晶硅膜P1可以通过干式蚀刻法来去除。
顺便要提的是，在低击穿电压元件形成区D1内的栅极绝缘膜GF的膜厚可以通过在去除低击穿电压元件形成区D1内的多晶硅膜P1之后执行热处理或者通过其他过程来增加。
然后，如图21所示，氧化硅膜X3被回蚀刻，或者经由其他处理来去除。然后，使用例如溅射法，在半导体基板SB的整个上表面之上，形成由例如，氮化钛（TiN）、铝（Al）或氮化钽（TaN）形成的金属膜。结果，在参考图20所描述的步骤中，金属膜被完全嵌入在低击穿电压元件形成区D1内的去除了多晶硅膜P1的区域中形成的沟槽之内。
随后，使用CMP法等来去除金属膜的过多部分，由此使多晶硅膜P1和P2、控制栅电极CG、存储器栅电极MG、层间绝缘膜L1及蚀刻停止膜ES各自的上表面露出来。结果，在低击穿电压元件形成区D1内的栅极绝缘膜GF之上，形成有由金属膜形成的栅电极G1。通过以CMP法进行的抛光步骤，栅电极G1的上表面的高度等于多晶硅膜P1和P2、控制栅电极CG、存储器栅电极MG、层间绝缘膜L1及蚀刻停止膜ES的每个上表面的高度。
这导致在低击穿电压元件形成区D1内形成包括栅电极G1、扩散层SL及延伸区EX的n沟道型低击穿电压MOSFET（金属氧化物半导体场效应晶体管）。MOSFET是在比MONOS存储器低的电压下驱动的元件，并且在逻辑电路等内被用于开关等。
然后，如图22所示，使用例如CVD法，在半导体基板SB的整个上表面之上，形成有氧化硅膜X4。然后，使用光刻技术和干式蚀刻法来加工氧化硅膜X4。结果，馈电部分形成区B1内的控制栅电极CG和存储器栅电极MG各自的上表面从氧化硅膜X4中露出来。随后，使用已知的自对准多晶硅化物（salicide）技术，在馈电部分形成区B1内的控制栅电极CG和存储器栅电极MG的每个上表面之上，形成有由例如硅化钴（CoSi）形成的硅化物层S2。硅化物层S1和S2每个都是为了在后面步骤所形成的接触插头与扩散层SL、控制栅电极CG、存储器栅电极MG及多晶硅膜P1和P2电耦接时降低接触电阻而布置的导电层。
顺便要提的是，在图22所示的截面图中，在电容性元件形成区C1内没有形成硅化物层S2。但是，在图22未示出的区域中，如同后面参考图25所描述的，硅化物层S2形成于用于形成电容性元件的多晶硅膜P1和P2之上。然而，对图22的MONOS存储器形成区A1内的控制栅电极CG和存储器栅电极MG，由在馈电部分形成区B1内的控制栅电极CG和存储器栅电极MG来供应电位。因此，硅化物层S2没有形成于MONOS存储器形成区A1内的控制栅电极CG和存储器栅电极MG各自的上表面之上。
然后，如图23所示，在去除氧化硅膜X4之后，在半导体基板SB的整个上表面之上，由例如氧化硅膜形成的层间绝缘膜L2使用CVD法等来形成。结果，层间绝缘膜L2覆盖着层间绝缘膜L1、蚀刻停止膜ES、侧壁SW、偏移间隔层OS、控制栅电极CG、存储器栅电极MG、氧化硅膜X1和X2、氮化硅膜N1、硅化物层S2及多晶硅膜P1和P2的上表面。
随后，使用光刻技术和干式蚀刻法，形成有穿透层间绝缘膜L1的多个接触孔，以及穿透层间绝缘膜L1和L2及蚀刻停止膜ES的多个接触孔。
在MONOS存储器形成区A1内，穿透层间绝缘膜L1和L2及蚀刻停止膜ES的每个接触孔被打开。结果，在扩散层SL的上表面处的硅化物层S1的上表面露出来。在馈电部分形成区B1内，穿透层间绝缘膜L1的接触孔被打开，由此使在控制栅电极CG的上表面处的硅化物层S2的上表面裸露。而穿透层间绝缘膜L1和L2及蚀刻停止膜ES的接触孔被打开，由此使在形成为侧壁形状的存储器栅电极MG的上表面处的硅化物层S2的上表面裸露。用于使在馈电部分的端部的侧壁形状的存储器栅电极MG之上的硅化物层S2裸露的接触孔可以使在与存储器栅电极MG相邻的控制栅电极CG的上表面之上的，且在平面图中由存储器栅电极MG包围的硅化物层S2露出来。
在电容性元件形成区C1内，在图23未示出的区域内，穿透层间绝缘膜L1的接触孔被打开，由此使多晶硅膜P1和P2各自的上表面露出来。在低击穿电压元件形成区D1内，穿透层间绝缘膜L1和L2及蚀刻停止膜ES的每个接触孔被打开，由此使在扩散层SL的上表面处的硅化物层S1的上表面露出来。此外，在未示出的区域中，穿透层间绝缘膜L1的接触孔被打开，由此使栅电极G1的上表面裸露。
然后，如图24、25和26所示，在该多个接触孔的每个接触孔内部，形成有主要包含例如W（钨）的接触插头（耦合部件）C2，导致本实施例的半导体器件的完成。如同图10那样，图24是示出在制造步骤中的半导体器件的MONOS存储器的形成区以及MONOS存储器的馈电部分的形成区的平面布局图。图26的MONOS存储器形成区A1是沿着图24的线A-A的剖面。图26的馈电部分形成区B1是沿着图24的线B-B的剖面。此外，如同图6和9那样，图25是示出在制造步骤中的半导体器件的电容性元件的形成区的平面布局。图26的电容性元件形成区C1是沿着图25的线C-C的剖面。
该多个接触插头C2的每一个是为了将预定电位供应给扩散层SL、控制栅电极CG、存储器栅电极MG、多晶硅膜P1和P2及栅电极G1而形成的导体。
当每个接触插头C2被形成时，首先，使用溅射法等在半导体基板SB的整个上表面之上形成阻挡金属膜（未示出）。因而，在接触孔内的表面以阻挡金属膜覆盖。之后，使用溅射法等来形成钨膜，并且完全填充该多个接触孔的每个接触孔内部。随后，使用CMP法等来去除在层间绝缘膜L2之上的阻挡金属膜和钨膜的过多部分，由此使层间绝缘膜L2的上表面裸露。因此，层间绝缘膜L2和钨膜的上表面被平坦化。结果，由阻挡金属膜和钨膜形成的接触插头C2形成于每个接触孔内。
如图26的馈电部分形成区B1所示，经由硅化物层S2耦接至形成为侧壁形状的存储器栅电极MG的接触插头C2可以经由硅化物层S2电耦接至与存储器栅电极MG相邻的控制栅电极CG。控制栅电极CG没有与MONOS存储器形成区A1内的控制栅电极CG电耦接。如同图24的馈电部分所示，控制栅电极CG在平面图中于其外围处由存储器栅电极MG所包围，并且被电隔离。
因而，当接触插头C2与存储器栅电极MG电耦接时，接触插头C2以同样覆盖隔离的控制栅电极CG的上表面的方式来形成。这是由于存储器栅电极MG以自对准的方式形成为侧壁形状的事实。即，存储器栅电极MG的上表面的面积（即，在平面图内的面积）是小的。由于该原因，难以将接触插头C2高精度地且可靠地仅仅耦接至存储器栅电极MG。因而，在此，与MONOS存储器电绝缘的控制栅电极CG被形成，并且具有延伸到控制栅电极CG之上的大宽度的接触插头C2形成于存储器栅电极MG之上。结果，对存储器栅电极MG的馈电的可靠性得以增强。
这样的配置同样用于接触插头C2与形成为图25所示的侧壁形状的多晶硅膜P2电耦接的部位。顺便要提的是，在图25中，除了多晶硅膜P1和P2之外，还示出了形成于多晶硅膜P1和P2各自的顶部的硅化物层S2。接触插头C2与硅化物层S2耦接，并且由此与在硅化物层S2的直接下方的多晶硅膜P1或P2电耦接。
用于给多晶硅膜P2供应电位的接触插头C2跨多晶硅膜P2之上的硅化物层S2形成，并且硅化物层S2与用于在PIP电容性元件内产生电容的多晶硅膜P1隔离开，并且在平面图中由多晶硅膜P2包围的多晶硅膜P1（未示出）的直接上方。结果，如同存储器栅电极MG（参见图24）一样，接触插头C2能够确定地耦接至形成为侧壁形状的且在平面图中具有小的宽度的多晶硅膜P2。
顺便要提的是，如图25所示，在除了用于执行对多晶硅膜P1和P2的每个多晶硅膜馈电的区域外的其他区域内，即，在其中多晶硅膜P1和P2经由用于产生电容的ONO膜彼此相邻的区域内，没有形成硅化物层S2。这是为了防止下列情况的发生：当硅化物层S2形成于多晶硅膜P1和P2各自的顶部时，通过由氧化硅膜X1和X2及氮化硅膜N2形成的ONO膜彼此接近的多晶硅膜P1和P2由于在它们各自的上覆的硅化物层S2之间的接触而短路。因此，在沿第二方向延伸的多个多晶硅膜P1与沿第二方向延伸的多个多晶硅膜P2沿着第一方向交替排布的区域（即，用于产生电容的区域）内，没有硅化物层S2形成于多晶硅膜P1和P2各自的顶部（参见图22）。
此外，对于多晶硅膜P1的图形中的沿第一方向延伸的图形，耦接有用于给多晶硅膜P1供应电位的接触插头C2。在沿第一方向延伸的多晶硅膜P1的图形之上，硅化物层S2形成于图形与接触插头C2之间。
在此，在参考图8所描述的步骤中，部分不去除在图8中未示出的在电容性元件形成区C1内的多晶硅膜P2。这导致多晶硅膜P2被保留为与具有梳型形状的多晶硅膜P1的沿第一方向延伸的图形相邻，如图6所示。在这种情况下，硅化物层S2形成于沿第一方向延伸的图形的每个上表面处，以及于与其相邻的多晶硅膜P2处。这会导致多晶硅膜P1和P2由于在它们各自的上覆的硅化物层S2之间的接触而短路。为了避免这种情况，在本实施例中，在参考图8所描述的步骤中部分地去除在电容性元件形成区C1内的多晶硅膜P2。结果，可以防止在多晶硅膜P1和P2之间的短路。此外，可以防止在接触插头C2耦接至梳型多晶硅膜P1时因在形成接触孔时的失配所致的在多晶硅膜P1和P2之间的短路。
在图25中示出了形成于半导体基板SB的上表面（未示出）内的用于给形成于半导体基板SB的上表面内的阱供应电位的阱馈电部分WS。阱馈电部分WS以包围元件隔离区EI的方式来形成为环形形状，元件隔离区EI包括通过将例如P型杂质（例如，B（硼））离子注入半导体基板SB的上表面之内来形成于其在平面图中的顶部的PIP电容性元件。在阱馈电部分WS的上表面处，形成有硅化物层S1（未示出）。在阱馈电部分WS之上，接触插头C2经由硅化物层S1来形成。经由接触插头C2、硅化物层S1及阱馈电部分WS给半导体基板SB供应电位。结果，可以固定在PIP电容性元件的下垫部分处的半导体基板SB的电位。
如图24所示，在包括形成于其内的MONOS存储器的区域内已经去除了伪栅电极DP，不同于图10。在其内形成了伪栅电极DP的区域的直接下方的半导体基板SB的上表面（参见图26）中，形成有用于形成源/漏区的扩散层SL。顺便要提的是，在图24中，为了图示的容易理解，硅化物层S1和S2没有示出。硅化物层S2没有形成于用于形成MONOS存储器的存储器栅电极MG和控制栅电极CG的每个上表面处。但是，在馈电部分内，硅化物层S2（未示出）形成于存储器栅电极MG和控制栅电极CG与它们的上覆的接触插头C2之间。
以下，将对用于制造本实施例的半导体器件的方法的效果进行描述。
可以想得到，作为分栅型MONOS存储器的结构，如图32和33所示，在半导体基板SB之上经由栅极绝缘膜GF来形成控制栅电极CGa；并且在它的一个或两个侧壁之上形成有经由ONO膜以自对准方式形成为侧壁形状的存储器栅电极MGa。ONO膜是包括依次形成于其内的氧化硅膜X1、氮化硅膜N1和氧化硅膜X2的层合膜。氮化硅膜N1是起着MONOS存储器的电荷累积膜的作用的绝缘膜。
图32和33各自为示出件包括作为比较实例的MONOS存储器的半导体器的截面图。在此，除了控制栅电极CGa和存储器栅电极MGa之外，示出了在控制栅电极CGa之上的氮化硅膜N2，以及各自由形成于半导体基板SB的上表面内的延伸区EX和扩散层SL形成的源/漏区。顺便要提的是，下面的配置同样是可接受的：氮化硅膜N2没有形成，并且控制栅电极CGa的上表面的高度与ONO膜和存储器栅电极MGa各自的最上层表面的高度是相等的。
在图32和33中示出的存储器栅电极MGa按照下面的方式来形成。在半导体基板SB之上，经由栅极绝缘膜GF来形成由控制栅电极CGa和氮化硅膜N2形成的层合膜的图形。然后，在半导体基板SB之上，通过CVD法等来形成（沉积）覆盖着层合膜的ONO膜和多晶硅膜。随后，通过干式蚀刻法来部分地去除多晶硅膜。换言之，多晶硅膜的一部分以自对准方式保留为在控制栅电极CGa的侧壁之上的侧壁形状。这导致形成由多晶硅膜形成的存储器栅电极MGa。
在比较的实例中，存储器栅电极MGa形成为侧壁形状。因此，在控制栅电极CGa的栅极长度方向上，存储器栅电极MGa的上表面的高度随着到控制栅电极CGa的侧壁的距离的增加而减小。在这种情况下存储器栅电极MGa的末端的最低高度（膜厚）称为L，如图32所示。具有这样的形状的存储器栅电极MGa的MONOS存储器的小型化导致下列情况：在为了于存储器栅电极MGa的形成之后形成源/漏区等而执行的离子注入步骤中，所注入的杂质穿透存储器栅电极MGa，并且被注入半导体基板SB的上表面之内。在这种情况下，不必要的杂质离子被注入半导体基板SB的上表面之内，导致MONOS存储器的性能（即，信息的擦除性能和写入性能）改变。这不利地降低了半导体器件的可靠性。
为了防止杂质离子的穿透，存储器栅电极MGa需要具有规定的高度（膜厚）X。与之相对，存储器栅电极MGa的高度不是恒定的，并且在栅极长度方向上的一端的高度（膜厚）L较低。换言之，对于图32所示的比较实例的半导体器件，不可能在保持为了防止杂质离子穿透存储器栅电极MGa所需的高度X的同时使MONOS存储器小型化。
即，即使在努力使MONOS存储器小型化使得存储器栅电极MGa的一端的高度（膜厚）L保持为能够防止杂质离子的穿透的高度（膜厚）X时，存储器栅电极MGa以自对准的方式来形成，使得存储器栅电极MGa的最上层表面的高度高于一端的上表面的高度L。而经由ONO膜与存储器栅电极MGa的侧壁相邻的层合膜（即，包括控制栅电极CGa的层合膜）的上表面的高度高于存储器栅电极MGa的末端的上表面的高度L。由于该原因，存储器栅电极MGa及与存储器栅电极MGa相邻的层合膜的每个最上层表面的高度无法降低到足以防止杂质离子穿透存储器栅电极MGa的高度。
因而，当进行尝试以防止杂质离子的穿透时，MONOS存储器的小型化由于存储器栅电极MGa具有侧壁形状的事实而不利地变得困难。
此外，如图33所示，以自对准方式形成的存储器栅电极MGa的形状倾向于扩展，下方部分在其底部于远离控制栅电极CGa的方向上加宽。这种倾向随着MONOS存储器进一步小型化而变得更加显著。MONOS存储器的性能和可靠性很大程度上受存储器栅电极MGa的栅极长度方向的宽度及其垂直度影响。
顺便要提的是，本文所使用的垂直度意指表明存储器栅电极MGa的侧壁相对半导体基板SB的主表面形成的角度有多接近直角的程度。随着存储器栅电极MGa的侧壁的垂直度的增加，变得更加容易使MONOS存储器的性能保持恒定，并且保持MONOS存储器的可靠性。换言之，当形成于存储器栅电极MGa的在它的与存储器栅电极MGa和控制栅电极CGa彼此接触的侧面的相反侧面的侧壁与半导体基板SB之间的角度接近于直角时，可以防止半导体器件的可靠性的降低。
但是，如上所述，当MONOS存储器被小型化时，侧壁形状的存储器栅电极MGa在其底部沿着半导体基板的上表面扩展，导致难以保持垂直度。此外，侧壁形状的存储器栅电极MGa的宽度在栅极长度方向上随着从上表面向下表面靠近而增加。因此，随着MONOS存储器的小型化程度增加，变得更加难以在保持宽度不变的情况下形成存储器栅电极MGa。由于该原因，在努力使MONOS存储器小型化时，不可能保持侧壁形状的存储器栅电极MGa的垂直度，并且使在栅极长度方向上的宽度形成为所期望的给定宽度。这会导致MONOS存储器的性能改变，以及半导体器件的可靠性降低。
相比之下，在本实施例中，没有使用其中在控制栅电极的侧壁处形成为侧壁形状的多晶硅膜没有作为存储器栅电极而保留下来的方法。在本实施例中，如同参考图5和7所描述的，嵌于将成为控制电极的多晶硅膜P1的图形与伪栅电极DP的图形之间的沟槽内的多晶硅膜P2形成存储器栅电极MG（参见图19）。因而，在图7所示的步骤中，形成为侧壁形状的多晶硅膜P2被去除，并且没有被用作栅电极。
通过嵌于以上所述的沟槽之内而形成的多晶硅膜P2不具有其高度和宽度随着到控制栅电极CGa的距离增加而改变较大的这样的截面形状（如同比较实例（参见图32）的存储器栅电极MGa那样）。如图26所示，存储器栅电极MG的截面形状是矩形。
因此，在本实施例的半导体器件的制造步骤中，一个存储器栅电极MG的上表面的高度能够被设置为在任何区域内都是恒定的，并且在存储器栅电极MG的栅极长度方向上的宽度同样能够被设置为在任何高度下都是恒定的。因而，能够提高侧壁的垂直度。换言之，一个存储器栅电极MG的膜厚没有随着到相邻的控制栅电极CG的距离增加而减小，而是膜厚均匀的。此外，在其不与控制栅电极CG接触的侧面上的存储器栅电极MG的侧壁被形成为垂直于半导体基板SB的主表面。
由于该原因，即使在MONOS存储器被小型化时，存储器栅电极MG也没有过分减小其末端处的高度。这能够在为了形成源/漏区而执行的离子注入步骤中或者在其他情形中防止杂质离子穿透存储器栅电极MG。结果，即使在MONOS存储器被小型化时，也可以防止MONOS存储器的性能改变。这能够提高半导体器件的可靠性。
此外，通过调整在图5所示的多晶硅膜P1和伪栅电极DP之间的距离，可以容易地控制存储器栅电极MG的宽度。此外，不同于图33所示的比较实例的半导体器件，还能够防止存储器栅电极MG的底部在栅极长度方向上延伸。因此，可以防止MONOS存储器的性能改变。因而，促进了对存储器栅电极MG的宽度的控制，并且使存储器栅电极MG的垂直度得以提高。结果，对MONOS存储器的性能（即，信息的擦除性能和写入性能）的调整变得容易。因此，可以提高半导体器件的可靠性。
对于通过本实施例的制造方法形成的半导体器件，与其中存储器栅电极形成为侧壁形状的情形相比，可以将为一个MONOS存储器所需的面积设置为大约一半。
然而，在本实施例中，如图26所示，不是其中于多晶硅膜之上经由绝缘膜堆叠另一个多晶硅膜的PIP电容性元件，不同的多晶硅膜P1和P2在沿着半导体基板SB的上表面的方向上排布，并且ONO膜被置于多晶硅膜P1和P2之间，由此形成电容性元件。因此，如上所述，能够使PIP元件降低高度，并且能够使其高度等于与在MONOS存储器或逻辑电路中使用的FET等的高度。这使得半导体器件能够小型化。
此外，如同MONOS存储器那样，PIP电容性元件具有其中多晶硅膜P1和P2在沿着半导体基板SB的上表面的方向上排布的结构。由于该原因，PIP电容性元件能够通过与MONOS存储器的步骤相同的步骤来形成。因此，与其中于多晶硅膜之上经由绝缘膜堆叠另一个多晶硅膜，由此形成PIP电容性元件的情形相比，半导体器件的制造步骤能够被简化，这能够提高生产能力。
如同本实施例的PIP电容性元件那样，对于通过使梳型图形彼此相对而产生电容的元件，当该元件变得可适用于所需的电容时，通过改变沿第二方向延伸的且交替地排布于第二方向上的多晶硅膜P1和P2的多个图形（即，梳齿）的数量、长度等而使适用性成为可能。
第二实施例
在第一实施例中，对用于制造半导体器件的方法（包括在参考图19所描述的步骤中的抛光和去除硅化物层S1的步骤）进行了描述。相比之下，在本实施例中，用于制造其中硅化物层没有在抛光步骤中抛光的半导体器件的方法将在下文参考图27至31来描述。图27至31各自为示出在制造步骤中的半导体器件的截面图，用于说明用于制造本实施例的半导体器件的方法。
在本实施例的半导体器件的制造步骤中，首先，通过执行在第一实施例中的图1至12所示的步骤，包括多晶硅膜P1和P2的图形形成于半导体基板SB之上，并且伪栅电极DP（参见图11）被去除。
然后，如图27所示，在去除了光致抗蚀剂膜PR4之后，使用干式蚀刻法对从氧化硅膜X1中露出来的多晶硅膜P2的上表面进行回蚀刻，并且使其后退。结果，在MONOS存储器形成区A1、馈电部分形成区B1及电容性元件形成区C1内分别形成沟槽D2至D4。换言之，沟槽D2在MONOS存储器形成区A1内的多晶硅膜P2的直接上方形成；沟槽D3在嵌于馈电部分形成区B1内的相邻的多晶硅膜P1之间的多晶硅膜P2的直接上方形成；而沟槽D4在嵌于电容性元件形成区C1内的相邻的多晶硅膜P1之间的多晶硅膜P2的直接上方形成。在沟槽D2至D4的每个侧壁处，氧化硅膜X2的侧壁露出来。在沟槽D2至D4的每个下表面处，多晶硅膜P2露出来。
此外，在馈电部分形成区B1和电容性元件形成区C1内，通过回蚀刻同样使形成为侧壁形状的每个多晶硅膜P2的上表面后退。
顺便要提的是，所回蚀刻的多晶硅膜P2的上表面的高度被设置为等于或高于例如多晶硅膜P1的上表面。结果，多晶硅膜P2的上表面的高度变为低于与其侧壁接触的包括氧化硅膜X2、氮化硅膜N1及氧化硅膜X1的ONO膜的上表面的高度。
然后，执行与参考图13至15所描述的步骤相同的步骤，产生图28所示的结构。即，在去除了氧化硅膜X1的裸露部分之后，依次形成偏移间隔层OS、延伸区EX、侧壁SW及扩散层SL。
但是，不同于第一实施例，多晶硅膜P2的上表面的高度低于与其侧壁接触的ONO膜的上表面的高度。由于该原因，在多晶硅膜P2的直接上方的沟槽D2至D4的每个侧壁处，侧壁SW经由偏移间隔层OS来形成。而在馈电部分形成区B1和电容性元件形成区C1内，在形成为侧壁形状的多晶硅膜P2的直接上方的氧化硅膜X2的侧壁处，侧壁SW经由偏移间隔层OS来形成。
结果，在MONOS存储器形成区A1内的每个多晶硅膜P2的上表面，以及在馈电部分形成区B1和电容性元件形成区C1内的嵌于相邻的多晶硅膜P1之间的每个多晶硅膜P2的上表面完全覆盖着侧壁SW，并且因此在半导体基板SB上没有裸露。此外，在馈电部分形成区B1和电容性元件形成区C1内，形成为侧壁形状的多晶硅膜P2的上表面同样覆盖着偏移间隔层OS和侧壁SW，并且因此没有裸露。为了获得这样的结构，在参考图27所描述的回蚀刻步骤中，通过后续的图28所示的步骤，多晶硅膜P2的上表面高度需要沿半导体基板SB的方向后退使侧壁SW覆盖多晶硅膜P2的上表面所需的高度。
对于使侧壁SW完全覆盖多晶硅膜P2的上表面的结构，例如，能够考虑下面的结构。换言之，可以考虑将多晶硅膜p2在其中多晶硅膜P2和多晶硅膜P1所排布的方向（即，在后面的步骤中由多晶硅膜P2形成的存储器栅电极的栅极长度方向）上的长度设置为等于或小于为偏移间隔层OS的膜厚和形成侧壁SW的绝缘膜的膜厚的总长度的两倍的长度。结果，在同一方向上的沟槽D2至D4的每个宽度等于或小于为偏移间隔层OS的膜厚和形成侧壁SW的绝缘膜的膜厚的总长度的两倍的长度。由于该原因，侧壁SW的形成允许沟槽D2至D4的每个下表面完全覆盖着形成于每个沟槽D2至D4的相对侧的侧壁处的偏移间隔层OS和侧壁SW。
然后，执行与参考图16和17所描述的步骤相同的步骤，产生图29所示的结构。结果，在扩散层SL的上表面处，形成有硅化物层S1。在此，不同于第一实施例，多晶硅膜P2的上表面以侧壁SW覆盖。因此，在MONOS存储器形成区A1、馈电部分形成区B1及电容性元件形成区C1内的多晶硅膜P2的每个上表面处没有形成硅化物层。换言之，硅化物层S1在此仅形成于半导体基板SB的上表面的裸露部分，包括扩散层SL等。
然后，执行与参考图18和19所描述的步骤相同的步骤，产生图30所示的结构。即，形成蚀刻停止膜ES和层间绝缘膜L1。然后，通过CMP法来抛光层间绝缘膜L1、蚀刻停止膜ES、氧化硅膜X1和X2、氮化硅膜N1和N2、多晶硅膜P1和P2、偏移间隔层OS及侧壁SW。结果，多晶硅膜P1和P2的上表面露出来。因而，在MONOS存储器形成区A1和馈电部分形成区B1内，形成有由多晶硅膜P1形成的控制栅电极CG，以及由多晶硅膜P2形成的存储器栅电极MG。
换言之，在通过CMP法进行的抛光步骤中，通过抛光来完全去除在存储器栅电极MG的直接上方的沟槽D2和D3各自的内侧面上的侧壁SW。而在电容性元件形成区C1内，在相邻的多晶硅膜P1之间的多晶硅膜P2的直接上方的侧壁SW通过抛光来完全去除。结果，存储器栅电极MG、控制栅电极CG及多晶硅膜P1和P2各自的上表面全都露出来。在该步骤，形成为侧壁形状的存储器栅电极MG和多晶硅膜P2同样露出来。
用于制造本实施例的半导体器件的方法的主要特征在于：不同于第一实施例，在参考图30所描述的抛光步骤中没有抛光硅化物层。其中硅化物层因此没有被抛光的条件能够这样来实现：通过参考图27和28所描述的步骤来后退的多晶硅膜P2的上表面以侧壁SW覆盖；结果，在图29的步骤中防止硅化物层形成于多晶硅膜P2之上。
在此，如上所述，防止硅化物层形成于多晶硅膜P2的上表面处（参见图29）。这是为了防止在抛光步骤中通过抛光硅化物层而产生的硅化物层的残留物不利地影响到后续的制造步骤。即，硅化物层是包含金属的导电膜，例如，硅化钴（CoSi）。与通过抛光绝缘膜（例如，氮化硅膜或氧化硅膜）或半导体层而产生的残留物相比，由抛光硅化物层产生的残留物更可能会损坏半导体基板SB和半导体层（例如，多晶硅膜P1或P2），并且还会更不利地影响到在后面的沉积步骤中形成的膜。当包括半导体基板SB的半导体层由于硅化物层的残留物的产生而受到损坏，或者在后面的步骤所沉积的层间绝缘膜等中发生不足沉积时，半导体器件的可靠性被不利地降低。
由于该原因，在通过参考图30所描述的CMP法等进行的抛光步骤中，期望地没有抛光硅化物层。因而，在本实施例中，多晶硅膜P1和P2的表面覆盖以绝缘膜，例如，侧壁SW。这在参考图29所描述的步骤中防止硅化物层形成于多晶硅膜P1和P2的上表面处。结果，可防止发生以下情况：在后面的抛光步骤中，硅化物层被抛光，使得在半导体基板SB之上产生硅化物层的残留物。
结果，可以防止半导体层（例如，半导体基板SB）被损坏。此外，还可以防止在抛光步骤之后发生不足沉积。因此，可以提高半导体器件的可靠性。
作为后续步骤，执行与参考图20至26所描述的步骤相同的步骤，导致图31所示的本实施例的半导体器件的完成。即，在形成由金属膜形成的栅电极G1之后，硅化物层s2形成于半导体层（例如，馈电部分）的上表面。随后，形成有层间绝缘膜L2以及穿透层间绝缘膜L2的接触插头C2等。
对于用于制造本实施例的半导体器件的方法，除了与以上所述的实施例的效果相同的效果之外，还可以通过防止硅化物层的抛光来提高半导体器件的可靠性。
到此为止，由本发明的发明人所实现的本发明已通过实施例的方式进行了具体描述。但是，本发明并不限于这些实施例。应当自然地理解，本发明可以在不脱离其要旨的范围之内进行各种改变。
例如，在第一及第二实施例中，对其中n沟道型MOSFET形成于半导体基板之上的情形进行了描述。但是，半导体元件可以是p沟道型MOSFET，或者可以是MIS（金属-绝缘体-半导体）型FET。

Claims (10)

1.一种用于制造半导体器件的方法，包括以下步骤：
（a1）提供半导体基板；
（b1）经由第一绝缘膜在所述半导体基板的上表面的第一区域上形成第一导体膜；
（c1）加工所述第一导体膜，并且形成由所述第一导体膜形成的且彼此相隔开并相邻的第二导体膜和第三导体膜；
（d1）在所述半导体基板上依次形成第二绝缘膜、电荷累积膜及第四导体膜，并且由此在彼此相邻的所述第二导体膜与所述第三导体膜之间进行填充；
（e1）去除在所述第三导体膜的直接上方的所述第四导体膜；
（f1）在所述步骤（e1）之后，去除所述第三导体膜；以及
（g1）在所述半导体基板的由所述第二导体膜和位于其侧壁处的所述第四导体膜形成的结构的那一侧的所述上表面内形成源/漏区。
2.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤（e1）中，所述第四导体膜的一部分通过回蚀刻来去除，并且在所述第二导体膜的所述侧壁中的与所述第三导体膜不相邻的侧壁处，由所述第四导体膜形成的第五导体膜被留下，
所述方法还包括以下步骤：
（e2）在所述步骤（f1）之前，去除所述第五导体膜。
3.根据权利要求2所述的用于制造半导体器件的方法，还包括以下步骤：
（e3）在所述步骤（e2）之后，且在所述步骤（f1）之前，留下所述电荷累积膜的与所述第四导体膜的侧壁及下表面相邻的部分，并且去除所述电荷累积膜的在其他区域内的部分；以及
（f2）在所述步骤（f1）之后，且在所述步骤（g1）之前，留下所述第二绝缘膜的与所述第四导体膜的所述侧壁及所述下表面相邻的部分，并且去除所述第二绝缘膜的在其他区域内的部分。
4.根据权利要求1所述的用于制造半导体器件的方法，
其中在所述步骤（g1）中，将杂质从所述半导体基板上方注入所述半导体基板的所述上表面，由此形成所述源/漏区。
5.根据权利要求1所述的用于制造半导体器件的方法，
其中所述第四导体膜的与所述第二导体膜相邻的侧壁在其与所述第二导体膜不相邻的侧面上被形成为垂直于所述半导体基板的主表面。
6.根据权利要求1所述的用于制造半导体器件的方法，还包括以下步骤：
（h1）在所述源/漏区各自的上表面上形成第一硅化物层；
（i1）在所述步骤（h1）之后，在所述半导体基板上形成第一层间绝缘膜；以及
（j1）对所述第一层间绝缘膜的、所述第二导体膜的及所述第四导体膜的上表面进行平坦化，并且由此形成由所述第二导体膜形成的控制栅电极以及与所述控制栅电极相邻的由所述第四导体膜形成的存储器栅电极。
7.根据权利要求6所述的用于制造半导体器件的方法，还包括以下步骤：
（k1）在所述步骤（j1）之后，在所述控制栅电极和所述存储器栅极各自的上表面上形成第二硅化物层；
（l1）以使得所述控制栅电极和所述存储器栅电极被覆盖的方式在所述半导体基板上形成第二层间绝缘膜；并且
（m1）形成穿透所述第二层间绝缘膜的且分别与所述控制栅电极、所述存储器栅电极及所述源/漏区电耦合的耦合部件。
8.根据权利要求6所述的用于制造半导体器件的方法，还包括以下步骤：
（f3）在所述步骤（f1）之后，且在所述步骤（g1）之前，部分地去除与所述第二导体膜相邻的所述第四导体膜的上表面，并且由此使所述第四导体膜的上表面后退，并且形成所述第四导体膜的直接上方的沟槽；以及
（g2）在所述步骤（h1）之前，在所述沟槽的侧壁处形成由第三绝缘膜形成的侧壁，并且由此通过该侧壁来覆盖所述第四导体膜的上表面，
其中在所述步骤（h1）中，在所述第四导体膜的上表面处不形成所述第一硅化物层。
9.根据权利要求2所述的用于制造半导体器件的方法，
其中在所述步骤（b1）中，在所述半导体基板的上表面的第二区域上，所述第一导体膜经由所述第一绝缘膜来形成，
其中在所述步骤（c1）中，在所述第二区域内的所述第一导体膜被加工，由此形成由所述第一导体膜形成的，在与沿着所述半导体基板的上表面的第一方向正交的第二方向上延伸的，并且按照在所述第一方向上并排布置的方式彼此相隔开并相邻的多个第六导体膜，
其中在所述步骤（d1）中，在所述半导体基板上依次形成所述第二绝缘膜、所述电荷累积膜及所述第四导体膜，由此在相邻的所述第六导体膜之间进行填充，并且
其中在所述步骤（e1）中，在每个所述第六导体膜的直接上方的所述第四导体膜通过所述回蚀刻来去除，由此形成由所述第四导体膜形成的，且在所述第二方向上延伸的多个第七导体膜，
由此，形成包括沿所述第一方向交替排列的，且经由所述第二绝缘膜和所述电荷累积膜分别彼此绝缘的所述第六导体膜和所述第七导体膜的电容性元件。
10.根据权利要求9所述的用于制造半导体器件的方法，还包括以下步骤：
（i2）在所述步骤（e1）之后，在所述第二区域内的所述半导体基板上形成第一层间绝缘膜；以及
（j2）对在所述第一区域和所述第二区域内的所述第一层间绝缘膜、所述第二导体膜、所述第四导体膜、所述第六导体膜及所述第七导体膜各自的上表面进行平坦化，并且由此形成由所述第二导体膜形成的控制栅电极，以及与所述控制栅电极相邻的由所述第四导体膜形成的存储器栅电极，并且
通过所述平坦化使所述控制栅电极、所述存储器栅电极、所述第六导体膜及所述第七导体膜各自的上表面的高度变为一致的。
CN201310393395.1A 2012-09-04 2013-09-03 用于制造半导体器件的方法 Active CN103681352B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711466698.6A CN108198817B (zh) 2012-09-04 2013-09-03 用于制造半导体器件的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-194420 2012-09-04
JP2012194420A JP5936959B2 (ja) 2012-09-04 2012-09-04 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201711466698.6A Division CN108198817B (zh) 2012-09-04 2013-09-03 用于制造半导体器件的方法

Publications (2)

Publication Number Publication Date
CN103681352A true CN103681352A (zh) 2014-03-26
CN103681352B CN103681352B (zh) 2018-01-12

Family

ID=50188124

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201711466698.6A Active CN108198817B (zh) 2012-09-04 2013-09-03 用于制造半导体器件的方法
CN201310393395.1A Active CN103681352B (zh) 2012-09-04 2013-09-03 用于制造半导体器件的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201711466698.6A Active CN108198817B (zh) 2012-09-04 2013-09-03 用于制造半导体器件的方法

Country Status (4)

Country Link
US (6) US8846471B2 (zh)
JP (1) JP5936959B2 (zh)
CN (2) CN108198817B (zh)
TW (5) TWI631714B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742288A (zh) * 2014-12-24 2016-07-06 台湾积体电路制造股份有限公司 与闪速存储器集成的梳形电容器
CN105977254A (zh) * 2015-03-11 2016-09-28 瑞萨电子株式会社 半导体器件及其制造方法
CN106571362A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN109427785A (zh) * 2017-08-21 2019-03-05 联华电子股份有限公司 包含电容的装置及其形成方法
CN113013256A (zh) * 2021-02-04 2021-06-22 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN115083899A (zh) * 2022-05-30 2022-09-20 上海华虹宏力半导体制造有限公司 改善sonos器件失效的方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890260B2 (en) * 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9076735B2 (en) * 2013-11-27 2015-07-07 Globalfoundries Singapore Pte. Ltd. Methods for fabricating integrated circuits using chemical mechanical polishing
US10332882B2 (en) * 2013-12-30 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having protective structure over shallow trench isolation region and fabricating method thereof
US9281213B2 (en) * 2013-12-30 2016-03-08 Texas Instruments Incorporated High precision capacitor dielectric
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9397112B1 (en) * 2015-02-06 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. L-shaped capacitor in thin film storage technology
JP2017037986A (ja) * 2015-08-11 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置
JP6620046B2 (ja) * 2016-03-15 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6885779B2 (ja) 2017-04-28 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10622073B2 (en) * 2018-05-11 2020-04-14 Texas Instruments Incorporated Integrated circuit including vertical capacitors
CN108831829B (zh) * 2018-06-19 2020-10-27 上海华力微电子有限公司 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺
JP2021027205A (ja) * 2019-08-06 2021-02-22 キオクシア株式会社 半導体記憶装置及びその製造方法
CN110767658A (zh) * 2019-10-30 2020-02-07 上海华力微电子有限公司 闪存器件的形成方法
US11826601B1 (en) * 2020-01-25 2023-11-28 Bertec Corporation Cable actuation system
CN117855175A (zh) * 2021-08-06 2024-04-09 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121974A1 (en) * 2006-08-31 2008-05-29 Steimle Robert F Self-aligned split gate memory cell and method of making
CN101609816A (zh) * 2008-06-20 2009-12-23 东部高科股份有限公司 半导体器件的制造方法
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4068746B2 (ja) * 1998-12-25 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP2000252422A (ja) 1999-02-25 2000-09-14 Iwate Toshiba Electronics Kk 半導体装置及びその製造方法
JP2001057394A (ja) * 1999-06-09 2001-02-27 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP3907921B2 (ja) * 2000-06-19 2007-04-18 富士通株式会社 半導体装置の製造方法
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
JP4003031B2 (ja) * 2000-09-04 2007-11-07 セイコーエプソン株式会社 半導体装置の製造方法
JP3851914B2 (ja) * 2003-07-09 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5314873B2 (ja) * 2007-10-05 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US8022458B2 (en) * 2007-10-08 2011-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitors integrated with metal gate formation
US7732872B2 (en) * 2007-10-25 2010-06-08 International Business Machines Corporation Integration scheme for multiple metal gate work function structures
WO2009104688A1 (ja) 2008-02-20 2009-08-27 日本電気株式会社 不揮発性記憶装置およびその製造方法
JP2009253037A (ja) * 2008-04-07 2009-10-29 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2009302269A (ja) 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US8878338B2 (en) * 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121974A1 (en) * 2006-08-31 2008-05-29 Steimle Robert F Self-aligned split gate memory cell and method of making
CN101609816A (zh) * 2008-06-20 2009-12-23 东部高科股份有限公司 半导体器件的制造方法
JP2012114269A (ja) * 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742288A (zh) * 2014-12-24 2016-07-06 台湾积体电路制造股份有限公司 与闪速存储器集成的梳形电容器
CN105742288B (zh) * 2014-12-24 2019-04-23 台湾积体电路制造股份有限公司 与闪速存储器集成的梳形电容器
CN105977254A (zh) * 2015-03-11 2016-09-28 瑞萨电子株式会社 半导体器件及其制造方法
CN105977254B (zh) * 2015-03-11 2021-12-24 瑞萨电子株式会社 半导体器件及其制造方法
CN106571362A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN106571362B (zh) * 2015-10-13 2019-07-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN109427785A (zh) * 2017-08-21 2019-03-05 联华电子股份有限公司 包含电容的装置及其形成方法
CN113013256A (zh) * 2021-02-04 2021-06-22 上海华力集成电路制造有限公司 分栅monos闪存及其制造方法
CN115083899A (zh) * 2022-05-30 2022-09-20 上海华虹宏力半导体制造有限公司 改善sonos器件失效的方法

Also Published As

Publication number Publication date
TW201413966A (zh) 2014-04-01
US20140361361A1 (en) 2014-12-11
US20160043200A1 (en) 2016-02-11
CN108198817B (zh) 2021-12-24
US8846471B2 (en) 2014-09-30
TW201817015A (zh) 2018-05-01
US20180047723A1 (en) 2018-02-15
US20190006353A1 (en) 2019-01-03
US9608091B2 (en) 2017-03-28
US10573642B2 (en) 2020-02-25
US20140065776A1 (en) 2014-03-06
US10109622B2 (en) 2018-10-23
US20170154884A1 (en) 2017-06-01
TWI691087B (zh) 2020-04-11
CN108198817A (zh) 2018-06-22
CN103681352B (zh) 2018-01-12
TW202025497A (zh) 2020-07-01
TWI601292B (zh) 2017-10-01
JP2014049735A (ja) 2014-03-17
TWI652827B (zh) 2019-03-01
TWI631714B (zh) 2018-08-01
JP5936959B2 (ja) 2016-06-22
US9214570B2 (en) 2015-12-15
US9847328B2 (en) 2017-12-19
TWI752431B (zh) 2022-01-11
TW201935696A (zh) 2019-09-01
TW201735372A (zh) 2017-10-01

Similar Documents

Publication Publication Date Title
CN103681352A (zh) 用于制造半导体器件的方法
US9202921B2 (en) Semiconductor device and method of making the same
US9236501B2 (en) Dummy bit line MOS capacitor and device using the same
CN101807575B (zh) 包括接触塞的半导体器件及相关方法
JP2007281092A (ja) 半導体装置およびその製造方法
US8928073B2 (en) Semiconductor devices including guard ring structures
KR20200026717A (ko) 개선된 플로팅 게이트를 가진 플래시 메모리 구조
CN106298796A (zh) 用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法
US9520504B2 (en) Semiconductor device and method of manufacturing the same
US20220335984A1 (en) Semiconductor device structure
US6509222B1 (en) Process for manufacturing electronic devices comprising nonvolatile memory cells of reduced dimensions
JP2014078661A (ja) 半導体装置およびその製造方法
US9685451B2 (en) Nonvolatile memory device and method for fabricating the same
US8878253B2 (en) Semiconductor devices
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US8183634B2 (en) Stack-type semiconductor device
US8207560B2 (en) Nonvolatile semiconductor memory device and method of fabricating the same
US20190206732A1 (en) Three-dimensional semiconductor device and method for manufacturing the same
CN106549018B (zh) 单元接触结构
JP2009071325A (ja) 半導体装置の製造方法及び半導体装置
CN117320452B (zh) 多次可编程器件及其制备方法
JP2016165010A (ja) 半導体装置
US20070105309A1 (en) Contactless nonvolatile memory device and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant