CN106571362A - 一种半导体器件及其制造方法和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以形成第一多晶硅线；在所述第一多晶硅线两侧形成间隙壁；在所述第一多晶硅层上形成第二多晶硅层；图形化所述第二多晶硅层，以形成第二多晶硅线，所述第一多晶硅线和所述第二多晶硅线彼此间隔分布；执行离子注入，以完成所述第一多晶硅线和第二多晶线的掺杂，其中，所述第一多晶硅线用作所述PiP电容的其中一个电极板，所述第二多晶硅线用作所述PiP电容的另一个电极板，所述第一多晶硅线两侧的间隙壁作为所述PiP电容的电介质。该电子装置包括上述的半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

随着半导体技术的发展，集成电路逐渐向超大规模集成电路(ULSI)发展，器件的特征尺寸越来越小，密度越来越大，所含元件数量不断增加，为了提高器件密度，可以使用一薄的多晶硅层(第二多晶硅层)做局部互连(inter-connect)以在延伸区内包围接触塞(contact plug)，这可以降低器件的有源区面积，从而提高器件密度。

由于这种工艺具有两层多晶硅层，因而可以制作PiP(多晶硅-绝缘层-多晶硅)电容，常规的PiP电容如图1所示，包括第一多晶硅层100构成的下电极板，绝缘介质层101，第二多晶硅层102构成的上电极板，以及位于第一多晶硅层100和第二多晶硅层102之上的接触孔103。对于这种结构的PiP电容，由于作为下电极板的第一多晶硅层100被第二多晶硅层102挡住，因而在制作需要增加一步离子注入工艺，以改变第一多晶硅层100的导电性能，而增加离子注入则需要增加对应的光罩(mask)，从而增加了工艺的复杂性和工艺成本。

因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，可以降低制作PiP电容工艺的复杂性和工艺成本。

本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以形成第一多晶硅线；步骤S102：在所述第一多晶硅线两侧形成间隙壁；步骤S103：在所述第一多晶硅层上形成第二多晶硅层；步骤S104：图形化所述第二多晶硅层，以形成第二多晶硅线，所述第一多晶硅线和所述第二多晶硅线彼此间隔分布；步骤S105：执行离子注入，以完成所述第一多晶硅线和第二多晶线的掺杂，其中，所述第一多晶硅线用作所述PiP电容的其中一个电极板，所述第二多晶硅线用作所述PiP电容的另一个电极板，所述第一多晶硅线两侧的间隙壁作为所述PiP电容的电介质。

进一步地，在所述步骤S101之前还包括下述步骤：在所述半导体衬底上形成隔离结构；其中，所述PIP电容形成于所述隔离结构之上。

进一步地，所述第一多晶硅线在所述隔离结构上的部分用作所述PiP电容的其中一个电极板，所述第二多晶硅线在所述隔离结构上的部分用作所述PiP电容的另一个电极板，所述第一多晶硅线两侧的间隙壁在所述隔离结构上的部分作为所述PiP电容的电介质。

进一步地，在所述步骤S104之后，还包括下述步骤：步骤S1045：刻蚀所述第一多晶硅线上的硬掩膜层，以去除至少一部分硬掩膜层，使所述第一多晶硅线的至少一部分露出，其中，所述硬掩膜层形成在所述第一多晶硅层上，用于图形化所述第一多晶硅层。

进一步地，所述第一多晶硅线上剩余的所述硬掩膜层作为所述PiP电容的电介质。

进一步地，相邻的所述第二多晶硅线之间的距离小于等于所述第一多晶硅线的尺寸。

进一步地，所述第二多晶硅线的下表面至少有一部分与所述隔离结构接触。

进一步地，所述间隙壁的尺寸基于所述第一多晶硅线和第二多晶硅线的击穿电压确定。

进一步地，所述方法还包括下述步骤：步骤S106：在所述第一多晶硅线和第二多晶硅线上形成硅化物。

进一步地，所述方法还包括下述步骤：步骤S107：形成与所述第一多晶硅线和第二多晶硅线上的硅化物接触的接触塞，以与金属层连接。

本发明的另一个实施例提供一种半导体器件，所述半导体器件包括半导体衬底，在所述半导体衬底上形成有相互间隔分布的第一多晶硅线和第二多晶硅线，且在所述第一多晶硅线的两侧形成有间隙壁，其中，所述第一多晶硅线和第二多晶硅线以及所述间隙壁构成PiP电容，所述第一多晶硅线和所述第二多晶硅线经过一次离子注入完成掺杂。

进一步地，在所述半导体衬底上形成隔离结构，所述PiP电容形成于所述隔离结构之上。

进一步地，所述第一多晶硅线和第二多晶硅线在垂直方向存在重叠区域，且在所述重叠区域，在所述第一多晶硅线和第二多晶硅线之间形成有电介质层。

进一步地，相邻的所述间隙壁彼此不接触。

进一步地，所述间隙壁的尺寸与所述第一多晶硅线和第二多晶硅线的击穿电压相关。

进一步地，在所述第一多晶硅线和第二多晶硅线上形成有硅化物。

进一步地，还包括：与所述第一多晶硅线和第二多晶硅线上的硅化物接触，用于与金属层连接的接触塞。

本发明的再一个实施例提供一种电子装置，包括本发明提供的上述半导体器件以及与所述半导体器件相连接的电子组件。

本发明的半导体器件制造方法，通过形成间隔分布的第一多晶硅线和第二多晶硅线，从而可以通过一次离子注入工艺完成对第一多晶硅线和第二多晶硅线的掺杂，并且该离子注入工艺还可与诸如源/漏掺杂的离子注入工艺一同进行，大大减少了工艺步骤和降低了工艺成本。此外，在第一多晶硅线和第二多晶硅线之间，可以采用第一多晶硅线两侧的间隙壁，比如栅极间隙壁作为第一多晶硅线和第二多晶硅线之间的电介质材料，因而无需形成额外的电介质材料，这进一步减少了工艺步骤和降低了工艺成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了现有技术中具有PiP电容的半导体器件的剖面示意图；

图2为根据本发明的半导体器件的制造方法的流程图；

图3A～图3H为根据本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；

图4为根据本发明实施例一的半导体器件的制造方法的一种流程图；

图5示出了根据本发明实施例二的具有PiP电容的半导体器件的剖视图；

图6示出了本发明实施例二的具有PiP电容的半导体器件的版图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

如前所述，现有常规PiP电容，由于作为下电极板的第一多晶硅层被第二多晶硅层挡住，因而在制作需要增加一步离子注入工艺，以改变第一多晶硅层的导电性能，而增加离子注入则需要增加对应的光罩(mask)，从而增加了工艺的复杂性和工艺成本，为此本发明提出了一种新的理念来制作具有PiP电容的半导体器件，其不会增加工艺复杂性和成本，其基本原理是使用作电极板的两层多晶硅层在垂直方向基本不相互遮挡，这样就可以通过一次离子注入完成两层多晶硅层的掺杂，工艺复杂性和成本都较低。具体地，本发明提供的半导体器件的制造方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以形成第一多晶硅线；步骤S102：在所述第一多晶硅线两侧形成间隙壁；步骤S103：在所述第一多晶硅层上形成第二多晶硅层；步骤S104：图形化所述第二多晶硅层，以形成第二多晶硅线，所述第一多晶硅线和所述第二多晶硅线彼此间隔分布；步骤S105：执行离子注入，以完成所述第一多晶硅线和第二多晶线的掺杂，其中，所述第一多晶硅线用作所述PiP电容的其中一个电极板，所述第二多晶硅线用作所述PiP电容的另一个电极板，所述第一多晶硅线两侧的间隙壁作为所述PiP电容的电介质。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图3A至图3H以及图4来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图3A至图3H为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明的一个实施例的半导体器件的制造方法的一种流程图。

本发明实施例一的半导体器件的制造方法，包括如下步骤：

步骤S401：提供半导体衬底，所述半导体衬底形成有隔离结构301以及被所述隔离结构分隔的有源区，在所述半导体衬底上形成第一多晶硅层302和硬掩膜层303，形成的结构如图3A所示。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中在步骤301之前或之后还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底的构成材料选用单晶硅。

隔离结构301可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，以分隔有源区(未示出)。作为示例，在本实施例中，隔离结构301采用浅沟槽隔离结构，且图3A至图3H为从浅沟槽隔离结构方向的剖视图，因此图3A至图3H中并未示出有源区。

第一多晶硅层302形成在半导体衬底上，用作制作半导体器件所需要的各种结构，比如栅极电极层，其可通过常用的CVD工艺形成，厚度根据所形成的结构层的需求确定，比如为作为示例，在本实施例，第一多晶硅层302用于形成栅极电极层，但是应该明白，本发明不仅局限于此，第一多晶硅层302也可以是专门用于形成PiP电容的多晶硅层。

硬掩膜层303用于后续图形化刻蚀第一多晶硅层302作为硬遮蔽层，以防止光刻胶等材料对半导体衬底的污染，其可以采用各种合适的材料。示例性地，在本实施中，硬掩膜层303采用氮化硅层，厚度为

步骤S402：图形化第一多晶硅层302，以形成图形化的第一多晶硅线302L，形成的结构如图3B所示。

示例性地，形成图形化的第一多晶硅线302L包括下述步骤：

步骤S4021，在应掩膜层303上涂覆光刻胶，并进行曝光显影等操作以形成图形化的光刻胶层，图形化的光刻胶层与所要形成的图形化的第一多晶硅线302L对应，即二者的形状一致。

步骤S4022，以图形化的光刻胶层为掩膜，采用合适的干法或湿法刻蚀工艺图形化应掩膜层303，以将光刻胶层的图形转移到应掩膜层303上。

步骤S4023，去除光刻胶层，并以图形化的硬掩膜层303为掩膜刻蚀第一多晶硅层302，以形成图形化的第一多晶硅线302L。

步骤S403：在所述第一多晶硅线302L两侧形成间隙壁304，并在所述第一多晶硅线302L和所间隙壁304上形成第二多晶硅层305，形成的结构如图3C所示。

示例性地，在本实施例中，步骤S403具体包括下述步骤：

步骤S4031，在所述第一多晶硅线302L上形成间隙壁材料层，刻蚀所述间隙壁材料层，以在所述第一多晶硅线302L两侧形成间隙壁304。间隙壁304可采用常用的间隙壁材料，比如氧化硅、氮化硅，或者二者的组合。进一步地，间隙壁304可以是专门用作电介质的结构层，也可以是用作其他结构层的同时用作电介质层。示例性地，在本实施例中，间隙壁304在作为栅极间隙壁的同时，也作为PiP电容的电介质层，这样可以减少工艺步骤，降地工艺成本。

步骤S4032，在所述第一多晶硅线302L和所间隙壁304上形成第二多晶硅层305。第二多晶硅层305的形成方法与第一多晶层的302的形成方法类似，其厚度根据需要确定，比如为示例性地，在本实施例中，第二多晶硅层305用于形成PiP电容的其中一个电极板。然而，可以理解的是，第二多晶硅层305不仅局限于形成PiP电容的其中一个电极板，而是可以是一部分用于形成PiP电容的其中一个电极板，一部分用于形成局部互连/连线。

步骤S404：图形化所述第二多晶硅层305，以形成图形化的第二多晶硅线305L，所形成的结构如图3D所示。

在本实施中，通过常用的光刻工艺图形化所述第二多晶硅层305，以形成图形化的第二多晶硅线305L。图形化的第二多晶硅线305L与图形化的第一多晶硅线302L彼此间隔分布，并且由于在第一多晶硅线302L两侧形成有间隙304，因而第一多晶硅线302L和第二多晶硅线305L之间电学上隔离，即，第一多晶硅线302L和第二多晶硅线305L以及间隙壁304构成PiP电容。

进一步地，为了在图形化第二多晶硅层305的过程中，不损伤间隙壁304，需要控制相邻第二多晶硅线305L之间的距离d2不大于第一多晶硅线的尺寸(即，宽度)w1，即d2小于等于w1。此外，d2的大小也不易过小，以防止相邻的第二多晶硅线305L之间接触，造成PiP电容失效。

进一步地，在步骤402中，图形化第一多晶硅层302时，尽量使相邻第一多晶硅线302L之间的距离d1缩短，以提高器件密度，但是要保证相邻的第一多晶硅线302L之间彼此不能接触，并且，位于相邻的第一多晶硅线302L之间的第二多晶硅线305L至少部分可以与底部的隔离结构接触，以避免PiP电极板间距或性能发生变化。

进一步地，在步骤S403中，在所述第一多晶硅线302L两侧形成间隙壁304时，要确保间隙壁304的宽度均匀一致，并且在保证第一多晶硅线302L和第二多晶硅线305L的击穿电压的前提下尽可能小。

可以理解的是，此处描述的各种尺寸会随半导体器件所采用的工艺以及器件的设计要求确定，在此不给出具体的尺寸参数，本领域技术人员根据本发明的思想可以设计各种尺寸的器件，其均涵盖在本发明的范围内。

步骤S405：以第二多晶硅线305L为掩膜，刻蚀所述第一多晶硅线302L上的硬掩膜层303，所形成的结构如图3E所示。

示例性地，在本实施中，通过合适的湿法和干法刻蚀工艺，以第二多晶硅线305L为掩膜，刻蚀所述第一多晶硅线302L上的硬掩膜层303，去除硬掩膜层303对应于相邻第二多晶硅线305L之间的部分，以使第一多晶硅线302L对应于相邻第二多晶硅线305L之间的部分露出，便于后续进行电连接。与此同时，剩余的硬掩膜层303，即在垂直方向上位于第一多晶硅线302L和第二多晶硅线305L之间的硬掩膜层303A作为第一多晶硅线302L和第二多晶硅线305L之间的电介质材料，以形成PiP电容。

步骤406：执行离子注入，以完成对第一多晶硅线302L和第二多晶硅线305L的掺杂。

如图3F所示，对半导体衬底进行离子注入以完成对第一多晶硅线302L和第二多晶硅线305L的掺杂，从而改善第一多晶硅线302L和第二多晶硅线305L的导电性能。

示例性地，在本实施中，步骤S406中的离子注入以完成源/漏极离子注入为主，同时完成对第一多晶硅线302L和第二多晶硅线305L的掺杂，这样可以减少工艺步骤，降低工艺复杂性和成本。在该示例中，离子注入剂量和能量以源/漏掺杂为准进行。

可以理解的是，本发明不均局限于上述示例，而是根据需要设计各种合适的离子注入工艺，以同时完成对第一多晶硅线302L和第二多晶硅线305L的掺杂。比如，在步骤S406中执行的离子注入工艺仅用于完成对第一多晶硅线302L和第二多晶硅线305L的掺杂，而不用于实现其它目的。此外，在步骤S406中的离子注入工艺可以根据需要包括一次或多次注入步骤。

步骤407：在第一多晶硅线302L和第二多晶硅线305L上形成硅化物306，所形成的结构如图3G所示。

示例性地，在本实施中，采用常用工艺在第一多晶硅线302L和第二多晶硅线305L上形成硅化物306，比如先在第一多晶硅线302L和第二多晶硅线305L上形成金属层，然后通过加热退火形成硅化物，最后通过湿法去除未反应的金属层，并进行二次退火增加硅化物的晶粒尺寸。此外，可根据需要形成合适的硅化物，比如硅化钨、硅化钛、硅化镍等。通过在第一多晶硅线302L和第二多晶硅线305L上形成硅化物306，可以降低第一多晶硅线302L和第二多晶硅线305L的电阻率，提高第一多晶硅线302L和第二多晶硅线305L的导电性能，降低第一多晶硅线302L和第二多晶硅线305L的接触电阻。

步骤408：在第一多晶硅线302L和第二多晶硅线305L上的硅化物上形成接触塞307，以与金属层电连接。所形成的结构如图3H所示。

示例性地，在本实施例中，接触孔307通过本领域常用方法形成，比如先形成层间介质层，然后刻蚀层间介质层在对应的位置形成接触孔，并进行接触孔的填充，以形成接触塞307。

至此完成了本实施半导体器件的所有步骤，可以理解的是，在上述步骤之前、之中或之后还可以包括其它步骤，比如金属层的形成和刻蚀等等，其都涵盖在本发明中。

本实施例的半导体器件制造方法，通过形成间隔分布的第一多晶硅线和第二多晶硅线，从而可以通过一次离子注入工艺完成对第一多晶硅线和第二多晶硅线的掺杂，并且该离子注入工艺还可与诸如源/漏掺杂的离子注入工艺一同进行，大大减少了工艺步骤和降低了工艺成本。此外，在第一多晶硅线和第二多晶硅线之间，可以采用第一多晶硅线两侧的间隙壁，比如栅极间隙壁作为第一多晶硅线和第二多晶硅线之间的电介质材料，因而无需形成额外的电介质材料，这进一步减少了工艺步骤和降低了工艺成本。

实施例二

本发明的另一个实施例提供一种半导体器件，其可以采用如上所述的方法制备。下面，参照图5和图6来介绍本发明实施例的半导体器件的具体结构。其中，图5示出了根据本发明实施例二的具有PiP电容的半导体器件的剖视图；图6示出了本发明实施例二的具有PiP电容的半导体器件的版图。图6可以视为图5所示的半导体器件的俯视图。

如图5和图6所示，本发明实施例的半导体器件500包括半导体衬底，在所述半导体衬底上形成的隔离结构501，以及位于所述隔离结构501上的相互间隔分布的第一多晶硅线502和第二多晶硅线505，且在所述第一多晶硅线的两侧形成有间隙壁504，其中，所述第一多晶硅线502和第二多晶硅线505以及所述间隙壁504构成PiP电容，所述第一多晶硅线502和所述第二多晶硅线505经过一次离子注入完成掺杂。

进一步地，所述第一多晶硅线502和第二多晶硅线505在垂直方向存在重叠区域，且在所述重叠区域，在所述第一多晶硅线502和第二多晶硅线505之间形成有电介质层，该电介质层以及所述间隙壁504共同构成PiP电容的电介质。

进一步地，所述第二多晶硅线505的下表面至少有一部分与所述隔离结构501接触，以避免相邻的第一多晶硅线502之间彼此接触。如前所述，这可以通过控制相邻的第一多晶硅线502之间的距离以及间隙壁的尺寸/宽度实现，在此不再赘述。

进一步地，所述间隙壁504的尺寸与所述第一多晶硅线502和第二多晶硅线505的击穿电压相关。具体地，在保证所述第一多晶硅线502和第二多晶硅线505的击穿电压的前提下，间隙壁504的尺寸尽可能地小，以提高器件密度。

进一步地，在所述第一多晶硅线502和第二多晶硅线505上形成有硅化物506以降低电阻率，提高导电性能，降低器件的接触电阻。

进一步地本实施的半导体器件500还包括：与所述第一多晶硅线502和第二多晶硅线505上的硅化物506接触，用于与金属层508连接的接触塞507。

本发明实施例的半导体器件，第一多晶硅线和第二多晶硅线间隔分布，并通过一次离子注入工艺完成掺杂，且该离子注入工艺还可与诸如源/漏掺杂的离子注入工艺一同进行，大大减少了工艺步骤和降低了工艺成本。此外，在第一多晶硅线和第二多晶硅线之间，可以采用第一多晶硅线两侧的间隙壁，比如栅极间隙壁作为第一多晶硅线和第二多晶硅线之间的电介质材料，因而无需形成额外的电介质材料，这进一步减少了工艺步骤和降低了工艺成本。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为根据上述的半导体器件的制造方法所制得的半导体器件，或者为如上所述的半导体器件。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

示例性地，所述半导体器件包括半导体衬底，在所述半导体衬底上形成的隔离结构，以及位于所述隔离结构上的相互间隔分布的第一多晶硅线和第二多晶硅线，且在所述第一多晶硅线的两侧形成有间隙壁，其中，所述第一多晶硅线和第二多晶硅线以及所述间隙壁构成PiP电容，所述第一多晶硅线和所述第二多晶硅线经过一次离子注入完成掺杂。

示例性地，所述第一多晶硅线和第二多晶硅线在垂直方向存在重叠区域，且在所述重叠区域，在所述第一多晶硅线和第二多晶硅线之间形成有电介质层，该电介质层以及所述间隙壁共同构成PiP电容的电介质。

示例性地，所述第二多晶硅线的下表面至少有一部分与所述隔离结构接触，以避免相邻的第一多晶硅线之间彼此接触。如前所述，这可以通过控制相邻的第一多晶硅线之间的距离以及间隙壁的尺寸/宽度实现，在此不再赘述。

示例性地，所述间隙壁的尺寸与所述第一多晶硅线和第二多晶硅线的击穿电压相关。具体地，在保证所述第一多晶硅线和第二多晶硅线的击穿电压的前提下，间隙壁的尺寸尽可能地小，以提高器件密度。

示例性地，在所述第一多晶硅线和第二多晶硅线上形成有硅化物以降低电阻率，提高导电性能，降低器件的接触电阻。

示例性地，所述半导体器件还包括：与所述第一多晶硅线和第二多晶硅线上的硅化物接触，用于与金属层连接的接触塞。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (18)

1.一种半导体器件的制造方法，用于形成PiP电容，其特征在于，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成第一多晶硅层，并图形化所述第一多晶硅层，以形成第一多晶硅线；

步骤S102：在所述第一多晶硅线两侧形成间隙壁；

步骤S103：在所述第一多晶硅层上形成第二多晶硅层；

步骤S104：图形化所述第二多晶硅层，以形成第二多晶硅线，所述第一多晶硅线和所述第二多晶硅线彼此间隔分布；

步骤S105：执行离子注入，以完成所述第一多晶硅线和第二多晶线的掺杂，

其中，所述第一多晶硅线用作所述PiP电容的其中一个电极板，所述第二多晶硅线用作所述PiP电容的另一个电极板，所述第一多晶硅线两侧的间隙壁作为所述PiP电容的电介质。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101之前还包括下述步骤：

在所述半导体衬底上形成隔离结构；

其中，所述PIP电容形成于所述隔离结构之上。

3.根据权利要求2所述的半导体器件的制造方法，其特征在于，

所述第一多晶硅线在所述隔离结构上的部分用作所述PiP电容的其中一个电极板，所述第二多晶硅线在所述隔离结构上的部分用作所述PiP电容的另一个电极板，所述第一多晶硅线两侧的间隙壁在所述隔离结构上的部分作为所述PiP电容的电介质。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后，还包括下述步骤：

步骤S1045：刻蚀所述第一多晶硅线上的硬掩膜层，以去除至少一部分硬掩膜层，使所述第一多晶硅线的至少一部分露出，其中，所述硬掩膜层形成在所述第一多晶硅层上，用于图形化所述第一多晶硅层。

5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述第一多晶硅线上剩余的所述硬掩膜层作为所述PiP电容的电介质。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，相邻的所述第二多晶硅线之间的距离小于等于所述第一多晶硅线的尺寸。

7.如权利要求2所述的半导体器件的制造方法，其特征在于，所述第二多晶硅线的下表面至少有一部分与所述隔离结构接触。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述间隙壁的尺寸基于所述第一多晶硅线和第二多晶硅线的击穿电压确定。

9.如权利要求1-8之一所述的半导体器件的制造方法，其特征在于，还包括下述步骤：

步骤S106：在所述第一多晶硅线和第二多晶硅线上形成硅化物。

10.如权利要求9所述的半导体器件的制造方法，其特征在于，还包括下述步骤：

步骤S107：形成与所述第一多晶硅线和第二多晶硅线上的硅化物接触的接触塞，以与金属层连接。

11.一种半导体器件，其特征在于，所述半导体器件包括半导体衬底，在所述半导体衬底上形成有相互间隔分布的第一多晶硅线和第二多晶硅线，且在所述第一多晶硅线的两侧形成有间隙壁，其中，所述第一多晶硅线和第二多晶硅线以及所述间隙壁构成PiP电容，所述第一多晶硅线和所述第二多晶硅线经过一次离子注入完成掺杂。

12.根据权利要求11所述的半导体器件，其特征在于，在所述半导体衬底上形成隔离结构，所述PiP电容形成于所述隔离结构之上。

13.根据权利要求11所述的半导体器件，其特征在于，所述第一多晶硅线和第二多晶硅线在垂直方向存在重叠区域，且在所述重叠区域，在所述第一多晶硅线和第二多晶硅线之间形成有电介质层。

14.根据权利要求11所述的半导体器件，其特征在于，相邻的所述间隙壁彼此不接触。

15.根据权利要求11所述的半导体器件，其特征在于，所述间隙壁的尺寸与所述第一多晶硅线和第二多晶硅线的击穿电压相关。

16.根据权利要求11-15之一所述的半导体器件，其特征在于，在所述第一多晶硅线和第二多晶硅线上形成有硅化物。

17.根据权利要求16所述的半导体器件，其特征在于，还包括：与所述第一多晶硅线和第二多晶硅线上的硅化物接触，用于与金属层连接的接触塞。

18.一种电子装置，其特征在于，包括如权利要求11-17之一所述的半导体器件以及与所述半导体器件相连接的电子组件。