CN101807575B - 包括接触塞的半导体器件及相关方法 - Google Patents

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Abstract

本发明提供了包括接触塞的半导体器件及相关方法。半导体器件包括半导体层，该半导体层包括第一区域和第二区域；第一接触塞，该第一接触塞布置在半导体层上并且电气地连接至第一区域；第二接触塞，该第二接触塞布置在半导体层上并且电气地连接至第二区域；导电层，该导电层电气地连接至第一接触塞，该导电层具有侧面和底面；以及绝缘层，该绝缘层布置在导电层和第二接触塞之间以便于绝缘导电层和第二接触塞，该绝缘层面对导电层的底面的一部分和侧面。

Description

包括接触塞的半导体器件及相关方法
技术领域
各实施例涉及包括接触塞的半导体器件及相关方法。
背景技术
半导体器件中的衬底的有源区域经由接触塞可以电气地连接至另一结构。由于此种半导体器件的小尺寸，已经对微小区域中的可靠的接触塞的形成进行了研究。在这点上，已经对形成自对准接触(SAC)的方法进行了研究，通过该方法可以首先形成位线接触塞和位线，并且然后可以使用可以覆盖位线的间隔物作为掩模形成存储接触塞。
发明内容
各实施例涉及包括接触塞的半导体器件及相关方法，其基本上克服了现有技术的不足、局限性、以及/或者缺点中的一个或者多个。
本实施例的特点在于提供一种包括接触塞的半导体器件，其能够提供与衬底的有源区域的优异的电气接触。
通过提供下述半导体器件可以实现上述和其它的特点和优点中的至少一个，该半导体器件包括半导体层，该半导体层包括第一区域和第二区域；第一接触塞，该第一接触塞布置在半导体层上并且电气地连接至第一区域；第二接触塞，该第二接触塞布置在半导体层上并且电气地连接至第二区域；导电层，该导电层电气地连接至第一接触塞，该导电层具有侧面和底面；以及绝缘层，该绝缘层布置在导电层和第二接触塞之间以便将导电层与第二接触塞绝缘，该绝缘层面对导电层的底面的一部分和侧面。
第二接触塞可以包括下部和上部，并且第二接触塞的下部的横截面积可以大于第二接触塞的上部的横截面积。
绝缘层可以包括底面并且第二接触塞的至少一部分可以面对侧壁绝缘层的底面。
绝缘层可以包括第一侧面和第二侧面，第一侧面面对第二接触塞并且具有第一高度，第二侧面面对而远离(face away from)第二接触塞并且具有第二高度。
所述第一高度可以大于第二高度。
第一接触塞可以包括不同于第二接触塞中的材料的材料。
第一接触塞可以包括与第二接触塞中的材料相同的材料。
第一接触塞、第二接触塞、以及导电层中的每一个均可以独立地包括以下材料中的至少一种：多晶硅、铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)、和锆(Zr)。
半导体器件可以进一步包括插入在第一接触塞和第一导电层之间的蚀刻停止层。
导电层可以是位线，第一接触塞可以是连接至该位线的位线接触塞，并且第二接触塞可以是存储接触塞。
通过提供下述半导体器件也可以实现上述和其它的特征和优点中的至少一个，该半导体器件包括半导体层，该半导体层包括多个有源区域；位线接触塞，该位线接触塞布置在半导体层上并且电气地连接至所述多个有源区域中的一个；存储接触塞，该存储接触塞布置在半导体层上并且电气地连接至所述多个有源区域中的另一个；位线，该位线电气地连接至位线接触塞，该位线具有侧面和底面；存储电容器，该存储电容器电气地连接至存储接触塞；以及绝缘层，该绝缘层插入在位线和存储接触塞之间以便将位线与存储接触塞绝缘，该绝缘层具有底面，绝缘层面对位线的底面的一部分和侧面，绝缘层的底面的至少一部分面对存储接触塞。
通过提供制造半导体器件的方法也可以实现上述和其它特点和优点中的至少一个，该方法包括：在半导体层上形成第一层间绝缘层；在第一层间绝缘层中形成第一接触塞；用第二层间绝缘层覆盖第一层间绝缘层；在第二层间绝缘层和第一层间绝缘层中形成第二接触塞；在第二层间绝缘层上形成第三层间绝缘层；构图第三层间绝缘层；通过使用构图的第三层间绝缘层作为蚀刻掩模构图第二层间绝缘层的一部分以形成一个开口，该开口暴露第二接触塞的至少一部分；通过蚀刻由该一个开口暴露的第二接触塞的部分形成另一开口；在该一个开口和另一个开口中形成侧壁绝缘层；以及在该一个开口中形成导电层。
在一个开口中形成导电层可以包括使用导电材料填充该一个开口的至少一部分。
该方法可以进一步包括在导电层上形成第四层间绝缘层。
第一接触塞、第二接触塞、以及导电层可以每个都独立地形成为包括以下材料中的至少一种：多晶硅、铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)、和锆(Zr)。
该方法可以进一步包括在使用第二层间绝缘层覆盖第一层间绝缘层之前在第一层间绝缘层上形成蚀刻停止层。
形成侧壁绝缘层可以包括成形侧壁绝缘层以具有底面，侧壁绝缘层的底面的至少一部分面对第二接触塞。
附图说明
通过参考附图详细地描述示例性实施例对本领域的技术人员来说上面的和其它的特点和优点将会变得更加明显，其中：
图1示出根据实施例的包括接触塞的半导体器件的横截面图；
图2A至图12A示出在制造图1的半导体器件的方法中的阶段的平面图；以及
图2B至图12B示出沿着图2A至图12A的线A-A’和B-B’分别截取的在制造图1的半导体器件的方法中的阶段的横截面图。
具体实施方式
在韩国知识产权局于2009年2月16日提交的题为“Semiconductor Device Including Contact Plug，”的韩国专利申请No.10-2009-0012599的内容通过引用结合于此。
现将参考附图来更加全面地描述示例实施例；然而，它们可以以许多不同的形式来实现并且不应被解释为限于此处阐述的各实施例。而是，提供这些实施例从而该公开是彻底的和完整的，并且将会全面地将本发明的保护范围传达给本领域的技术人员。
在附图中，为了示出的清楚，层或者区域的尺寸可能会被放大。将会理解的是，当层或者元件被称为在另一层或者衬底“上”时，其能够直接在其它层或者衬底上，或者也可以存在插入层。此外，将会理解的是，当层被称为在另一层的“下方”时，其能够直接在其下方，并且也可以存在一个或者多个插入层。另外，还将会理解的是，当层被称为在两个层的“之间”时，其能够仅是两个层的之间的层，或者也可以存在一个或者多个插入层。同样的附图标记指代同样的元件。
将理解的是，在将诸如层、区域、或者衬底的元件称为“连接至”或“耦合至”另一元件时，其能够直接连接或耦合至另一元件或者可以存在插入元件。当元件被称为“直接在另一元件或层上”、“直接连接至”或“直接耦合至”另一元件或层时，不存在插入元件或层。如此处使用的术语“和/或”包括一个或多个关联的列出项目的一个或多个的任何和所有组合。
将理解的是，尽管此处使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部件，但是这些元件、组件、区域、层和/或部件不应受到这些术语的限制。这些术语仅用于使一个元件、组件、区域、层或部件区别于另一区域、层或部件。因此，在不偏离示例性实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部件可以被称为第二元件、组件、区域、层或部件。
为了便于描述，此处可以使用空间相对术语，诸如“上方”、“上”、“下面”、“下方”、“下”等，以容易地描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中示出的取向之外，该空间相对术语意欲涵盖使用或操作中的器件的不同取向。例如，如果图中的器件翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将取向为在其他元件或特征“上方”。因此，示例性术语“上方”可以涵盖上方和下方的取向。器件可以以其他方式取向(旋转90度或处于其他取向)并且相应地解释此处使用的空间相对关系描述。
此处使用的术语用于仅描述特定实施例并且不意在成为本发明的限制。如这里所使用的，单数形式意在包括复数形式，除非上下文另外清楚地指出。将进一步理解的是，当在本申请说明书中使用术语“包括”、“包含”和/或“含有”时，描述了所述特征、整体、步骤、操作、元件和/或组件的存在，但不应排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。
此处参考是示例性实施例(和中间结构)的横截面图来描述示例性实施例。这样，可以预见的是，由从示出的形状的变化是例如制造技术和/或公差的结果。因此，示例性实施例不应被解释为限于此处所示的区域的特定形状，而是应包括由例如制造导致的形状偏差。例如，被示出为矩形的注入区域在其边缘处通常具有圆弧的或曲线化的特征和/或注入浓度梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的掩埋区域可以导致掩埋区域与进行注入所通过的表面之间的区域中的一些注入。因此，图中示出的区域在本质上是示意性的，并且其形状不意在说明器件的区域的实际形状并且不意在限制本发明的保护范围。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的技术人员共同地理解的相同的意义。将会进一步理解的是，诸如在共同地使用的字典中定义的术语应被解释为具有与在相关技术的背景下的它们的意义一致的意义并且将不在理想化或者过度形式的意义上解释，除非在这里这样地进行了定义。
图1示出根据实施例的包括接触塞的半导体器件1的横截面图。参考图1，第一层间绝缘层110、蚀刻停止层130、以及第二层间绝缘层140可以被顺序地布置在包括第一区域和第二区域的半导体层100上。
半导体层100可以包括衬底、外延层、绝缘体上硅(SOI)层、和/或绝缘体上半导体(SEOI)层，其中衬底包括例如硅、硅锗的半导体材料。半导体层100可以包括，例如，器件隔离层(未示出)、有源区域(未示出)、以及栅极结构(未示出)。有源区域(未示出)可以包括，例如，源/漏区域(未示出)和/或沟道区域(未示出)。栅极结构(未示出)可以是通常的晶体管并且可以包括，例如，栅极绝缘层、栅电极、间隔物、以及覆盖层。
现在将会描述第一区域。第一接触塞120可以布置在半导体层100上，穿透第一层间绝缘层110。第一接触塞可以电气地连接至半导体层100的第一区域。导电层180可以布置在第一接触塞120上。第四层间绝缘层190可以布置在导电层180上。尽管在图1中示出蚀刻停止层130插入在第一和第二绝缘层110和140之间，但是蚀刻停止层130也可以布置在导电层180和第一接触塞120之间。侧壁绝缘层170可以布置在第二层间绝缘层140和导电层180之间，以及第二层间绝缘层140和第四层间绝缘层190之间。
导电层180可以是位线并且第一接触塞120可以是连接至该位线的位线接触塞。而且，第一区域可以是有源区域，即，源/漏区域，并且因此，第一接触塞120可以电气地连接至源/漏区域。然而，实施例不限于此。
现在将会描述第二区域。第二接触塞150可以布置在半导体层100上，穿透第一层间绝缘层110和第二层间绝缘层140。第二接触塞150可以电气地连接至半导体层100的第二区域。侧壁绝缘层170可以布置在第二接触塞150和第一层间绝缘层110的至少一部分之间。特别地，第二接触塞150可以在侧壁绝缘层的下方延伸以面向侧壁绝缘层170的底面的至少一部分。而且，侧壁绝缘层170可以面向在第一层间绝缘层110的上方延伸的第二接触塞150的侧面的一部分。导电层180可以布置在第一层间绝缘层110上。导电层180的侧面和底面的部分可以面对侧壁绝缘层170从而可以例如通过与第二接触塞150分离来使导电层180与第二接触塞150绝缘。因此，由于侧壁绝缘层170使得导电层180和第二接触塞150可以相互电气地绝缘。而且，侧壁绝缘层170的另一部分可以接触导电层180和第二层间绝缘层140。
第四层间绝缘层190可以布置在导电层180上。通过侧壁绝缘层170可以包围第四层间绝缘层190。侧壁绝缘层170可以包括第一侧面和第二侧面，其中第一侧面面对第二接触塞150并且具有第一高度，并且第二侧面面对而远离(face away from)第二接触塞150，而接触第二层间绝缘层140，并且具有第二高度。第一高度可以大于第二高度。存储电容器195可以布置在第二接触塞150上并且电气地连接至第二接触塞150。
第二区域可以是有源区域，即，漏/源区域，并且因此，第二接触塞150可以电气地连接至漏/源区域。第二接触塞150可以是连接至存储电容器195的存储接触塞。然而，本实施例不限于此。
图1中所示的根据实施例的半导体器件1可以是，例如，动态随机存取存储器(DRAM)器件。然而，实施例不限于此并且根据实施例的半导体器件还可以是，例如，静态随机存取存储器(SRAM)器件或者非易失性存储器器件。
图2A至图12A示出在制造图1的半导体器件的方法中的阶段的平面图。图2B至图12B示出沿着图2A至图12A的线A-A’和B-B，分别截取的制造图1的半导体器件的方法中的阶段的横截面图。换言之，图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B以及12B是沿着图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A以及12A的线A-A′和B-B′分别截取的半导体器件的横截面图。沿着线A-A’截取的横截面图对应于第一区域并且沿着线B-B’截取的横截面图对应于第二区域。
参考图2A和图2B，可以准备半导体层100。包括例如二氧化硅的缓冲绝缘层(未示出)可以形成在半导体层100上。包括例如多晶硅或者氮化硅的硬质掩模层可以形成在半导体层100上或者缓冲绝缘层上。在这里没有详细地描述通过沉积形成并且通过蚀刻移除以便于形成半导体器件的诸如牺牲层、缓冲层、焊盘层、以及硬质掩模层的层。
第一层间绝缘层110可以形成在半导体层100上。第一层间绝缘层110可以包括，例如，二氧化硅、氮化硅、或者氮氧化硅。通过例如热氧化、快速热氧化(RTO)、化学气相沉积(CVD)、等离子增强CVD(PECVD)、高密度等离子CVD(HDP-CVD)、溅射、原子层沉积(ALD)等等可以形成第一层间绝缘层110。
然后，可以构图第一层间绝缘层110的一部分以在第一层间绝缘层110中形成第一开口112，暴露半导体层100。可以使用例如光致抗蚀剂或者硬质掩模通过通常的方法执行该构图。用于形成第一开112的蚀刻方法可以是，例如，包括反应性离子蚀刻(RIE)和等离子蚀刻的各向异性蚀刻方法，或者斜蚀刻(sloped etching)方法，但是各实施例不限于此。
参考图3A和图3B，第一开112可以填充有第一导电材料，并且因此，可以形成第一接触塞120(在下文中，称为“第一接触塞120，)。第一导电材料可以包括，例如，多晶硅、铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)、和/或锆(Zr)。第一导电材料可以进一步包括，例如，氮化物或硅化物。如果使用多晶硅，则其可以掺杂有n型杂质或者p型杂质。第一接触塞120可以进一步包括用于例如降低接触之间的势垒的阻挡层(未示出)。阻挡层可以是包括例如钛(Ti)、钽(Ta)、或者钨(W)的单层，或者可以是包括例如钛/氮化钛(Ti/TiN)、钽/氮化钽(Ta/TaN)、或者钨/氮化钨(W/WN)的多层。然而，第一接触塞120中包括的层和材料不限于前述的层和材料。
可以执行包括例如回蚀和/或化学机械抛光(CMP)的平面化工艺，从而第一接触塞120的最上边的表面是与第一层间绝缘层110的最上边的表面相同的水平面。第一接触塞120可以电气地连接至半导体层100的有源区域。有源区域可以是源/漏区域。而且，第一接触塞120可以电气地连接至半导体层100中包括的栅极结构的栅电极。
参考图4A和图4B，蚀刻停止层130和第二层间绝缘层140可以覆盖第一层间绝缘层110和第一接触塞120。蚀刻停止层130可以包括，例如，二氧化硅、氮化硅、或者氮氧化硅。另外，蚀刻停止层130可以包括不同于第一层间绝缘层110的材料。第二层间绝缘层140可以包括，例如，二氧化硅、氮化硅、或者氮氧化硅。第二层间绝缘层140可以包括不同于蚀刻停止层130的材料。第二层间绝缘层140可以包括与第一层间绝缘层110相同的材料。参考图4A，使用虚线表示第一接触塞120，意味着例如蚀刻停止层130和第二层间绝缘层140的其它层形成在第一接触塞120的上方。
参考图5A和图5B，可以构图第二层间绝缘层140、蚀刻停止层130、以及第一层间绝缘层110的部分以形成经由第二层间绝缘层140、蚀刻停止层130、以及第一层间绝缘层110暴露半导体层100的第二开口142。可以使用例如光致抗蚀剂或者硬质掩模根据通常的方法执行此构图操作。第二开口142可以不接触第一接触塞120。实施例不限于图5A中所示的第二开口142的具体对准。
参考图6A和图6B，第二开口142(在下文中，称为“第二开口142”)可以填充有第二导电材料并且因此，可以形成第二接触塞150(在下文中，称为“第二接触塞150”)。第二导电材料可以包括，例如，多晶硅、铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)、和/或锆(Zr)。第二导电材料可以进一步包括，例如，氮化物和硅化物。如果使用多晶硅，则其可以掺杂有n型杂质或者p型杂质。第二接触塞150可以进一步包括用于例如降低接触之间的势垒的阻挡层(未示出)。阻挡层可以是包括例如钛(Ti)、钽(Ta)、或者钨(W)的单层，或者可以是包括例如钛/氮化钛(Ti/TiN)、钽/氮化钽(Ta/TaN)、或者钨/氮化钨(W/WN)的多层。然而，第二接触塞150中包括的层和材料不限于前述的层和材料。第二接触塞150的第二导电材料可以与第一接触塞120的第一导电材料相同或者不同。
可以执行包括例如回蚀和/或CMP的平面化工艺，从而第二接触塞150的最上边的表面是与第二层间绝缘层140的最上边的表面相同的水平面。第二接触塞150可以电气地连接至半导体层100的有源区域。有源区域可以是源/漏区域。而且，第二接触塞150可以电气地连接至半导体层100中包括的栅极结构的栅电极。在这里，第二接触塞150电气地连接至的有源区域可以不同于第一接触塞120电气地连接至的有源区域。即，如果第一接触塞120电气地连接至源/漏区域的漏区域，那么第二接触塞150可以电气地连接至源/漏区域的源区域，反之亦然。
参考图7A和图7B，第三层间绝缘层160可以覆盖第二层间绝缘层140和第二接触塞150。第三层间绝缘层160可以用作硬质掩模，并且可以包括，例如，二氧化硅、氮化硅、或者氮氧化硅。第三层间绝缘层160可以包括不同于第二层间绝缘层140的材料。参考图7A，也使用虚线表示第二接触塞150，意味着包括第三层间绝缘层160的其它层形成在第二接触塞150的上方。
参考图8A和图8B，可以构图第三层间绝缘层160。然后，使用第三层间绝缘层160作为蚀刻掩模可以构图第二层间绝缘层140的一部分从而可以形成第三开口162(在下文中，以单数形式将其称为一个开口，即，“第三开口162”)以暴露第二接触塞150和蚀刻停止层130的部分。在包括第一接触塞120的区域中，第三开口162可以暴露蚀刻停止层130的一部分并且在第二层间绝缘层140的侧面部分处暴露第二层间绝缘层140。在包括第二接触塞150的区域中，第三开口162可以暴露蚀刻停止层130的其最下边的部分并且暴露第二层间绝缘层140的其侧面部分。另外，第三开口162可以暴露第二接触塞150的至少一部分。
参考图9A和图9B，可以移除通过第三开口162暴露的蚀刻停止层130的部分以暴露蚀刻停止层130下面的第一接触塞120。在第三层间绝缘层160包括与蚀刻停止层130相同的材料的情况下，在与图9A和图9B相关的工艺中可以移除第三层间绝缘层160，或者可以降低其高度。此外，可以进一步向下蚀刻(即，过蚀刻)由第三开口162暴露的第二接触塞150的一部分从而可以形成第四开口164(在下文中，以单数形式将其称为另一开口，即，“第四开口164”)。可以通过使用例如各向异性干法蚀刻方法形成第四开口164。可以控制第二接触塞150的部分的移除以防止第四开口164暴露半导体层100。
而且，在第一接触塞120和第二接触塞150包括不同的材料的情况下，在形成第四开口164的上述过蚀刻工艺期间可以不蚀刻第一接触塞120。为此，第一接触塞120可以包括具有相对于第二接触塞150的材料的高蚀刻选择性的材料。然而，在第一接触塞120和第二接触塞150包括相同的材料的情况下，在形成第四开口164的上述过蚀刻工艺期间将蚀刻第一接触塞120。因此，在第二接触塞150的过蚀刻期间蚀刻停止层130可以保留在第一接触塞120上。
参考图10A和图10B，侧壁绝缘层170可以形成在第三开口162和第四开口164中。侧壁绝缘层170可以包括，例如，二氧化硅、氮化硅、或者氮氧化硅。通过使用例如CVD、物理气相沉积(PVD)、或者ALD可以形成侧壁绝缘层170，但是实施例不限于此。因此，可以通过使用任何适当的沉积方法形成侧壁绝缘层170。侧壁绝缘层170可以覆盖第三开口162中的侧壁。即，在包括第一接触塞120的区域中，侧壁绝缘层170可以覆盖蚀刻停止层130、第二层间绝缘层140、以及/或者第三层间绝缘层160的侧壁。在包括第二接触塞150的区域中，侧壁绝缘层170可以覆盖蚀刻停止层130、第二层间绝缘层140、第二接触塞150、以及/或者第三层间绝缘层160的侧壁。而且，侧壁绝缘层170通过覆盖可以由第四开口164暴露的第一层间绝缘层110和第二接触塞150的侧壁可以完全地覆盖和/或填充第四开口164。特别地，可以以侧壁绝缘层170可以绝缘第二接触塞150与在后续工艺中要在第三开口162的部分中形成的导电层(参考图11B的附图标记180)的方式形成侧壁绝缘层170。因此，第二接触塞150的下部可以具有大于第二接触塞150的上部的横截面积，其中侧壁绝缘层170可以不接触第二接触塞150的下部，而侧壁绝缘层170可以接触第二接触塞150的上部。通过这样做，接触衬底100的有源区域的面积(即，第二接触塞150的下部的横截面积)可以相对较大。因此，电气接触面积可以增加从而电阻可以减少并且可以减少缺陷的数目。否则，在位线形成之后根据自对准方法形成的典型的第二接触塞(例如，存储接触塞)会具有，例如，较高的电阻和较大数量的缺陷。
参考图11A和图11B，可以通过使用第三导电材料填充第三开口162的至少一部分形成导电层180。第三导电材料可以包括，例如，多晶硅、铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)、和/或锆(Zr)。第三导电材料可以进一步包括氮化物和硅化物。如果使用多晶硅，则其可以掺杂有n型杂质或者p型杂质。导电层180可以进一步包括阻挡层(未示出)以降低接触之间的势垒。阻挡层可以是包括例如钛(Ti)、钽(Ta)、或者钨(W)的单层，或者可以是包括例如钛/氮化钛(Ti/TiN)、钽/氮化钽(Ta/TaN)、或者钨/氮化钨(W/WN)的多层。然而，导电层180中包括的层和材料不限于前述的层和材料。第三导电材料可以与第一导电材料和/或第二导电材料相同或者不同。
可以通过使用导电材料覆盖第三开口162并且然后执行平面化工艺和可选择的凹陷工艺形成导电层180。或者，可以通过将第三开口162中的区域的一部分填充到低于第二层间绝缘层140的高度形成导电层180。导电层180可以电气地连接至第一接触塞120。可以通过侧壁绝缘层170使导电层180与第二接触塞150电气地绝缘。
参考图12A和图12B，第四层间绝缘层190可以形成在导电层180上以便于完全地填充第三开口162的剩余部分。第四层间绝缘层190可以用作与导电层180相关的覆盖层，并且可以包括，例如，二氧化硅、氮化硅、或者氮氧化硅。而且，第四层间绝缘层190可以包括与第三层间绝缘层160相同的材料或者不同的材料。
然后，可以移除第三层间绝缘层160以暴露，例如，第二接触塞150。存储电容器195(请参见图1)可以形成在第二接触塞150上，从而完成图1的半导体器件1的制造。
根据图2A至图12B中所示的实施例的制造半导体器件的方法可以包括在半导体层100上的第一层间绝缘层110中形成包括第一导电材料的第一接触塞120；形成覆盖第一层间绝缘层110的第二层间绝缘层140；在第一层间绝缘层110和第二层间绝缘层140中形成包括第二导电材料的第二接触塞150；在第二层间绝缘层140上形成第三层间绝缘层160；通过使用第三层间绝缘层160作为蚀刻掩模构图第二层间绝缘层140的一部分，并且因此形成暴露第二接触塞150的一部分的第三开口162；通过在下方向上额外地蚀刻由第三开口162暴露的第二接触塞150的部分形成第四开口164；在第三开口162和第四开口164中形成侧壁绝缘层170；以及通过使用第三导电材料填充第三开口162中的区域的至少一部分形成导电层180。
此处已经公开示例性的各实施例，并且尽管采用具体的术语，但是仅在普通和描述的意义上并且不是用于限制的目的来使用和理解。因此，将理解的是，在不偏离下述权利要求所述的本发明的保护范围或精神的情况下本领域的普通技术人员可以对形式和细节进行各种修改。

Claims (9)

1.一种半导体器件，包括：
半导体层，所述半导体层包括第一区域和第二区域；
第一接触塞，所述第一接触塞布置在所述半导体层上并且电气地连接至所述第一区域；
第二接触塞，所述第二接触塞布置在所述半导体层上并且电气地连接至所述第二区域；
导电层，所述导电层电气地连接至所述第一接触塞，所述导电层具有侧面和底面；以及
绝缘层，所述绝缘层布置在所述导电层和所述第二接触塞之间，以便使所述导电层与所述第二接触塞绝缘，所述绝缘层面对所述导电层的底面的一部分和所述侧面，
其中所述绝缘层包括底面，并且其中所述第二接触塞的至少一部分面对所述绝缘层的所述底面，
其中所述第二接触塞包括下部和上部，所述下部位于所述上部与所述半导体层的表面之间，并且
所述第二接触塞的下部的横截面积大于所述第二接触塞的上部的横截面积。
2.根据权利要求1所述的半导体器件，其中所述绝缘层包括第一侧面和第二侧面，所述第一侧面面对所述第二接触塞并且具有第一高度，所述第二侧面面对而远离所述第二接触塞并且具有第二高度。
3.根据权利要求2所述的半导体器件，其中所述第一高度大于所述第二高度。
4.根据权利要求1所述的半导体器件，其中所述第一接触塞包括不同于所述第二接触塞中的材料的材料。
5.根据权利要求1所述的半导体器件，其中所述第一接触塞包括与所述第二接触塞中的材料相同的材料。
6.根据权利要求1所述的半导体器件，其中所述第一接触塞、所述第二接触塞、以及所述导电层中的每一个均独立地包括以下材料中的至少一种：多晶硅、铝（Al）、金（Au）、铍（Be）、铋（Bi）、钴（Co）、铜（Cu）、铪（Hf）、铟（In）、锰（Mn）、钼（Mo）、镍（Ni）、铅（Pb）、钯（Pd）、铂（Pt）、铑（Rh）、铼（Re）、钌（Ru）、钽（Ta）、碲（Te）、钛（Ti）、钨（W）、锌（Zn）、和锆（Zr）。
7.根据权利要求1所述的半导体器件，进一步包括蚀刻停止层，所述蚀刻停止层插入在所述第一接触塞和所述导电层之间。
8.根据权利要求1所述的半导体器件，其中所述导电层是位线，所述第一接触塞是连接至所述位线的位线接触塞，并且所述第二接触塞是存储接触塞。
9.一种半导体器件，包括：
半导体层，所述半导体层包括多个有源区域；
位线接触塞，所述位线接触塞布置在所述半导体层上并且电气地连接至所述多个有源区域中的一个；
存储接触塞，所述存储接触塞布置在所述半导体层上并且电气地连接至所述多个有源区域中的另一个；
位线，所述位线电气地连接至所述位线接触塞，所述位线具有侧面和底面；
存储电容器，所述存储电容器电气地连接至所述存储接触塞；以及
绝缘层，所述绝缘层布置在所述位线和所述存储接触塞之间以便使所述位线与所述存储接触塞绝缘，所述绝缘层具有底面，所述绝缘层面对所述位线的底面的一部分和所述侧面，所述绝缘层的底面的至少一部分面对所述存储接触塞，
其中所述绝缘层包括底面，并且其中所述存储接触塞的至少一部分面对所述绝缘层的所述底面，
其中所述存储接触塞包括下部和上部，所述下部位于所述上部与所述半导体层的表面之间，并且
所述存储接触塞的下部的横截面积大于所述存储接触塞的上部的横截面积。
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