TWI488263B - 包括接觸插塞之半導體裝置及相關方法 - Google Patents

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Description

包括接觸插塞之半導體裝置及相關方法
實施例係關於包括接觸插塞之半導體裝置及相關方法。
半導體裝置中之基板之作用區可經由接觸插塞電連接至另一結構。歸因於此等半導體裝置之大小，已對微小區中之可靠接觸插塞之形成進行研究。關於此，已對形成自對準接觸(SAC)之方法進行研究，藉由該方法，位元線接觸插塞及位元線可首先形成，且接著儲存接觸插塞可將隔片用作遮罩而形成，該隔片可覆蓋位元線。
實施例係針對包括接觸插塞之半導體裝置及相關方法，其大體上克服相關技術之缺陷、限制及/或缺點中之一或多者。
實施例之一特徵為提供包括一接觸插塞之半導體裝置，該接觸插塞能夠提供與基板之作用區之極佳電接觸。
以上及其他特徵及優點中之至少一者可藉由提供一半導體裝置來實現，該半導體裝置包括：一半導體層，其包括第一區及第二區；一第一接觸插塞，其安置於半導體層上且電連接至第一區；一第二接觸插塞，其安置於半導體層上且電連接至第二區；一導電層，其電連接至第一接觸插塞，該導電層具有側表面及底表面；及一絕緣層，其安置於導電層與第二接觸插塞之間以便使導電層與第二接觸插塞絕緣，該絕緣層面向導電層之側表面及底表面之一部 分。
第二接觸插塞可包括下部分及上部分，且第二接觸插塞之下部分之橫截面積可大於第二接觸插塞之上部分的橫截面積。
絕緣層可包括底表面且第二接觸插塞之至少一部分可面向側壁絕緣層之底表面。
絕緣層可包括第一側表面及第二側表面，該第一側表面面向第二接觸插塞且具有第一高度，該第二側表面背對第二接觸插塞且具有第二高度。
第一高度可大於第二高度。
第一接觸插塞可包括不同於第二接觸插塞中之材料的材料。
第一接觸插塞可包括與第二接觸插塞中之材料相同的材料。
第一接觸插塞、第二接觸插塞及導電層可各自獨立包括多晶矽、鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、釕(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及鋯(Zr)中之至少一者。
半導體裝置可進一步包括一蝕刻終止層，其插入於第一接觸插塞與第一導電層之間。
導電層可為位元線，第一接觸插塞可為連接至位元線之位元線接觸插塞，且第二接觸插塞可為儲存接觸插塞。
以上及其他特徵及優點中之至少一者亦可藉由提供一半導體裝置來實現，該半導體裝置包括：一半導體層，其包括複數個作用區；一位元線接觸插塞，其安置於半導體層上且電連接至該複數個作用區中之一者；一儲存接觸插塞，其安置於半導體層上且電連接至該複數個作用區中之另一者；一位元線，其電連接至位元線接觸插塞，該位元線具有側表面及底表面；一儲存電容器，其電連接至儲存接觸插塞；及一絕緣層，其安置於位元線與儲存接觸插塞之間以便使位元線與儲存接觸插塞絕緣，該絕緣層具有一底表面，該絕緣層面向位元線之側表面及底表面之一部分，該絕緣層之底表面之至少一部分面向儲存接觸插塞。
以上及其他特徵及優點中之至少一者亦可藉由提供一製造半導體裝置之方法來實現，該方法包括：在半導體層上形成第一層間絕緣層；在第一層間絕緣層中形成第一接觸插塞；用第二層間絕緣層覆蓋第一層間絕緣層；在第二層間絕緣層及第一層間絕緣層中形成第二接觸插塞；在第二層間絕緣層上形成第三層間絕緣層；圖案化第三層間絕緣層；藉由將經圖案化之第三層間絕緣層用作蝕刻遮罩而圖案化第二層間絕緣層之一部分以形成一開口，該一開口暴露第二接觸插塞之至少一部分；藉由蝕刻由該一開口所暴露之第二接觸插塞之該部分而形成另一開口；在該一開口及該另一開口中形成側壁絕緣層；及在該一開口中形成導電層。
在該一開口中形成導電層可包括用導電材料填充該一開 口之至少一部分。
該方法可進一步包括在導電層上形成第四層間絕緣層。
第一接觸插塞、第二接觸插塞及導電層可各自獨立形成以包括多晶矽、鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、釕(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及鋯(Zr)中之至少一者。
該方法可進一步包括在用第二層間絕緣層覆蓋第一層間絕緣層之前在第一層間絕緣層上形成蝕刻終止層。
形成側壁絕緣層可包括製作(fashion)側壁絕緣層以具有底表面，側壁絕緣層之底表面之至少一部分面向第二接觸插塞。
以上及其他特徵及優點將藉由參看所附圖式詳細描述例示性實施例而對於一般熟習此項技術者變得更顯而易見。
2009年2月16日在韓國智慧財產局中申請且名為：「Semiconductor Device Including Contact Plug」之韓國專利申請案第10-2009-0012599號之全文以引用的方式併入本文中。
實例實施例現將參看隨附圖式在下文更全面地描述；然而，其可以不同形式具體化且不應被解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將為詳盡且完整的，且將會將本發明之範疇全面傳達至熟習 此項技術者。
在圖式中，可為達成說明清晰之目的而誇示層及區之尺寸。亦將理解，當層或元件被稱為在另一層或基板「上」時，其可直接在另一層或基板上，或亦可存在介入層。此外，將理解，當一層被稱為在另一層「下」時，其可直接在另一層下，且亦可存在一或多個介入層。另外，亦將理解，當一層被稱為在兩個層「之間」時，其可為該兩個層之間的唯一層，或亦可存在一或多個介入層。相似元件符號始終指代相似元件。
將理解，當一諸如層、區或基板之元件被稱為「連接至」或「耦接至」另一元件時，其可直接連接或耦接至另一元件或可存在介入元件。當一元件被稱為「直接在另一元件或層上」、「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。如本文中所使用，術語「及/或」包括相關所列項目中之一或多者之任何及所有組合。
將理解，儘管術語「第一」、「第二」、「第三」等在本文中可用以描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語僅用以區別一元件、組件、區、層或區段與另一區、層或區段。因此，下文所論述之第一元件、組件、區、層或區段在不脫離例示性實施例之教示的情況下可被稱為第二元件、組件、區、層或區段。
諸如「上方」、「上部」、「以下」、「下方」、「下部」及其 類似者之空間相對術語為達成易於描述之目的在本文中可用以描述一元件或特徵與另一(多個)元件或特徵之關係，如圖中所說明。將理解，除圖中所描繪之定向之外，空間相對術語亦意欲包含在使用或操作中之裝置的不同定向。舉例而言，若圖中之裝置經翻轉，則描述為在其他元件或特徵「下方」或「以下」之元件接著將定向為在其他元件或特徵「上方」。因此，例示性術語「上方」可包含上方與下方之定向兩者。裝置可以其他方式定向(旋轉90度或以其他定向)且相應地解譯本文中所使用之空間相對描述符。
本文中所使用之術語僅為達成描述特定實施例之目的且不欲限制例示性實施例。如本文中所使用，單數形式「一」及「該」意欲亦包括複數形式，除非上下文另外明確指示。將進一步理解，術語「包含」在用於此說明書中時規定所敍述特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群之存在或添加。
本文中參考為例示性實施例(及中間結構)之示意性說明的說明來描述例示性實施例。同樣地，預期由於(例如)製造技術及/或容差所引起之來自說明之形狀的變化。因此，例示性實施例不應解釋為限於本文中所說明之區之特定形狀，而可包括由(例如)製造引起之形狀的偏差。舉例而言，說明為矩形之植入區通常可具有圓形或彎曲特徵及/或在其邊緣處植入濃度之梯度，而非自植入至非植入區之 二元改變。同樣地，藉由植入所形成之埋入區在一些植入中可產生在埋入區與表面(植入經由其而發生)之間的區。因此，圖中所說明之區本質上為示意性的且其形狀可能不欲說明裝置之區之實際形狀且不欲限制例示性實施例之範疇。
除非另外定義，否則本文中所使用之所有術語(包括技術及科學術語)具有與一般熟習例示性實施例所屬之技術者通常理解之意義相同的意義。將進一步理解，諸如在常用字典中所定義之術語的術語，應解譯為具有與其在相關技術之內容中之意義一致的意義且將不會在理想化或過度正式的意義上解譯，除非本文中明確如此定義。
圖1說明根據一實施例之包括接觸插塞之半導體裝置1的橫截面圖。參看圖1，第一層間絕緣層110、蝕刻終止層130及第二層間絕緣層140可依序安置於包括第一區及第二區之半導體層100上。
半導體層100可包括基板、磊晶層、絕緣體上覆矽(SOI)層及/或絕緣體上半導體(SEOI)層，該基板包括例如矽及矽-鍺之半導體材料。半導體層100可包括(例如)裝置隔離層(未圖示)、作用區(未圖示)及閘結構(未圖示)。作用區(未圖示)可包括(例如)源極/汲極區(未圖示)及/或通道區(未圖示)。閘結構(未圖示)可為通用電晶體且可包括(例如)閘極絕緣層、閘電極、隔片及罩蓋層(capping layer)。
現將描述第一區。第一接觸插塞120可安置於半導體層100上，該第一接觸插塞120穿透第一層間絕緣層110。第 一接觸插塞可電連接至半導體層100之第一區。導電層180可安置於第一接觸插塞120上。第四層間絕緣層190可安置於導電層180上。儘管蝕刻終止層130在圖1中說明為插入於第一絕緣層110與第二絕緣層140之間，但蝕刻終止層130亦可安置於導電層180與第一接觸插塞120之間。側壁絕緣層170可安置於第二層間絕緣層140與導電層180之間，且安置於第二層間絕緣層140與第四層間絕緣層190之間。
導電層180可為位元線且第一接觸插塞120可為連接至位元線之位元線接觸插塞。又，第一區可為作用區(亦即，源極/汲極區)，且由此，第一接觸插塞120可電連接至源極/汲極區。然而，實施例不限於此。
現將描述第二區。第二接觸插塞150可安置於半導體層100上，該第二接觸插塞150穿透第一層間絕緣層110及第二層間絕緣層140。第二接觸插塞150可電連接至半導體層100之第二區。側壁絕緣層170可安置於第二接觸插塞150與第一層間絕緣層110之至少一部分之間。詳言之，第二接觸插塞150可在側壁絕緣層下延伸以面向側壁絕緣層170之底表面之至少一部分。又，側壁絕緣層170可面向在第一層間絕緣層110上方延伸之第二接觸插塞150之側表面的一部分。導電層180可安置於第一層間絕緣層110上。導電層180之側表面及底表面之部分可面向側壁絕緣層170，以使得導電層180可藉由(例如)分離而與第二接觸插塞150絕緣。因此，導電層180及第二接觸插塞150歸因於側壁絕緣層170可相互電絕緣。又，側壁絕緣層170之另一部分可接 觸導電層180與第二層間絕緣層140兩者。
第四層間絕緣層190可安置於導電層180上。第四層間絕緣層190可由側壁絕緣層170圍繞。側壁絕緣層170可包括第一側表面及第二側表面，其中該第一側表面面向第二接觸插塞150且具有第一高度，且該第二側表面背對第二接觸插塞150，接觸第二層間絕緣層140且具有第二高度。第一高度可大於第二高度。儲存電容器195可安置於第二接觸插塞150上且電連接至第二接觸插塞150。
第二區可為作用區(亦即，源極/汲極區)，且由此，第二接觸插塞150可電連接至源極/汲極區。第二接觸插塞150可為連接至儲存電容器195之儲存接觸插塞。然而，實施例不限於此。
根據圖1中所說明之實施例的半導體裝置1可為(例如)動態隨機存取記憶體(DRAM)裝置。然而，實施例不限於此且根據一實施例之半導體裝置亦可為(例如)靜態隨機存取記憶體(SRAM)裝置或非揮發性記憶體裝置。
圖2A至圖12A說明在製造圖1之半導體裝置的方法中之階段的平面圖。圖2B至圖12B說明在製造圖1之半導體裝置的方法中之階段的橫截面圖，其分別沿圖2A至圖12A之線A-A'及B-B'截取。換言之，圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B及圖12B分別為沿圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A及圖12A之線A-A'及B-B'所截取之半導體裝置的橫截面圖。沿線A-A'所截取之橫截面圖對 應於第一區且沿線B-B'所截取之橫截面圖對應於第二區。
參看圖2A及圖2B，可預備半導體層100。包括(例如)氧化矽之緩衝絕緣層(未圖示)可形成於半導體層100上。包括(例如)多晶矽或氮化矽之硬遮罩層可形成於半導體層100或緩衝絕緣層上。此處不提供藉由沈積而形成且藉由蝕刻而移除以便形成半導體裝置之諸如犧牲層、緩衝層、襯墊層及硬遮罩層之層的詳細描述。
第一層間絕緣層110可形成於半導體層100上。第一層間絕緣層110可包括(例如)氧化矽、氮化矽或氮氧化矽。第一層間絕緣層110可藉由(例如)熱氧化、快速熱氧化(RTO)、化學氣相沈積(CVD)、電漿增強型CVD(PECVD)、高密度電漿CVD(HDP-CVD)、濺鍍、原子層沈積(ALD)或其類似者形成。
接著，第一層間絕緣層110之一部分可經圖案化以在第一層間絕緣層110中形成第一開口112，從而暴露半導體層100。此圖案化可藉由使用(例如)光阻或硬遮罩之典型方法執行。用以形成第一開口112之蝕刻方法可為(例如)包括反應式離子蝕刻(RIE)及電漿蝕刻之各向異性蝕刻方法，或傾斜蝕刻方法，但實施例不限於此。
參看圖3A及圖3B，第一開口112可用第一導電材料填充，且由此，第一接觸插塞120(在下文，被稱為「第一接觸插塞120」)可形成。第一導電材料可包括(例如)多晶矽、鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀 (Pd)、鉑(Pt)、銠(Rh)、錸(Re)、釕(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及/或鋯(Zr)。第一導電材料可進一步包括(例如)氮化物或矽化物。若使用多晶矽，則其可摻雜有n型雜質或p型雜質。第一接觸插塞120可進一步包括一障壁層(未圖示)，其用於(例如)降低在接點之間的電位障。障壁層可為包括(例如)鈦(Ti)、鉭(Ta)或鎢(W)之單層，或可為包括(例如)鈦/氮化鈦(Ti/TiN)、鉭/氮化鉭(Ta/TaN)或鎢/氮化鎢(W/WN)之多層。然而，包括於第一接觸插塞120中之材料及層不限於上述材料及層。
可執行包括(例如)回蝕及/或化學機械拋光(CMP)之平坦化製程，以使得第一接觸插塞120之最上表面與第一層間絕緣層110之最上表面為相同水平面。第一接觸插塞120可電連接至半導體層100之作用區。作用區可為源極/汲極區。又，第一接觸插塞120可電連接至包括於半導體層100中之閘結構之閘電極。
參看圖4A及圖4B，蝕刻終止層130及第二層間絕緣層140可覆蓋第一層間絕緣層110及第一接觸插塞120。蝕刻終止層130可包括(例如)氧化矽、氮化矽或氮氧化矽。另外，蝕刻終止層130可包括不同於第一層間絕緣層110之材料。第二層間絕緣層140可包括(例如)氧化矽、氮化矽或氮氧化矽。第二層間絕緣層140可包括不同於蝕刻終止層130之材料。第二層間絕緣層140可包括與第一層間絕緣層110相同的材料。參看圖4A，第一接觸插塞120係使用點線表示，此意謂例如蝕刻終止層130及第二層間絕緣層140之其 他層形成於第一接觸插塞120上方。
參看圖5A及圖5B，第二層間絕緣層140、蝕刻終止層130及第一層間絕緣層110之部分可經圖案化以形成第二開口142，其經由第二層間絕緣層140、蝕刻終止層130及第一層間絕緣層110暴露半導體層100。此圖案化操作可根據使用(例如)光阻或硬遮罩之典型方法來執行。第二開口142可能不接觸第一接觸插塞120。實施例不限於圖5A中所示之第二開口142之特定對準。
參看圖6A及圖6B，第二開口142(在下文，被稱為「第二開口142」)可用第二導電材料填充，且由此，第二接觸插塞150(在下文，被稱為「第二接觸插塞150」)可形成。第二導電材料可包括(例如)多晶矽、鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、釕(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及/或鋯(Zr)。第二導電材料可進一步包括(例如)氮化物或矽化物。若使用多晶矽，則其可摻雜有n型雜質或p型雜質。第二接觸插塞150可進一步包括一障壁層(未圖示)，其用於(例如)降低在接點之間的電位障。障壁層可為包括(例如)鈦(Ti)、鉭(Ta)或鎢(W)之單層，或可為包括(例如)鈦/氮化鈦(Ti/TiN)、鉭/氮化鉭(Ta/TaN)或鎢/氮化鎢(W/WN)之多層。然而，包括於第二接觸插塞150中之材料及層不限於上述材料及層。第二接觸插塞150之第二導電材料可與第一接觸插塞120之第一導電材料相同或不同。
可執行包括(例如)回蝕及/或CMP之平坦化製程，以使得第二接觸插塞150之最上表面與第二層間絕緣層140之最上表面為相同水平面。第二接觸插塞150可電連接至半導體層100之作用區。作用區可為源極/汲極區。又，第二接觸插塞150可電連接至包括於半導體層100中之閘結構之閘電極。此處，第二接觸插塞150所電連接至之作用區可不同於第一接觸插塞120所電連接至之作用區。亦即，若第一接觸插塞120電連接至源極/汲極區之汲極區，則第二接觸插塞150可電連接至源極/汲極區之源極區，或反之亦然。
參看圖7A及圖7B，第三層間絕緣層160可覆蓋第二層間絕緣層140及第二接觸插塞150。第三層間絕緣層160可用作硬遮罩，且可包括(例如)氧化矽、氮化矽或氮氧化矽。第三層間絕緣層160可包括不同於第二層間絕緣層140之材料。參看圖7A，第二接觸插塞150亦使用點線來表示，此意謂包括第三層間絕緣層160之其他層形成於第二接觸插塞150上方。
參看圖8A及圖8B，可圖案化第三層間絕緣層160。接著，第二層間絕緣層140之一部分可將第三層間絕緣層160用作蝕刻遮罩而圖案化，以使得第三開口162(在下文，以單數形式被稱為一開口，亦即，被稱為「第三開口162」)可形成以暴露蝕刻終止層130及第二接觸插塞150的部分。在包括第一接觸插塞120之區中，第三開口162可暴露蝕刻終止層130之一部分及在側部分之第二層間絕緣層140。在包括第二接觸插塞150之區中，第三開口162可暴露在最低 部分之蝕刻終止層130之一部分及在側部分之第二層間絕緣層140。另外，第三開口162可暴露第二接觸插塞150之至少一部分。
參看圖9A及圖9B，由第三開口162所暴露之蝕刻終止層130之部分可移除以暴露蝕刻終止層130下之第一接觸插塞120。在第三層間絕緣層160包括與蝕刻終止層130相同的材料之狀況下，第三層間絕緣層160可經移除，或其高度可在與圖9A及圖9B有關的製程中降低。此外，由第三開口162所暴露之第二接觸插塞150之一部分可進一步向下蝕刻(亦即，過度蝕刻)，以使得第四開口164(在下文，以單數形式被稱為另一開口，亦即，被稱為「第四開口164」)可形成。第四開口164可藉由使用(例如)各向異性乾式蝕刻方法形成。第二接觸插塞150之部分之移除可被控制以防止第四開口164暴露半導體層100。
又，在第一接觸插塞120及第二接觸插塞150包括不同材料之狀況下，第一接觸插塞120可能不在形成第四開口164之上述過度蝕刻製程期間蝕刻。為此，第一接觸插塞120可包括相對於第二接觸插塞150之材料具有高蝕刻選擇率之材料。然而，在第一接觸插塞120及第二接觸插塞150包括相同材料之狀況下，第一接觸插塞120將在形成第四開口164之上述過度蝕刻製程期間蝕刻。因此，蝕刻終止層130可在第二接觸插塞150之過度蝕刻期間保持在第一接觸插塞120上。
參看圖10A及圖10B，側壁絕緣層170可形成於第三開口 162及第四開口164中。側壁絕緣層170可包括(例如)氧化矽、氮化矽或氮氧化矽。側壁絕緣層170可藉由使用(例如)CVD、物理氣相沈積(PVD)或ALD形成，但實施例不限於此。因此，側壁絕緣層170可藉由使用任何合適沈積方法而形成。側壁絕緣層170可覆蓋第三開口162中之側壁。亦即，在包括第一接觸插塞120之區中，側壁絕緣層170可覆蓋蝕刻終止層130、第二層間絕緣層140及/或第三層間絕緣層160之側壁。在包括第二接觸插塞150之區中，側壁絕緣層170可覆蓋蝕刻終止層130、第二層間絕緣層140、第二接觸插塞150及/或第三層間絕緣層160之側壁。又，側壁絕緣層170可藉由覆蓋可由第四開口164暴露之第一層間絕緣層110及第二接觸插塞150之側壁而完全覆蓋及/或填充第四開口164。詳言之，側壁絕緣層170可以側壁絕緣層170可使第二接觸插塞150與導電層(指代圖11B之元件符號180)絕緣之方式形成，該導電層待於後續製程中形成於第三開口162的一部分中。因此，第二接觸插塞150之下部分可具有大於第二接觸插塞150之上部分之橫截面積的橫截面積，其中側壁絕緣層170可能不接觸第二接觸插塞150之下部分，而側壁絕緣層170可接觸第二接觸插塞150之上部分。藉由如此做，接觸基板100之作用區的面積(亦即，第二接觸插塞150之下部分之橫截面積)可相對大。因此，電接觸面積可增大，以使得電阻可減小且缺陷之數目可減少。否則，在位元線形成之後根據自對準方法所形成之典型第二接觸插塞(例如，儲存接觸插塞)可具有(例如)較高 電阻及較大數目個缺陷。
參看圖11A及圖11B，導電層180可藉由用第三導電材料填充第三開口162之至少一部分而形成。第三導電材料可包括(例如)多晶矽、鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、釕(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及/或鋯(Zr)。第三導電材料可進一步包括氮化物或矽化物。若使用多晶矽，則其可摻雜有n型雜質或p型雜質。導電層180可進一步包括一障壁層(未圖示)以降低在接點之間的電位障。障壁層可為包括(例如)鈦(Ti)、鉭(Ta)或鎢(W)之單層，或可為包括(例如)鈦/氮化鈦(Ti/TiN)、鉭/氮化鉭(Ta/TaN)或鎢/氮化鎢(W/WN)之多層。然而，包括於導電層180中之材料及層不限於上述材料及層。第三導電材料可與第一導電材料及/或第二導電材料相同或不同。
導電層180可藉由用導電材料覆蓋第三開口162且接著執行平坦化製程及可選凹入製程而形成。或者，導電層180可藉由將第三開口162中之面積之一部分填充至低於第二層間絕緣層140之高度的高度而形成。導電層180可電連接至第一接觸插塞120。導電層180可藉由側壁絕緣層170與第二接觸插塞150電絕緣。
參看圖12A及圖12B，第四層間絕緣層190可形成於導電層180上以便完全填充第三開口162之剩餘部分。第四層間絕緣層190可相對於導電層180用作罩蓋層，且可包括(例 如)氧化矽、氮化矽或氮氧化矽。又，第四層間絕緣層190可包括與第三層間絕緣層160相同之材料或不同的材料。
接著，第三層間絕緣層160可移除以暴露(例如)第二接觸插塞150。儲存電容器195(見圖1)可形成於第二接觸插塞150上，藉此完成圖1之半導體裝置1之製造。
根據圖2A至圖12B中所說明之實施例之製造半導體裝置的方法可涉及：在半導體層100上之第一層間絕緣層110中形成包括第一導電材料之第一接觸插塞120；形成覆蓋第一層間絕緣層110之第二層間絕緣層140；在第二層間絕緣層140及第一層間絕緣層110中形成包括第二導電材料之第二接觸插塞150；在第二層間絕緣層140上形成第三層間絕緣層160；藉由將第三層間絕緣層160用作蝕刻遮罩圖案化第二層間絕緣層140之一部分，且由此形成暴露第二接觸插塞150之一部分的第三開口162；藉由在向下方向上另外蝕刻由第三開口162所暴露之第二接觸插塞150之部分而形成第四開口164；在第三開口162及第四開口164中形成側壁絕緣層170；及藉由用第三導電材料填充第三開口162中之面積的至少一部分而形成導電層180。
本文中已揭示例示性實施例，且儘管使用特定術語，但其被使用且僅在一般及描述性意義上解譯且非為達成限制之目的。因此，一般熟習此項技術者將理解，可在不脫離如以下申請專利範圍中所闡述之本發明之精神及範疇的情況下進行形式及細節的各種改變。
1‧‧‧半導體裝置
100‧‧‧半導體層
110‧‧‧第一層間絕緣層
112‧‧‧第一開口
120‧‧‧第一接觸插塞
130‧‧‧蝕刻終止層
140‧‧‧第二層間絕緣層
142‧‧‧第二開口
150‧‧‧第二接觸插塞
160‧‧‧第三層間絕緣層
162‧‧‧第三開口
164‧‧‧第四開口
170‧‧‧側壁絕緣層
180‧‧‧導電層
190‧‧‧第四層間絕緣層
195‧‧‧儲存電容器
圖1說明根據一實施例之包括接觸插塞之半導體裝置的橫截面圖；圖2A至圖12A說明在製造圖1之半導體裝置的方法中之階段的平面圖；及圖2B至圖12B說明在製造圖1之半導體裝置的方法中之階段的橫截面圖，其分別沿圖2A至圖12A之線A-A'及B-B'截取。
100‧‧‧半導體層
110‧‧‧第一層間絕緣層
120‧‧‧第一接觸插塞
130‧‧‧蝕刻終止層
140‧‧‧第二層間絕緣層
150‧‧‧第二接觸插塞
160‧‧‧第三層間絕緣層
162‧‧‧第三開口
170‧‧‧側壁絕緣層
180‧‧‧導電層

Claims (9)

  1. 一種半導體裝置，其包含：一半導體層，其包括一第一區及一第二區；一第一接觸插塞，其安置於該半導體層上且電連接至該第一區；一第二接觸插塞，其安置於該半導體層上且電連接至該第二區；一導電層，其電連接至該第一接觸插塞，該導電層具有一側表面及一底表面；及一絕緣層，其安置於該導電層與該第二接觸插塞之間以便使該導電層與該第二接觸插塞絕緣，該絕緣層面向該導電層之該側表面及該底表面之一部分，其中該絕緣層包括一第一側表面及一第二側表面，該第一側表面面向該第二接觸插塞且具有一第一高度，該第二側表面背對該第二接觸插塞且具有一第二高度，且該第一高度大於該第二高度。
  2. 如請求項1之半導體裝置，其中該第二接觸插塞包括一下部分及一上部分，且其中該第二接觸插塞之該下部分之一橫截面積大於該第二接觸插塞之該上部分的一橫截面積。
  3. 如請求項1之半導體裝置，其中該絕緣層包括一底表面，且其中該第二接觸插塞之至少一部分面向該絕緣層之該底表面。
  4. 如請求項1之半導體裝置，其中該第一接觸插塞包括不 同於該第二接觸插塞中之一材料的一材料。
  5. 如請求項1之半導體裝置，其中該第一接觸插塞包括相同於該第二接觸插塞中之一材料的一材料。
  6. 如請求項1之半導體裝置，其中該第一接觸插塞、該第二接觸插塞及該導電層各自獨立包括多晶矽、鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、釕(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)及鋯(Zr)中之至少一者。
  7. 如請求項1之半導體裝置，進一步包含一蝕刻終止層，其插入於該第一接觸插塞與該第一導電層之間。
  8. 如請求項1之半導體裝置，其中該導電層為一位元線，該第一接觸插塞為連接至該位元線之一位元線接觸插塞，且該第二接觸插塞為一儲存接觸插塞。
  9. 一種半導體裝置，其包含：一半導體層，其包括複數個作用區；一位元線接觸插塞，其安置於該半導體層上且電連接至該複數個作用區中之一者；一儲存接觸插塞，其安置於該半導體層上且電連接至該複數個作用區中之另一者；一位元線，其電連接至該位元線接觸插塞，該位元線具有一側表面及一底表面；一儲存電容器，其電連接至該儲存接觸插塞；及一絕緣層，其安置於該位元線與該儲存接觸插塞之間 以便使該位元線與該儲存接觸插塞絕緣，該絕緣層具有一底表面，該絕緣層面向該位元線之該側表面及該底表面之一部分，該絕緣層之該底表面之至少一部分面向該儲存接觸插塞，其中該絕緣層包括一第一側表面及一第二側表面，該第一側表面面向該儲存接觸插塞且具有一第一高度，該第二側表面背對該儲存接觸插塞且具有一第二高度，且該第一高度大於該第二高度。
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