CN117855175A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 124
- 239000002184 metal Substances 0.000 claims abstract description 123
- 150000004767 nitrides Chemical class 0.000 claims abstract description 120
- 230000008569 process Effects 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 14
- 238000000231 atomic layer deposition Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- BIXHRBFZLLFBFL-UHFFFAOYSA-N germanium nitride Chemical compound N#[Ge]N([Ge]#N)[Ge]#N BIXHRBFZLLFBFL-UHFFFAOYSA-N 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 384
- 235000012431 wafers Nutrition 0.000 description 73
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- QIQXTHQIDYTFRH-UHFFFAOYSA-N octadecanoic acid Chemical compound CCCCCCCCCCCCCCCCCC(O)=O QIQXTHQIDYTFRH-UHFFFAOYSA-N 0.000 description 2
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底和形成于所述衬底正面的器件层，所述器件层中形成有金属互连结构，所述衬底与所述器件层之间形成有绝缘层，所述衬底的背面形成有通孔，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；第一氧化物层、第一氮化物层和第二氧化物层，依次形成于所述通孔的内表面上，且所述通孔的底面形成有开口，所述开口暴露出所述金属互连结构；以及，金属层，填充于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。本发明的技术方案使得防止金属扩散以及抗电压击穿的能力得到提高，进而使得电学稳定性得到提高，且降低了生产成本。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
采用BSI(Back-side Illumination，背照式)技术将像素晶圆的正面与承载晶圆进行熔融键合之后，通过在像素晶圆背面制作TSV(Through Silicon Vias，硅通孔)通孔来将位于像素晶圆正面的金属互连结构(包含焊盘)引出。具体步骤包括：首先，刻蚀像素晶圆背面的衬底，以形成贯穿衬底的通孔；然后，采用ALD(Atomic Layer Deposition，原子层沉积)技术形成氧化硅层于通孔的侧面和底面；接着，刻蚀通孔底面的氧化硅层以及氧化硅层下方的介质层，以暴露出像素晶圆正面的金属互连结构；接着，沉积金属层于通孔中，金属层与金属互连结构电连接，以通过金属层将焊盘引出。
但是，采用ALD技术形成氧化硅层是一种成本高且效率低的工艺过程；且氧化硅层防止金属层中的金属扩散以及防止电压击穿的能力有限，很容易导致TSV结构的电性能失效。
因此，需要对TSV结构及其制作方法进行改进，以解决上述问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得防止金属扩散以及抗电压击穿的能力得到提高，进而使得电学稳定性得到提高，且降低了生产成本。
为实现上述目的，本发明提供了一种半导体器件，包括：
第一晶圆，包括衬底和形成于所述衬底正面的器件层，所述器件层中形成有金属互连结构，所述衬底的背面形成有通孔，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；
第一氧化物层、第一氮化物层和第二氧化物层，依次形成于所述通孔的内表面上，且所述通孔的底面形成有开口，所述开口暴露出所述金属互连结构；以及，
金属层，填充于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。
可选地，所述衬底与所述器件层之间依次形成有第三氧化物层、第二氮化物层和第四氧化物层，所述第四氧化物层与所述金属互连结构接触。
可选地，所述通孔还贯穿所述第三氧化物层。
可选地，所述第一氧化物层未覆盖所述通孔底部，将所述第一氮化物层的位于所述通孔底部的部分暴露出来，以使得所述第一氮化物层与所述第二氮化物层连接。
可选地，所述第一氮化物层和所述第二氮化物层的材质包括氮化硅、氮氧化硅、氮化锗和氮氧化锗中的至少一种。
可选地，所述半导体器件还包括与所述器件层的远离所述衬底的一面键合的第二晶圆。
本发明还提供了一种半导体器件的制造方法，包括：
提供第一晶圆，所述第一晶圆包括衬底和形成于所述衬底正面的器件层，所述器件层中形成有金属互连结构；
形成通孔于所述衬底的背面，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；
依次形成第一氧化物层、第一氮化物层和第二氧化物层于所述通孔的内表面上；
形成开口于所述通孔的底面，所述开口暴露出所述金属互连结构；以及，
填充金属层于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。
可选地，所述衬底与所述器件层之间依次形成有第三氧化物层、第二氮化物层和第四氧化物层，所述第四氧化物层与所述金属互连结构接触。
可选地，所述通孔还贯穿所述第三氧化物层。
可选地，在形成所述第一氧化物层于所述通孔的内表面上之后且形成所述第一氮化物层于所述通孔的内表面上之前，所述半导体器件的制造方法还包括：
去除所述通孔底面的所述第一氧化物层，或者，去除所述通孔底面的所述第一氧化物层和所述第二氮化物层，以使得所述第一氮化物层与所述第二氮化物层连接。
可选地，采用原子层沉积工艺形成所述第一氧化物层和所述第二氧化物层，采用化学气相沉积工艺形成所述第一氮化物层。
可选地，形成所述通孔于所述衬底的背面之前，将所述器件层的远离所述衬底的一面键合于一第二晶圆上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于在通孔的内表面上的第一氧化物层和第二氧化物层之间形成有第一氮化物层，使得防止所述通孔中的金属层中的金属扩散的能力得到提高，且有效提高了抗电压击穿的能力，进而使得第一氧化物层、第一氮化物层、第二氧化物层和金属层构成的通孔插塞结构的电学稳定性得到提高。
2、本发明的半导体器件的制造方法，通过在第一晶圆中的通孔的内表面上的第一氧化物层和第二氧化物层之间增加了第一氮化物层，使得防止所述通孔中的金属层中的金属扩散的能力得到提高，且有效提高了抗电压击穿的能力，进而使得第一氧化物层、第一氮化物层、第二氧化物层和金属层构成的通孔插塞结构的电学稳定性得到提高；并且，与所述通孔的内表面上阻挡金属扩散的整个阻挡层的材质均为氧化物的结构相比，将部分厚度的阻挡层采用氮化物替代，降低了采用原子层沉积工艺形成氧化物的工艺成本且提高了工艺效率。
附图说明
图1是本发明一实施例的半导体器件的示意图；
图2是本发明另一实施例的半导体器件的示意图；
图3是本发明一实施例的半导体器件的制造方法的流程图；
图4a～图4e是图3所示的半导体器件的制造方法中的实施例一的器件示意图；
图5a～图5e是图3所示的半导体器件的制造方法中的实施例二的器件示意图。
其中，附图1～图5e的附图标记说明如下：
11-第一衬底；111-第三氧化物层；112-第二氮化物层；113-第四氧化物层；114-沟槽；12-第一器件层；121-金属互连结构；13-绝缘介质层；131-第二开口；14-通孔；15-第一氧化物层；16-第一氮化物层；17-第二氧化物层；18-第一开口；19-金属层；21-第二衬底；22-第二器件层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
本发明一实施例提供了一种半导体器件，所述半导体器件包括第一晶圆、第一氧化物层、第一氮化物层、第二氧化物层和金属层，所述第一晶圆包括衬底和形成于所述衬底正面的器件层，所述器件层中形成有金属互连结构，所述衬底的背面形成有通孔，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；所述第一氧化物层、所述第一氮化物层和所述第二氧化物层依次形成于所述通孔的内表面上，且所述通孔的底面形成有开口，所述开口暴露出所述金属互连结构；所述金属层填充于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。
下面参阅图1和图2详细描述本实施例提供的半导体器件。
所述第一晶圆包括衬底和形成于所述衬底正面的器件层(为了与第二晶圆中的衬底和器件层区分，所述第一晶圆中的衬底和器件层定义为第一衬底11和第一器件层12，第二晶圆中的衬底和器件层定义为第二衬底21和第二器件层22)，所述第一器件层12中形成有金属互连结构121。
所述金属互连结构121可以包括金属互连线以及与金属互连线电连接的焊盘，所述焊盘可以被所述第一器件层12的正面(即远离所述第一衬底11的一面)暴露出来。
所述第一器件层12中还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。所述第一晶圆可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆的种类取决于最终要制作的器件的功能。所述第一晶圆可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图1和图2所示，所述第一晶圆为单层晶圆的结构。
所述第一衬底11与所述第一器件层12之间依次形成有第三氧化物层111、第二氮化物层112和第四氧化物层113，所述第四氧化物层113与所述金属互连结构121接触，具体地，所述第四氧化物层113与所述金属互连线接触。
所述第三氧化物层111、所述第二氮化物层112和所述第四氧化物层113中还可形成有与所述金属互连线电连接的导电插塞等导电结构，以使得所述金属互连线通过所述导电插塞等导电结构与所述第一衬底11电连接。
需要说明的是，所述第一衬底11与所述第一器件层12之间的结构不仅限于所述第三氧化物层111、所述第二氮化物层112和所述第四氧化物层113，还可包括其他绝缘层。
所述第一晶圆可以包括器件区(未图示)以及环绕所述器件区的焊盘区(未图示)；所述焊盘区的所述第一衬底11的背面可形成有沟槽114，所述沟槽114中可形成有焊盘结构(未图示)。
另外，所述半导体器件还包括与所述第一器件层12的远离所述第一衬底11的一面键合的第二晶圆。
所述第二晶圆可以包括第二衬底21和形成于所述第二衬底21上的第二器件层22。所述第二晶圆可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层22可以包含MOS晶体管、电阻、电容以及金属互连结构(未图示)等，所述第二器件层22中的金属互连结构与所述第一器件层12中的金属互连结构121电连接。所述第二晶圆可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。或者，所述第二晶圆也可以为承载晶圆，无器件功能，在所述第二晶圆上未形成有所述第二器件层22。
其中，在所述第一器件层12的远离所述第一衬底11的一面上可形成有第一键合层(未图示)，且所述第二晶圆上形成有第二键合层(未图示)，通过所述第一键合层和所述第二键合层将所述第一晶圆与所述第二晶圆键合。
所述第一衬底11的背面形成有通孔(未图示)，所述通孔贯穿所述第一衬底11，所述第一衬底11的背面和正面为相对的面。所述通孔可以形成于焊盘区的第一衬底11中，且所述通孔可以为环形的结构。
所述通孔可以仅贯穿所述第一衬底11，以使得所述通孔暴露出所述第三氧化物层111的远离所述第二氮化物层112的部分表面；或者，所述通孔贯穿所述第一衬底11和所述第三氧化物层111，以使得所述通孔暴露出所述第二氮化物层112的远离所述第四氧化物层113的部分表面以及所述第三氧化物层111的位于所述通孔中的侧面；或者，所述通孔贯穿所述第一衬底11、所述第三氧化物层111和所述第二氮化物层112，以使得所述通孔暴露出所述第四氧化物层113的远离所述金属互连结构121的部分表面以及所述第三氧化物层111和所述第二氮化物层112的侧面。需要说明的是，所述通孔贯穿各层结构的情况不仅限于上述的三种，例如所述通孔还可以贯穿所述第一衬底11和部分厚度的所述第三氧化物层111等。
所述第一氧化物层15、所述第一氮化物层16和所述第二氧化物层17依次形成于所述通孔的内表面上，所述第一氧化物层15、所述第一氮化物层16和所述第二氧化物层17用于作为防止后续形成的金属层19中的金属扩散到所述第一衬底11中以及防止电压击穿的阻挡层。
所述第一氧化物层15、所述第一氮化物层16和所述第二氧化物层17还可以依次覆盖于所述第一衬底11的背面上；且，所述第一氧化物层15与所述第一衬底11的背面之间还可形成有绝缘介质层13。
其中，当所述第一氧化物层15覆盖于所述通孔的底面和侧面上时，所述第一氮化物层16与所述第二氮化物层112未连接。例如，若所述通孔仅贯穿所述第一衬底11，则所述通孔底面的第一氧化物层15与所述第三氧化物层111接触；若所述通孔贯穿所述第一衬底11和所述第三氧化物层111，参阅图1，则所述通孔底部的第一氧化物层15与所述第三氧化物层111、所述第二氮化物层112接触；若所述通孔贯穿所述第一衬底11、所述第三氧化物层111和所述第二氮化物层112，则所述通孔底面的第一氧化物层15与所述第三氧化物层111、所述第二氮化物层112、所述第四氧化物层113接触。
或者，若所述通孔贯穿所述第一衬底11和所述第三氧化物层111，且所述第一氧化物层15将所述第一氮化物层16的位于所述通孔底部的部分暴露出来，则所述通孔底面的第一氮化物层16与所述第二氮化物层112的远离所述第四氧化物层113的部分表面接触连接(如图2所示)，所述通孔侧面上的第一氧化物层15与所述第三氧化物层111的位于所述通孔中的侧面接触连接；或者，所述第一氮化物层16与所述第二氮化物层112的位于所述通孔底部的侧面接触连接。其中，由于所述第一氮化物层16与所述第二氮化物层112接触连接，使得所述第一氮化物层16与所述第二氮化物层112形成为包围所述第一衬底11的闭环，进一步提高了防止后续形成的金属层19中的金属扩散到所述第一衬底11中的能力。
所述第一氮化物层16和所述第二氮化物层112的材质包括氮化硅、氮氧化硅、氮化锗和氮氧化锗中的至少一种；所述第一氧化物层15、所述第二氧化物层17、所述第三氧化物层111和所述第四氧化物层113的材质包括氧化硅、氧化锗、硬脂酸四乙氧基硅烷和四乙氧基硅烷中的至少一种。需要说明的是，所述第一氮化物层16和所述第二氮化物层112的材质以及所述第一氧化物层15、所述第二氧化物层17、所述第三氧化物层111和所述第四氧化物层113的材质不仅限于上述的种类。
所述通孔的底面形成有开口(未图示)，所述开口暴露出所述金属互连结构121。
其中，参阅图1，若所述第一氮化物层16与所述第二氮化物层112未连接，则所述开口依次贯穿所述通孔底面的所述第二氧化物层17、所述第一氮化物层16、所述第一氧化物层15以及所述第一氧化物层15与所述金属互连结构121之间的各层结构；参阅图2，若所述第一氮化物层16与所述第二氮化物层112连接，则所述开口依次贯穿所述通孔底面的所述第二氧化物层17、所述第一氮化物层16以及所述第一氮化物层16与所述金属互连结构121之间的各层结构。
所述金属层19填充于所述通孔和所述开口中，所述金属层19与所述金属互连结构121电连接。所述通孔中的第一氧化物层15、第一氮化物层16和第二氧化物层17以及所述通孔和所述开口中的金属层19构成了导电的通孔插塞结构，通过通孔插塞结构将所述第一器件层12中的金属互连结构121引出。
从上述半导体器件的结构可知，通过在通孔的内表面上的第一氧化物层和第二氧化物层之间增加了第一氮化物层，由于氮化物防止金属扩散和电压击穿的能力高于氧化物，那么，与阻挡金属扩散的整个结构的材质均为氧化物的结构相比，将部分厚度的阻挡结构采用氮化物替代，使得防止所述金属层中的金属扩散的能力得到提高，且在不影响所述金属层与所述金属互连结构之间的接触电阻的同时，有效提高了抗电压击穿的能力，因此，使得通孔插塞结构的电学稳定性得到提高，避免通孔插塞结构的电性能失效。
基于同一发明思路，本发明一实施例提供一种半导体器件的制造方法，参阅图3，图3是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供第一晶圆，所述第一晶圆包括衬底和形成于所述衬底正面的器件层，所述器件层中形成有金属互连结构；
步骤S2、形成通孔于所述衬底的背面，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；
步骤S3、依次形成第一氧化物层、第一氮化物层和第二氧化物层于所述通孔的内表面上；
步骤S4、形成开口于所述通孔的底面，所述开口暴露出所述金属互连结构；
步骤S5、填充金属层于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。
下面参阅图4a～图4e以及图5a～图5e更为详细的介绍本实施例提供的半导体器件的制造方法，图4a～图4e以及图5a～图5e也是半导体器件的纵向截面示意图。
按照步骤S1，参阅图4a，提供第一晶圆，所述第一晶圆包括衬底和形成于所述衬底正面的器件层(为了与第二晶圆上的衬底和器件层区分，所述第一晶圆中的衬底和器件层定义为第一衬底11和第一器件层12，第二晶圆中的衬底和器件层定义为第二衬底21和第二器件层22)，所述第一器件层12中形成有金属互连结构121。
所述金属互连结构121可以包括金属互连线以及与金属互连线电连接的焊盘，所述焊盘可以被所述第一器件层12的正面(即远离所述第一衬底11的一面)暴露出来。
所述第一器件层12中还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。所述第一晶圆可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆的种类取决于最终要制作的器件的功能。所述第一晶圆可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图4a所示，所述第一晶圆为单层晶圆的结构。
所述第一衬底11与所述第一器件层12之间依次形成有第三氧化物层111、第二氮化物层112和第四氧化物层113，所述第四氧化物层113与所述金属互连结构121接触，具体地，所述第四氧化物层113与所述金属互连线接触。
所述第三氧化物层111、所述第二氮化物层112和所述第四氧化物层113中还可形成有与所述金属互连线电连接的导电插塞等导电结构，以使得所述金属互连线通过所述导电插塞等导电结构与所述第一衬底11电连接。
需要说明的是，所述第一衬底11与所述第一器件层12之间的结构不仅限于所述第三氧化物层111、所述第二氮化物层112和所述第四氧化物层113，还可包括其他绝缘层。
所述第一晶圆可以包括器件区(未图示)以及环绕所述器件区的焊盘区(未图示)；如图4a所示，所述焊盘区的所述第一衬底11的背面可形成有沟槽114，所述沟槽114可以用于后续形成焊盘结构(未图示)。
另外，在后续形成所述通孔14于所述第一衬底11的背面之前，可将所述第一器件层12的远离所述第一衬底11的一面键合于一第二晶圆上。
所述第二晶圆可以包括第二衬底21和形成于所述第二衬底21上的第二器件层22。所述第二晶圆可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层22可以包含MOS晶体管、电阻、电容以及金属互连结构(未图示)等，所述第二器件层22中的金属互连结构与所述第一器件层12中的金属互连结构121电连接。所述第二晶圆可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。或者，所述第二晶圆也可以为承载晶圆，无器件功能，在所述第二晶圆上未形成有所述第二器件层22。
其中，可以在所述第一器件层12的远离所述第一衬底11的一面上形成第一键合层(未图示)，且在所述第二晶圆上形成第二键合层(未图示)，通过所述第一键合层和所述第二键合层将所述第一晶圆与所述第二晶圆键合。
并且，在将所述第一晶圆与所述第二晶圆键合之后，可以对所述第一晶圆的背面的第一衬底11进行减薄，以使得所述第一晶圆的背面的第一衬底11厚度减薄到所需厚度。
按照步骤S2，参阅图4a和图4b，形成通孔14于所述第一衬底11的背面，所述通孔14贯穿所述第一衬底11，所述第一衬底11的背面和正面为相对的面。所述通孔14可以形成于焊盘区的第一衬底11中，且所述通孔14可以为环形的结构。
所述通孔14可以仅贯穿所述第一衬底11；或者，所述通孔14贯穿所述第一衬底11和所述第三氧化物层111；或者，所述通孔14贯穿所述第一衬底11、所述第三氧化物层111和所述第二氮化物层112。需要说明的是，所述通孔14贯穿各层结构的情况不仅限于上述的三种，例如所述通孔14还可以贯穿所述第一衬底11和部分厚度的所述第三氧化物层111等。
以所述通孔14仅贯穿所述第一衬底11和所述第三氧化物层111为例，形成所述通孔14于所述第一衬底11的背面的步骤包括：首先，如图4a所示，覆盖绝缘介质层13于所述第一衬底11的背面，并刻蚀所述绝缘介质层13，以在所述绝缘介质层13中形成第二开口131，所述第二开口131暴露出所述第一衬底11的部分背面；然后，如图4b所示，以所述绝缘介质层13为掩膜，依次刻蚀所述第二开口131所暴露出的所述第一衬底11和所述第三氧化物层111，以形成暴露出所述第二氮化物层112的远离所述第四氧化物层113的部分表面的通孔14，所述通孔14还暴露出所述第三氧化物层111的位于所述通孔14中的侧面，由于所述第三氧化物层111与所述第二氮化物层112具有高的刻蚀选择比，使得在对所述第三氧化物层111进行刻蚀时能够停止在所述第二氮化物层112上。
其中，所述绝缘介质层13可以保留或去除；所述绝缘介质层13的材质可以为氧化硅、氮氧化硅和氮化硅等绝缘材料中的至少一种，且可以采用原子层沉积或化学气相沉积等工艺形成。
按照步骤S3，依次形成第一氧化物层15、第一氮化物层16和第二氧化物层17于所述通孔14的内表面上。所述第一氧化物层15、所述第一氮化物层16和所述第二氧化物层17用于作为防止后续形成的金属层19中的金属扩散到所述第一衬底11中以及防止电压击穿的阻挡层。
所述第一氧化物层15、所述第一氮化物层16和所述第二氧化物层17还可以依次覆盖于所述第一衬底11的背面上。
其中，由于原子层沉积工艺形成的膜层结构的性能优于化学气相沉积工艺，因此，采用原子层沉积工艺形成所述第一氧化物层15和所述第二氧化物层17；但是，由于原子层沉积工艺的成本高于化学气相沉积工艺且效率低于化学气相沉积工艺，以及氧化物防止金属扩散和电压击穿的能力有限，因此，采用化学气相沉积工艺在所述第一氧化物层15和所述第二氧化物层17之间形成了所述第一氮化物层16，氮化物防止金属扩散和电压击穿的能力高于氧化物，与整个阻挡层的材质均为氧化物的结构相比，将部分厚度的阻挡层采用氮化物替代，使得在防止金属扩散和电压击穿的能力得到提高的同时，还降低了工艺成本且提高了工艺效率。
所述第一氮化物层16和所述第二氮化物层112的材质包括氮化硅、氮氧化硅、氮化锗和氮氧化锗中的至少一种；所述第一氧化物层15、所述第二氧化物层17、所述第三氧化物层111和所述第四氧化物层113的材质包括氧化硅、氧化锗、硬脂酸四乙氧基硅烷和四乙氧基硅烷中的至少一种。需要说明的是，所述第一氮化物层16和所述第二氮化物层112的材质以及所述第一氧化物层15、所述第二氧化物层17、所述第三氧化物层111和所述第四氧化物层113的材质不仅限于上述的种类。
其中，若所述通孔14仅贯穿所述第一衬底11，则所述通孔14底面的第一氧化物层15与所述第三氧化物层111接触；若所述通孔14贯穿所述第一衬底11和所述第三氧化物层111，参阅图4c，则所述通孔14底部的第一氧化物层15与所述第三氧化物层111、所述第二氮化物层112接触；若所述通孔14贯穿所述第一衬底11、所述第三氧化物层111和所述第二氮化物层112，则所述通孔14底部的第一氧化物层15与所述第三氧化物层111、所述第二氮化物层112、所述第四氧化物层113接触。在上述的三种情形中，所述第一氮化物层16与所述第二氮化物层112未连接。
或者，若所述通孔14贯穿所述第一衬底11和所述第三氧化物层111，则参阅图5a～图5c，形成所述阻挡层的步骤可包括：首先，如图5a所示，形成所述第一氧化物层15于所述通孔14的内表面上以及所述第一衬底11的背面上；然后，去除所述通孔14底面的所述第一氧化物层15，以暴露出所述第二氮化物层112的远离所述第四氧化物层113的部分表面(如图5b所示)，或者，去除所述通孔14底面的所述第一氧化物层15和所述第二氮化物层112，以暴露出所述第四氧化物层113的远离所述金属互连结构121的部分表面以及所述第二氮化物层112的位于所述通孔14底部的侧面；接着，依次形成所述第一氮化物层16和所述第二氧化物层17于所述通孔14的内表面上和所述第一衬底11背面的所述第一氧化物层15上，所述第一氮化物层16与所述第二氮化物层112的远离所述第四氧化物层113的部分表面(如图5c所示)接触连接或者与所述第二氮化物层112的位于所述通孔14底部的侧面接触连接，以使得所述第一氮化物层16与所述第二氮化物层112形成为包围所述第一衬底11的闭环，进一步提高了防止后续形成的金属层19中的金属扩散到所述第一衬底11中的能力。
按照步骤S4，形成开口(为了与第二开口131进行区分，将此处的开口定义为第一开口18)于所述通孔14的底面，所述第一开口18暴露出所述金属互连结构121。
可以通过依次刻蚀所述通孔14底面与所述金属互连结构121之间的各层结构形成所述第一开口18，且各层结构之间可以具有高的刻蚀选择比，以使得刻蚀工艺可以随时停止在所需停止的结构上。
其中，参阅图4d，若所述第一氮化物层16与所述第二氮化物层112未连接，则所述第一开口18依次贯穿所述通孔14底面的所述第二氧化物层17、所述第一氮化物层16、所述第一氧化物层15以及所述第一氧化物层15与所述金属互连结构121之间的各层结构；参阅图5d，若所述第一氮化物层16与所述第二氮化物层112的远离所述第四氧化物层113的部分表面接触连接，则所述第一开口18依次贯穿所述通孔14底面的所述第二氧化物层17、所述第一氮化物层16以及所述第一氮化物层16与所述金属互连结构121之间的各层结构；或者，若所述第一氮化物层16与所述第二氮化物层112的位于所述通孔14底部的侧面接触连接，则所述第一开口18依次贯穿所述通孔14底面的所述第二氧化物层17以及所述第二氧化物层17与所述金属互连结构121之间的各层结构。
按照步骤S5，参阅图4e和图5e，填充金属层19于所述通孔14和所述第一开口18中，所述金属层19与所述金属互连结构121电连接，所述通孔14中的第一氧化物层15、第一氮化物层16和第二氧化物层17以及所述通孔14和所述第一开口18中的金属层19构成了导电的通孔插塞结构，通过通孔插塞结构将所述第一器件层12中的金属互连结构121引出。
其中，在填充所述金属层19于所述通孔14和所述第一开口18中时，所述金属层19还会覆盖于所述第一衬底11的背面上，可以采用化学机械研磨工艺或者刻蚀工艺去除所述一衬底11的背面上的所述金属层19。
从上述半导体器件的制造方法可知，通过在通孔的内表面上的第一氧化物层和第二氧化物层之间增加了第一氮化物层，使得防止所述金属层中的金属扩散的能力得到提高，且在不影响所述金属层与所述金属互连结构之间的接触电阻的同时，有效提高了抗电压击穿的能力，因此，使得通孔插塞结构的电学稳定性得到提高，避免通孔插塞结构的电性能失效；并且，与所述通孔的内表面上的整个阻挡层的材质均为氧化物的结构相比，将部分厚度的阻挡层采用氮化物替代，降低了采用原子层沉积工艺形成氧化物的工艺成本且提高了工艺效率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底和形成于所述衬底正面的器件层，所述器件层中形成有金属互连结构，所述衬底与所述器件层之间形成有绝缘层，所述衬底的背面形成有通孔，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；
第一氧化物层、第一氮化物层和第二氧化物层，依次形成于所述通孔的内表面上，且所述通孔的底面形成有开口，所述开口暴露出所述金属互连结构；以及，
金属层，填充于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述绝缘层包括依次形成的第三氧化物层、第二氮化物层和第四氧化物层。
3.如权利要求2所述的半导体器件，其特征在于，所述第四氧化物层与所述金属互连结构接触。
4.如权利要求2所述的半导体器件，其特征在于，所述通孔还贯穿所述第三氧化物层。
5.如权利要求2所述的半导体器件，其特征在于，所述第一氮化物层与所述第二氮化物层连接。
6.如权利要求2所述的半导体器件，其特征在于，所述第一氮化物层和所述第二氮化物层的材质包括氮化硅、氮氧化硅、氮化锗和氮氧化锗中的至少一种。
7.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底正面形成有器件层，所述器件层中形成有金属互连结构，所述衬底与所述器件层之间形成有绝缘层；
形成通孔于所述衬底的背面，所述通孔贯穿所述衬底，所述衬底的背面和正面为相对的面；
依次形成第一氧化物层、第一氮化物层和第二氧化物层于所述通孔的内表面上；
形成开口于所述通孔的底面，所述开口暴露出所述金属互连结构；以及，
填充金属层于所述通孔和所述开口中，所述金属层与所述金属互连结构电连接。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述绝缘层包括依次形成的第三氧化物层、第二氮化物层和第四氧化物层。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述第四氧化物层与所述金属互连结构接触。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，所述通孔还贯穿所述第三氧化物层。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，在形成所述第一氧化物层于所述通孔的内表面上之后且形成所述第一氮化物层于所述通孔的内表面上之前，所述半导体器件的制造方法还包括：
去除所述通孔底面的所述第一氧化物层，或者，去除所述通孔底面的所述第一氧化物层和所述第二氮化物层，以使得所述第一氮化物层与所述第二氮化物层连接。
12.如权利要求7所述的半导体器件的制造方法，其特征在于，采用原子层沉积工艺形成所述第一氧化物层和所述第二氧化物层，采用化学气相沉积工艺形成所述第一氮化物层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410040287.4A CN117855175A (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410040287.4A CN117855175A (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
| CN202110903992.9A CN113629036B (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110903992.9A Division CN113629036B (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117855175A true CN117855175A (zh) | 2024-04-09 |
Family
ID=78383327
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410040287.4A Pending CN117855175A (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
| CN202110903992.9A Active CN113629036B (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110903992.9A Active CN113629036B (zh) | 2021-08-06 | 2021-08-06 | 半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN117855175A (zh) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985759A (en) * | 1998-02-24 | 1999-11-16 | Applied Materials, Inc. | Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers |
| US6255194B1 (en) * | 1999-06-03 | 2001-07-03 | Samsung Electronics Co., Ltd. | Trench isolation method |
| KR100906065B1 (ko) * | 2007-07-12 | 2009-07-03 | 주식회사 동부하이텍 | 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지 |
| CN102446886B (zh) * | 2010-09-30 | 2014-10-15 | 中国科学院微电子研究所 | 3d集成电路结构及其形成方法 |
| JP5936959B2 (ja) * | 2012-09-04 | 2016-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN106298644B (zh) * | 2016-10-12 | 2019-03-26 | 武汉新芯集成电路制造有限公司 | 半导体器件的制备方法 |
| CN110211924B (zh) * | 2019-06-20 | 2021-01-22 | 武汉新芯集成电路制造有限公司 | 一种晶圆结构的制造方法 |
-
2021
- 2021-08-06 CN CN202410040287.4A patent/CN117855175A/zh active Pending
- 2021-08-06 CN CN202110903992.9A patent/CN113629036B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113629036B (zh) | 2024-02-27 |
| CN113629036A (zh) | 2021-11-09 |
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|---|---|---|---|
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