CN111312654B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：形成沟槽填充结构于像素区的衬底中，且沟槽填充结构中的填充材料的侧壁和衬底之间还夹有高K介质层；形成插栓结构于焊盘区的衬底中；覆盖缓冲介质层于像素区和焊盘区的衬底表面上；刻蚀缓冲介质层，以形成至少暴露出沟槽填充结构的顶部侧壁外围的部分衬底和/或沟槽填充结构的至少部分顶部的第一开口；以及，形成金属栅格层于像素区的缓冲介质层上且填充第一开口，以与暴露出的部分衬底和/或沟槽填充结构电性连接。本发明的技术方案使得金属栅格层与暴露出的部分衬底和/或沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
在背照式CMOS图像传感器(Back-side Illumination CMOS ImaginationSensor，简称BSI-CIS)的制作工艺中，深沟槽隔离(Deep Trench Isolation，简称DTI)技术和背面金属栅格(Backside Metal Grid，简称BMG)技术的配合使用能够使得背照式CMOS图像传感器具有更好的光学性能。
但是，在现有的制作背照式CMOS图像传感器的工艺过程中，制作的像素区的金属栅格与下方的衬底和深沟槽填充结构之间存在缓冲介质层，使得金属栅格与下方的衬底和深沟槽填充结构之间仅是物理连接，无法进行电性连接，从而导致无法对背照式CMOS图像传感器进行电学性能方面的优化和改善。
因此，如何对像素区的金属栅格的制作工艺进行改进，以使得金属栅格与下方的衬底和/或沟槽填充结构之间实现电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供一具有像素区和焊盘区的衬底；
形成沟槽于所述像素区的衬底中，并在所述沟槽中填充填充材料，以形成沟槽填充结构，所述填充材料的侧壁和所述衬底之间还夹有高K介质层；
形成插栓结构于所述焊盘区的衬底中；
形成缓冲介质层于所述像素区和焊盘区的衬底上，且所述缓冲介质层将所述沟槽填充结构和所述插栓结构掩埋在内；
刻蚀所述缓冲介质层，以形成第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，
形成金属栅格层于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
可选的，形成所述沟槽以及所述沟槽填充结构于所述像素区的衬底中的步骤包括：
覆盖垫氧化层于所述像素区和焊盘区的衬底表面上；
形成第一图案化的光刻胶层于所述垫氧化层上，以所述第一图案化的光刻胶层为掩膜，对所述像素区的所述垫氧化层和至少部分厚度的所述衬底进行刻蚀，以形成沟槽于所述像素区的衬底中；
去除所述第一图案化的光刻胶层和所述垫氧化层；
依次形成第一隔离氧化层、高K介质层和第二隔离氧化层于所述沟槽以及所述像素区和焊盘区的衬底的表面上；
填充所述填充材料于所述沟槽中，且所述填充材料还覆盖在所述沟槽外围的所述第二隔离氧化层上；以及，
采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽外围的所述衬底的表面上的所述填充材料、第二隔离氧化层、高K介质层和第一隔离氧化层，或者，仅去除覆盖于所述沟槽外围的所述衬底的表面上的所述填充材料，以在所述沟槽中形成沟槽填充结构。
可选的，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
可选的，所述焊盘区的衬底中形成有金属互连结构；形成所述插栓结构于所述焊盘区的衬底中的步骤包括：
覆盖第一缓冲介质层于所述像素区和焊盘区的衬底上，且所述第一缓冲介质层将所述沟槽填充结构掩埋在内；
形成第二图案化的光刻胶层于所述第一缓冲介质层上，以所述第二图案化的光刻胶层为掩膜，对所述第一缓冲介质层或对所述第一缓冲介质层、第二隔离氧化层、高K介质层和第一隔离氧化层进行刻蚀，以在所述像素区形成至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部的第三开口，以及在所述焊盘区形成暴露出所述衬底的部分顶表面的第四开口，且所述第四开口位于所述金属互连结构的上方，其中，所述第三开口与所述第一开口的位置相同；
形成第二缓冲介质层覆盖于所述第一缓冲介质层上，且所述第二缓冲介质层将所述第三开口和所述第四开口填满；
形成第三图案化的光刻胶层于所述第二缓冲介质层上，以所述第三图案化的光刻胶层为掩膜，对所述第四开口中的所述第二缓冲介质层和部分厚度的所述衬底进行刻蚀，以在所述焊盘区的衬底中形成暴露出所述金属互连结构的顶表面的通孔；以及，
形成第三隔离氧化层于所述通孔的侧壁上，并填充第二导电金属层于所述通孔中，以在所述通孔中形成插栓结构，所述插栓结构中的所述第二导电金属层的底部与所述金属互连结构电性连接。
可选的，刻蚀所述缓冲介质层，以形成所述第一开口和第二开口的步骤包括：
形成第四图案化的光刻胶层于所述缓冲介质层上，以所述第四图案化的光刻胶层为掩膜，对所述缓冲介质层进行刻蚀，以在所述像素区的缓冲介质层中形成所述第一开口以及在所述焊盘区的缓冲介质层中形成所述第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，
去除所述第四图案化的光刻胶层。
可选的，形成所述金属栅格层于所述像素区的缓冲介质层上的步骤包括：
形成第三导电金属层覆盖于所述缓冲介质层上，且所述第三导电金属层将所述第一开口填满；
形成第五图案化的光刻胶层于所述第三导电金属层上，以所述第五图案化的光刻胶层为掩膜，对所述第三导电金属层进行刻蚀，以在所述像素区形成金属栅格层，所述金属栅格层与所述第一开口暴露出的所述部分衬底和/或所述沟槽填充结构电性连接；以及，
去除所述第五图案化的光刻胶层。
可选的，在形成所述金属栅格层于所述像素区的所述缓冲介质层上的同时，还形成焊盘结构于所述焊盘区的所述缓冲介质层上，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构的顶部电性连接。
本发明还提供了一种半导体器件，包括：
衬底，具有像素区和焊盘区；
沟槽填充结构，形成于所述像素区的衬底中，所述沟槽填充结构包含有填充于所述衬底中的沟槽中的填充材料以及夹设在所述填充材料的侧壁和所述衬底之间的高K介质层；
插栓结构，形成于所述焊盘区的衬底中；
缓冲介质层，形成于所述像素区和焊盘区的衬底表面上，所述缓冲介质层具有第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，
金属栅格层，形成于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
可选的，所述沟槽填充结构包括依次覆盖于所述衬底中的沟槽的表面上的第一隔离氧化层、高K介质层、第二隔离氧化层和填充于所述沟槽中的所述填充材料，所述第一隔离氧化层、高K介质层和第二隔离氧化层至少位于所述填充材料的侧壁和所述衬底之间。
可选的，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
可选的，所述焊盘区的衬底中形成有金属互连结构；所述插栓结构包括：位于暴露出所述金属互连结构的部分顶表面的通孔的侧壁上的第三隔离氧化层，以及填满所述通孔的第二导电金属层，所述第二导电金属层的底部与所述金属互连结构电性连接。
可选的，所述焊盘区的缓冲介质层上还形成有焊盘结构，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构的顶部电性连接。
可选的，所述高K介质层的K值大于7。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过形成沟槽填充结构于像素区的衬底中，且所述沟槽填充结构中的填充材料的侧壁和所述衬底之间还夹有高K介质层；形成插栓结构于焊盘区的衬底中；形成缓冲介质层于所述像素区和焊盘区的衬底上，且所述缓冲介质层将所述沟槽填充结构和所述插栓结构掩埋在内；刻蚀所述缓冲介质层，以形成第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和 /或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，形成金属栅格层于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以使得所述金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善；并且，所述沟槽填充结构中的填充材料的侧壁和所述衬底之间夹有的高K介质层也使得半导体器件的性能得到优化。
2、本发明的半导体器件，由于包括：形成于像素区的衬底中的沟槽填充结构，所述沟槽填充结构包含有填充于所述衬底中的沟槽中的填充材料以及夹设在所述填充材料的侧壁和所述衬底之间的高K介质层；形成于所述焊盘区的衬底中的插栓结构；形成于所述像素区和焊盘区的衬底表面上的缓冲介质层，所述缓冲介质层具有第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，形成于所述像素区的缓冲介质层上的金属栅格层，所述金属栅格层填充所述第一开口，以使得金属栅格层与暴露出的所述部分衬底和/ 或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善；并且，所述沟槽填充结构中的填充材料的侧壁和所述衬底之间夹有的高K介质层也使得半导体器件的性能得到优化。
附图说明
图1a～1f是一种半导体器件的制造过程中的器件示意图；
图2是本发明一实施例的半导体器件的制造方法的流程图；
图3a～3p是图2所示的半导体器件的制造方法中的实施例一的器件示意图；
图4a～4n是图2所示的半导体器件的制造方法中的实施例二的器件示意图；
图5是图2所示的半导体器件的制造方法中的实施例三的器件示意图；
图6是图2所示的半导体器件的制造方法中的实施例四的器件示意图；
图7是图2所示的半导体器件的制造方法中的实施例五的器件示意图。
其中，附图1a～7的附图标记说明如下：
10-衬底；11-像素区；12-垫氧化层；13-第一图案化的光刻胶层；14- 沟槽；15-沟槽填充结构；151-隔离氧化层；152-导电金属层；16-缓冲氧化层；17-金属栅格膜层；18-第二图案化的光刻胶层；19-金属栅格层；
20-衬底；21-像素区；211-沟槽；212-沟槽填充结构；2121-第一隔离氧化层；2122-高K介质层；2123-第二隔离氧化层；2124-第一导电金属层； 213-第三开口；214-第一开口；2151、2152、2153、2154、2155-金属栅格层；22-焊盘区；221-金属互连结构；222-第四开口；223-通孔；224-插栓结构；2241-第三隔离氧化层；2242-第二导电金属层；225-第二开口；226-焊盘结构；23-垫氧化层；24-第一图案化的光刻胶层；251-第一缓冲介质层； 252-第二缓冲介质层；253-第三缓冲介质层；26-第二图案化的光刻胶层； 27-第三图案化的光刻胶层；28-第四图案化的光刻胶层；29-第三导电金属层；30-第五图案化的光刻胶层。
具体实施方式
一种像素区的金属栅格层的制作工艺如下：
如图1a所示，提供一具有像素区11的衬底10；
如图1a和1b所示，在所述像素区11上形成一垫氧化层12，形成第一图案化的光刻胶层13于所述垫氧化层12上，以所述第一图案化的光刻胶层13为掩膜，对所述像素区11上的垫氧化层12和部分厚度的所述衬底10 进行刻蚀，以在所述像素区11的衬底10中形成沟槽14，去除所述第一图案化的光刻胶层13；
如图1c所示，形成隔离氧化层151于所述沟槽14的表面和所述垫氧化层12的表面，并填充导电金属层152于所述沟槽14中，且所述导电金属层152覆盖于所述垫氧化层12上，可以采用化学机械研磨工艺将覆盖于所述衬底10上的所述导电金属层152、隔离氧化层151和垫氧化层12去除，以得到位于所述沟槽14中的沟槽填充结构15，所述沟槽填充结构15 包括所述隔离氧化层151和导电金属层152；
如图1d所示，依次形成缓冲氧化层16和金属栅格膜层17覆盖于所述衬底10上；
如图1e和1f所示，形成第二图案化的光刻胶层18于所述金属栅格膜层17上，以所述第二图案化的光刻胶层18为掩膜，对所述金属栅格膜层 17进行刻蚀，以在所述缓冲氧化层16上形成金属栅格层19，去除所述第二图案化的光刻胶层18，其中，所述金属栅格层19对应位于所述沟槽填充结构15的上方。
显然，由上述步骤可知，像素区上的金属栅格层与下方的衬底和沟槽填充结构之间存在缓冲氧化层，使得金属栅格层与下方的衬底和沟槽填充结构之间仅是物理连接，无法进行电性连接，从而导致无法对半导体器件进行电学性能方面的优化和改善。因此，本发明提出了一种半导体器件及其制造方法，能够使得金属栅格层与下方的衬底和沟槽填充结构之间实现电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
为使本发明的目的、优点和特征更加清楚，以下结合附图2～7对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图2，图2是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一具有像素区和焊盘区的衬底；
步骤S2、形成沟槽于所述像素区的衬底中，并在所述沟槽中填充填充材料，以形成沟槽填充结构，所述填充材料的侧壁和所述衬底之间还夹有高K介质层；
步骤S3、形成插栓结构于所述焊盘区的衬底中；
步骤S4、形成缓冲介质层于所述像素区和焊盘区的衬底上，且所述缓冲介质层将所述沟槽填充结构和所述插栓结构掩埋在内；
步骤S5、刻蚀所述缓冲介质层，以形成第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；
步骤S6、形成金属栅格层于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
下面参阅图3a～7更为详细的介绍本实施例提供的半导体器件的制造方法，图3a～7也是半导体器件的纵向截面示意图。
按照步骤S1，提供一具有像素区21和焊盘区22的衬底20，所述焊盘区22位于所述像素区21的外围，如图3a所示。所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体。
所述焊盘区22的衬底20中形成有金属互连结构221。需要说明的是，所述焊盘区22的衬底20中也可以形成有所述金属互连结构221之外的其它的金属结构，例如，所述金属结构可以为导电接触插栓，下面均以所述金属结构为金属互连结构221进行说明。
按照步骤S2，形成沟槽211于所述像素区21的衬底20中，并在所述沟槽211中填充填充材料，以形成沟槽填充结构212，所述填充材料的侧壁和所述衬底20之间还夹有高K介质层2122。
其中，所述沟槽211可以是深度为1μm～5μm的深沟槽，需要说明的是，所述沟槽211的深度不仅限于此深度范围，可以根据半导体器件的性能需求形成合适深度的所述沟槽211。所述沟槽填充结构212可以在所述像素区 21得衬底20中起到隔离各器件的作用。所述高K介质层2122的K(介电常数)值优选为大于7，所述高K介质层2122的材质可以包括但不限于氮化物或者金属氧化物，例如可以为氮化硅、氮氧硅、二氧化钛、五氧化二钽等。
当所述高K介质层2122形成于所述像素区21的所述沟槽填充结构212 中时，由于所述高K介质层2122具有不同的频带电压且带有不同性质的电荷，使得所述高K介质层2122能够改变所述衬底20中的电荷，从而减小了暗电流，避免暗电流所产生的噪声影响半导体器件的性能。
其中，形成所述沟槽211以及所述沟槽填充结构212于所述像素区21 的衬底20中的步骤包括：首先，如图3a所示，覆盖垫氧化层23于所述像素区21和焊盘区22的衬底20表面上，所述垫氧化层23用于在后续光刻形成第一图案化的光刻胶层24时，对所述衬底20的表面进行保护；然后，如图3a和3b所示，形成第一图案化的光刻胶层24于所述垫氧化层23上，以所述第一图案化的光刻胶层24为掩膜，对所述像素区21的垫氧化层23 以及至少部分厚度的所述衬底20进行刻蚀，以形成沟槽211于所述像素区 21的衬底20中；接着，去除所述第一图案化的光刻胶层24和垫氧化层23；接着，依次形成第一隔离氧化层2121、高K介质层2122和第二隔离氧化层2123于所述沟槽211以及所述像素区21和焊盘区22的衬底20的表面上，所述沟槽211中的第一隔离氧化层2121、高K介质层2122和第二隔离氧化层2123可以仅位于所述沟槽211的侧壁上，也可以均位于所述沟槽 211的侧壁和底壁上；接着，填充所述填充材料于所述沟槽211中，且所述填充材料还覆盖在所述沟槽211外围的所述第二隔离氧化层2123上；接着，采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽211外围的所述衬底 20的表面上的所述填充材料、第二隔离氧化层2123、高K介质层2122和第一隔离氧化层2121(如图4a所示)，或者，仅去除覆盖于所述沟槽211 外围的所述衬底20的表面上的所述填充材料(如图3c所示)，以在所述沟槽211中形成沟槽填充结构212。其中，图3c中的所述第一隔离氧化层2121、高K介质层2122和第二隔离氧化层2123仍覆盖于所述衬底20上。
其中，所述填充材料可以包括介质材料或金属材料，或同时包括介质材料和金属材料；当所述填充材料为金属材料时，如图3c和图4a所示，所述沟槽填充结构212包括形成于所述沟槽211的表面的第一隔离氧化层 2121、高K介质层2122、第二隔离氧化层2123和填满所述沟槽211的第一导电金属层2124(即所述填充材料为所述第一导电金属层2124)。所述介质材料可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种，所述金属材料可以包括钨、镍、铝、银、金、钛中的至少一种。
另外，所述沟槽填充结构212的顶表面可以与所述衬底20的顶表面齐平(如图4a所示)，或者，所述沟槽填充结构212的顶表面高于所述衬底 20的顶表面(如图3c所示)，或者，仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面。
按照步骤S3，形成插栓结构224于所述焊盘区22的衬底20中。形成所述插栓结构224于所述焊盘区22的衬底20中的步骤可以包括：
首先，如图3d和图4b所示，覆盖第一缓冲介质层251于所述像素区 21和焊盘区22的衬底20上，且所述第一缓冲介质层251将所述沟槽填充结构212掩埋在内。
然后，形成第二图案化的光刻胶层26于所述第一缓冲介质层251上(如图3e和图4c所示)，以所述第二图案化的光刻胶层26为掩膜，对所述第一缓冲介质层251进行刻蚀(如图4d所示)，或者对所述第一缓冲介质层 251、第二隔离氧化层2123、高K介质层2122和第一隔离氧化层2121进行刻蚀(如图3f所示)，以在所述像素区21形成至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20和/或所述沟槽填充结构212的至少部分顶部的第三开口213，以及在所述焊盘区22形成暴露出所述衬底20 的部分顶表面的第四开口222，且所述第四开口222位于所述金属互连结构221的上方。如图3f所示，所述第三开口213暴露出所述沟槽填充结构 212的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的全部的顶表面，且由于所述第一导电金属层2124的顶表面高于所述衬底20的顶表面，使得所述第三开口213还暴露出所述第一导电金属层2124的顶部侧壁；如图4d所示，所述沟槽填充结构212的顶表面与所述衬底20的顶表面齐平，使得所述第三开口213暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的全部的顶表面。
接着，如图3g和4e所示，形成第二缓冲介质层252覆盖于所述第一缓冲介质层251上，且所述第二缓冲介质层252将所述第三开口213和所述第四开口222填满。
接着，形成第三图案化的光刻胶层27于所述第二缓冲介质层252上(如图3h和4f所示)，以所述第三图案化的光刻胶层27为掩膜，对所述第四开口222中的所述第二缓冲介质层252和部分厚度的所述衬底20进行刻蚀，以在所述焊盘区22的衬底20中形成暴露出所述金属互连结构221的顶表面的通孔223(如图3i和4g所示)。
接着，如图3j和4h所示，形成第三隔离氧化层2241于所述通孔223 的侧壁上，且所述第三隔离氧化层2241覆盖于所述衬底20上；填充第二导电金属层2242于所述通孔223中，且所述第二导电金属层2242还覆盖在所述通孔223外围的所述第三隔离氧化层2241上；采用刻蚀或者化学机械研磨工艺去除覆盖于所述通孔223外围的所述衬底20上的第二导电金属层2242和第三隔离氧化层2241，以在所述通孔223中形成插栓结构224，所述插栓结构224中的所述第二导电金属层2242的底部与所述金属互连结构221电性连接。
其中，若所述高K介质层2122形成于所述焊盘区22的插栓结构224 中，则会导致器件的电容增大，进而造成传输延迟(RC delay)严重，半导体器件的性能受到影响，因此，所述高K介质层2122不能形成于所述焊盘区22的插栓结构224中。
按照步骤S4，形成缓冲介质层于所述像素区21和焊盘区22的衬底20 上，且所述缓冲介质层将所述沟槽填充结构212和所述插栓结构224掩埋在内。如图3k和图4i所示，形成第三缓冲介质层253覆盖于所述像素区 21和焊盘区22的衬底20上，可以理解的是，在图3k中，覆盖在所述衬底20上的、且将所述沟槽填充结构212和插栓结构224掩埋在内的所述第一隔离氧化层2121、高K介质层2122、第二隔离氧化层2123、第一缓冲介质层251、第二缓冲介质层252和第三缓冲介质层253构成了所述缓冲介质层；在图4i中，覆盖在所述衬底20上的、且将所述沟槽填充结构212 和插栓结构224掩埋在内的所述第一缓冲介质层251、第二缓冲介质层252 和第三缓冲介质层253构成了所述缓冲介质层。所述第一缓冲介质层251、第二缓冲介质层252和第三缓冲介质层253的材质可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种。
按照步骤S5，刻蚀所述缓冲介质层，以形成第一开口214和第二开口 225，所述第一开口214至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20或所述沟槽填充结构212的至少部分顶部，或者同时至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的至少部分顶部；所述第二开口225暴露出所述插栓结构224的至少部分顶部，所述第二开口225可以暴露出所述第二导电金属层2242的部分或全部的顶表面。其中，所述第一开口214至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分的衬底20，即是指所述第一开口214至少环绕所述沟槽填充结构212的顶部外围设置，以至少暴露出环绕所述沟槽填充结构212的顶部外围的部分的衬底20。
刻蚀所述缓冲介质层，以形成所述第一开口214和第二开口225的步骤可以包括：首先，形成第四图案化的光刻胶层28于所述缓冲介质层上(如图3l和图4j所示)，以所述第四图案化的光刻胶层28为掩膜，对所述缓冲介质层进行刻蚀，以在所述像素区21的缓冲介质层中形成所述第一开口 214以及在所述焊盘区22的缓冲介质层中形成所述第二开口225，所述第一开口214至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底 20和/或所述沟槽填充结构212的至少部分顶部，所述第二开口225暴露出所述插栓结构224的部分的顶表面；接着，去除所述第四图案化的光刻胶层28。其中，所述第一开口214与所述第三开口213的位置可以完全重合，或者所述第一开口214位于所述第三开口213中，或者所述第三开口213 位于所述第一开口214中。当所述第一开口214与所述第三开口213的位置完全重合时，如图3m和图4k所示，可以对所述像素区21的第三缓冲介质层253和第二缓冲介质层252进行刻蚀，以在所述第三开口213处形成所述第一开口214，同时，对所述焊盘区22的第三缓冲介质层253进行刻蚀，以在所述焊盘区22形成暴露出所述插栓结构224的部分的顶表面的第二开口225；当所述第一开口214位于所述第三开口213中或者所述第三开口213位于所述第一开口214中时，可以根据对所述第一开口214暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20和/或所述沟槽填充结构212的至少部分顶部的需求进行刻蚀。
所述第一开口214至少暴露出所述沟槽填充结构212的部分顶部的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口214可以仅围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的第一隔离氧化层2121，此时，所述第一开口214也暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面时，所述第一开口214可以仅围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的填充材料；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面时，所述第一开口214也可以位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的部分或全部的顶表面，包括暴露出所述填充材料的部分或全部的顶表面，或者暴露出所述填充材料的部分或全部的顶表面以及暴露出所述第一隔离氧化层2121和/或所述高K介质层2122和/或所述第二隔离氧化层2123的部分或全部的顶表面；当所述沟槽填充结构212 的顶表面高于所述衬底20的顶表面时，所述第一开口214也可以同时暴露出所述沟槽填充结构212的顶部侧壁上的第一隔离氧化层2121或高K介质层2122或第二隔离氧化层2123或填充材料以及暴露出所述沟槽填充结构 212的部分或全部的顶表面。
当所述填充材料包括第一导电金属层2124时，所述第一开口214至少暴露出所述沟槽填充结构212的部分顶部的情形包括：所述第一开口214 围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构 212的顶部侧壁上的第一导电金属层2124；或者，所述第一开口214位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的第一导电金属层2124的部分或全部的顶表面；或者，所述第一开口214同时暴露出所述沟槽填充结构212的顶部侧壁上的第一导电金属层2124和所述沟槽填充结构212的第一导电金属层2124的部分或全部的顶表面。
按照步骤S6，形成金属栅格层于所述像素区21的缓冲介质层上，所述金属栅格层填充所述第一开口214，以与暴露出的所述部分衬底20或所述沟槽填充结构212电性连接，或者，同时与暴露出的所述部分衬底20和所述沟槽填充结构212电性连接。
由于所述金属栅格层能够与暴露出的所述部分衬底20和/或所述沟槽填充结构212电性连接，使得能够对半导体器件进行电学性能方面的优化和改善，例如优化和改善半导体器件的暗电流。并且，所述沟槽填充结构 212中的高K介质层2122使得所述半导体器件的暗电流得到进一步地减小，进而使得所述半导体器件的电学性能得到进一步的优化和改善。
其中，形成所述金属栅格层于所述像素区21的缓冲介质层上的步骤包括：首先，如图3n和图4l所示，形成第三导电金属层29覆盖于所述缓冲介质层(即图3n和图4l中的第三缓冲介质层253)上，且所述第三导电金属层29将所述第一开口214填满；然后，形成第五图案化的光刻胶层30 于所述第三导电金属层29上(如图3o和图4m所示)，以所述第五图案化的光刻胶层30为掩膜，对所述第三导电金属层29进行刻蚀，以在所述像素区21形成金属栅格层(如图3p、图4n、图5、图6和图7所示)，所述金属栅格层与所述第一开口214暴露出的所述部分衬底20和/或所述沟槽填充结构212电性连接；接着，去除所述第五图案化的光刻胶层30。所述第三导电金属层29的材质可以包括镍、铝、银、金、钛、铜中的至少一种。
另外，当所述第一开口214仅暴露出所述部分衬底20时，所述金属栅格层仅与暴露出的所述部分衬底20电性连接；当所述第一开口214至少暴露出所述沟槽填充结构212的部分顶部时，根据上述步骤S5中列出的情形，对应的所述金属栅格层与下方的结构电性连接的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口214仅围绕所述沟槽填充结构212的顶部侧壁开设(即暴露顶部侧壁上的第一隔离氧化层2121)，则所述金属栅格层也仅与暴露出的所述部分衬底20电性连接；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面，且所述第一开口214仅围绕所述沟槽填充结构212的顶部侧壁开设，所述填充材料为所述第一导电金属层2124时，所述金属栅格层与所述沟槽填充结构212的顶部侧壁上的第一导电金属层2124电性连接；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面，且所述第一开口214位于所述沟槽填充结构212的填充材料的顶表面上，所述填充材料为所述第一导电金属层2124时，所述金属栅格层与所述沟槽填充结构 212的暴露出的部分或全部的第一导电金属层2124的顶表面电性连接；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口214同时暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121 或第一导电金属层2124以及暴露出所述第一导电金属层2124的部分或全部的顶表面时，所述金属栅格层同时与所述部分衬底20和第一导电金属层2124电性连接。
所述金属栅格层与暴露出的所述部分衬底20和/或所述沟槽填充结构 212电性连接的情形举例如下：如图3p所示，所述金属栅格层2151与所述第一开口214暴露出的所述沟槽填充结构212的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接，且所述金属栅格层2151也与所述第一导电金属层2124的顶部的侧壁接触；如图4n所示，所述金属栅格层2152与所述第一开口214暴露出的所述沟槽填充结构212 的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接；如图5所示，所述金属栅格层2153与所述第一开口214暴露出的所述沟槽填充结构212的第一导电金属层2124的部分的顶表面电性连接；如图6所示，所述金属栅格层2154与所述第一开口214暴露出的所述沟槽填充结构212的顶部侧壁外围的部分衬底20电性连接；如图7所示，所述金属栅格层2155与所述第一开口214暴露出的所述沟槽填充结构212的顶部侧壁外围的部分衬底20以及所述沟槽填充结构212的第一导电金属层 2124的部分的顶表面电性连接。
另外，在形成所述金属栅格层于所述像素区21的所述缓冲介质层上的同时，还形成焊盘结构226于所述焊盘区22的所述缓冲介质层上，所述焊盘结构226填满所述第二开口225，以与暴露出的所述插栓结构224的顶部电性连接。如图3p、图4n、图5、图6和图7所示，所述焊盘结构226 与暴露出的所述插栓结构224中的第二导电金属层2242的顶部电性连接。
另外，上述的半导体器件的制造方法中的各个步骤不仅限于上述的形成顺序，各个步骤的先后顺序可适应性的进行调整。
综上所述，本发明提供的半导体器件的制造方法，包括：提供一具有像素区和焊盘区的衬底；形成沟槽于所述像素区的衬底中，并在所述沟槽中填充填充材料，以形成沟槽填充结构，所述填充材料的侧壁和所述衬底之间还夹有高K介质层；形成插栓结构于所述焊盘区的衬底中；形成缓冲介质层于所述像素区和焊盘区的衬底上，且所述缓冲介质层将所述沟槽填充结构和所述插栓结构掩埋在内；刻蚀所述缓冲介质层，以形成第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，形成金属栅格层于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。本发明的半导体器件的制造方法使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
本发明一实施例提供了一种半导体器件，所述半导体器件包括衬底、沟槽填充结构、插栓结构、缓冲介质层和金属栅格层；所述衬底具有像素区和焊盘区；所述沟槽填充结构形成于所述像素区的衬底中，所述沟槽填充结构包含有填充于所述衬底中的沟槽中的填充材料以及夹设在所述填充材料的侧壁和所述衬底之间的高K介质层；所述插栓结构形成于所述焊盘区的衬底中；所述缓冲介质层形成于所述像素区和焊盘区的衬底表面上，所述缓冲介质层具有第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，所述金属栅格层形成于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。
下面参阅图3p、图4n、图5、图6和图7详细描述本实施例提供的半导体器件：
所述衬底20具有像素区21和焊盘区22，所述焊盘区22位于所述像素区21的外围。所述衬底20的材质可以为本领域技术人员熟知的任意合适的底材，具体参见步骤S1，在此不再赘述。
所述焊盘区22的衬底20中形成有金属互连结构221。需要说明的是，所述焊盘区22的衬底20中也可以形成有所述金属互连结构221之外的其它的金属结构，例如，所述金属结构可以为导电接触插栓，下面均以所述金属结构为金属互连结构221进行说明。
所述沟槽填充结构212形成于所述像素区21的衬底20中，所述沟槽填充结构212包含有填充于所述衬底20中的沟槽211中的填充材料以及夹设在所述填充材料的侧壁和所述衬底20之间的高K介质层2122。
其中，所述沟槽211可以是深度为1μm～5μm的深沟槽，需要说明的是，所述沟槽211的深度不仅限于此深度范围，可以根据半导体器件的性能需求形成合适深度的所述沟槽211。所述沟槽填充结构212可以在所述像素区 21得衬底20中起到隔离各器件的作用。所述高K介质层2122的K(介电常数)值优选为大于7，所述高K介质层2122的材质可以包括但不限于氮化物或者金属氧化物，例如可以为氮化硅、氮氧硅、二氧化钛、五氧化二钽等。
当所述高K介质层2122形成于所述像素区21的所述沟槽填充结构212 中时，由于所述高K介质层2122具有不同的频带电压且带有不同性质的电荷，使得所述高K介质层2122能够改变所述衬底20中的电荷，从而减小了暗电流，避免暗电流所产生的噪声影响半导体器件的性能。
所述沟槽填充结构212可以包括依次覆盖于所述衬底20中的沟槽211 的表面上的第一隔离氧化层2121、高K介质层2122、第二隔离氧化层2123 和填充于所述沟槽211中的所述填充材料，所述第一隔离氧化层2121、高 K介质层2122和第二隔离氧化层2123至少位于所述填充材料的侧壁和所述衬底20之间，即所述沟槽211中的第一隔离氧化层2121、高K介质层 2122和第二隔离氧化层2123可以仅位于所述沟槽211的侧壁上，也可以均位于所述沟槽211的侧壁和底壁上。
其中，所述填充材料可以包括介质材料或金属材料，或同时包括介质材料和金属材料；当所述填充材料为金属材料时，所述沟槽填充结构212 可以包括形成于所述沟槽211的表面的第一隔离氧化层2121、高K介质层 2122、第二隔离氧化层2123和填满所述沟槽211的第一导电金属层2124 (即所述填充材料为所述第一导电金属层2124)。所述介质材料可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种，所述金属材料可以包括钨、镍、铝、银、金、钛中的至少一种。
另外，所述沟槽填充结构212的顶表面可以与所述衬底20的顶表面齐平，或者，所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，或者，仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面。
所述插栓结构224形成于所述焊盘区22的衬底20中。所述插栓结构 224包括：位于暴露出所述金属互连结构221的部分顶表面的通孔223的侧壁上的第三隔离氧化层2241，以及填满所述通孔223的第二导电金属层 2242，所述第二导电金属层2242的底部与所述金属互连结构221电性连接。所述第二导电金属层2242的材质可以包括钨、镍、铝、银、金、钛中的至少一种。
其中，若所述高K介质层2122形成于所述焊盘区22的插栓结构224 中，则会导致器件的电容增大，进而造成传输延迟(RC delay)严重，半导体器件的性能受到影响，因此，所述高K介质层2122不能形成于所述焊盘区22的插栓结构224中。
所述缓冲介质层形成于所述像素区21和焊盘区22的衬底20表面上，所述缓冲介质层具有第一开口214和第二开口225，所述第一开口214至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20或所述沟槽填充结构212的至少部分顶部，或者，至少暴露出所述沟槽填充结构212 的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的至少部分顶部，所述第二开口225暴露出所述插栓结构224的至少部分顶部。其中，所述第一开口214至少暴露出所述沟槽填充结构212的顶部侧壁外围的部分的衬底20，即是指所述第一开口214至少环绕所述沟槽填充结构212的顶部外围设置，以至少暴露出环绕所述沟槽填充结构212的顶部外围的部分的衬底20。
可以理解的是，在图3p中，覆盖在所述像素区21的衬底20上的所述第一隔离氧化层2121、高K介质层2122、第二隔离氧化层2123、第一缓冲介质层251、第二缓冲介质层252和第三缓冲介质层253构成了所述像素区21上的缓冲介质层；在图4n、图5、图6和图7中，覆盖在所述像素区21的衬底20上的所述第一缓冲介质层251、第二缓冲介质层252和第三缓冲介质层253构成了所述像素区21上的缓冲介质层；在图3p、图4n、图5、图6和图7中，覆盖在所述焊盘区22的衬底20上的所述第三缓冲介质层253构成了所述焊盘区22上的缓冲介质层。所述第一缓冲介质层 251、第二缓冲介质层252和第三缓冲介质层253的材质可以包括二氧化硅、氮化硅、正硅酸乙酯、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氮氧硅中的至少一种。
其中，所述第一开口214至少暴露出所述沟槽填充结构212的部分顶部的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口214可以仅围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的第一隔离氧化层2121，此时，所述第一开口214也暴露出所述沟槽填充结构212的顶部侧壁外围的部分衬底20；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面时，所述第一开口214可以仅围绕所述沟槽填充结构 212的顶部侧壁开设，以暴露出所述沟槽填充结构212的顶部侧壁上的填充材料；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面时，所述第一开口214也可以位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的部分或全部的顶表面，包括暴露出所述填充材料的部分或全部的顶表面，或者暴露出所述填充材料的部分或全部的顶表面以及暴露出所述第一隔离氧化层2121和/或所述高K介质层2122 和/或所述第二隔离氧化层2123的部分或全部的顶表面；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面时，所述第一开口214也可以同时暴露出所述沟槽填充结构212的顶部侧壁上的第一隔离氧化层2121或高K介质层2122或第二隔离氧化层2123或填充材料以及暴露出所述沟槽填充结构212的部分或全部的顶表面。
当所述填充材料包括第一导电金属层2124时，所述第一开口214至少暴露出所述沟槽填充结构212的部分顶部的情形包括：所述第一开口214 围绕所述沟槽填充结构212的顶部侧壁开设，以暴露出所述沟槽填充结构 212的顶部侧壁上的第一导电金属层2124；或者，所述第一开口214位于所述沟槽填充结构212的顶表面上，以暴露出所述沟槽填充结构212的第一导电金属层2124的部分或全部的顶表面；或者，所述第一开口214同时暴露出所述沟槽填充结构212的顶部侧壁上的第一导电金属层2124和所述沟槽填充结构212的第一导电金属层2124的部分或全部的顶表面。
所述金属栅格层形成于所述像素区21的缓冲介质层上，所述金属栅格层填充所述第一开口214，以与暴露出的所述部分衬底20或所述沟槽填充结构212电性连接，或者，同时与暴露出的所述部分衬底20和所述沟槽填充结构212电性连接。所述金属栅格层的材质可以包括钨、镍、铝、银、金、钛中的至少一种。
由于所述金属栅格层能够与暴露出的所述部分衬底20和/或所述沟槽填充结构212电性连接，使得能够对半导体器件进行电学性能方面的优化和改善，例如优化和改善半导体器件的暗电流。并且，所述沟槽填充结构 212中的高K介质层2122使得所述半导体器件的暗电流得到进一步地减小，进而使得所述半导体器件的电学性能得到进一步的优化和改善。
其中，当所述第一开口214仅暴露出所述部分衬底20时，所述金属栅格层仅与暴露出的所述部分衬底20电性连接；当所述第一开口214至少暴露出所述沟槽填充结构212的部分顶部时，根据上述列出的不同情形，对应的所述金属栅格层与下方的结构电性连接的情形包括：当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口214仅围绕所述沟槽填充结构212的顶部侧壁开设(即暴露顶部侧壁上的第一隔离氧化层2121)，则所述金属栅格层也仅与暴露出的所述部分衬底20电性连接；当仅所述沟槽填充结构212中的填充材料的顶表面高于所述衬底20的顶表面，且所述第一开口214仅围绕所述沟槽填充结构212的顶部侧壁开设，所述填充材料为所述第一导电金属层2124时，所述金属栅格层与所述沟槽填充结构212的顶部侧壁上的第一导电金属层2124电性连接；当所述沟槽填充结构212的顶表面高于或等于所述衬底20的顶表面，且所述第一开口 214位于所述沟槽填充结构212的填充材料的顶表面上，所述填充材料为所述第一导电金属层2124时，所述金属栅格层与所述沟槽填充结构212的暴露出的部分或全部的第一导电金属层2124的顶表面电性连接；当所述沟槽填充结构212的顶表面高于所述衬底20的顶表面，且所述第一开口214 同时暴露出所述沟槽填充结构212的顶部侧壁上的隔离氧化层2121或第一导电金属层2124以及暴露出所述第一导电金属层2124的部分或全部的顶表面时，所述金属栅格层同时与所述部分衬底20和第一导电金属层2124 电性连接。
所述金属栅格层与暴露出的所述部分衬底20和/或所述沟槽填充结构 212电性连接的情形举例如下：如图3p所示，所述金属栅格层2151与所述第一开口214暴露出的所述沟槽填充结构212的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接，且所述金属栅格层2151也与所述第一导电金属层2124的顶部的侧壁接触；如图4n所示，所述金属栅格层2152与所述第一开口214暴露出的所述沟槽填充结构212 的顶部侧壁外围的部分衬底20和所述沟槽填充结构212的全部的顶表面电性连接；如图5所示，所述金属栅格层2153与所述第一开口214暴露出的所述沟槽填充结构212的第一导电金属层2124的部分的顶表面电性连接；如图6所示，所述金属栅格层2154与所述第一开口214暴露出的所述沟槽填充结构212的顶部侧壁外围的部分衬底20电性连接；如图7所示，所述金属栅格层2155与所述第一开口214暴露出的所述沟槽填充结构212的顶部侧壁外围的部分衬底20以及所述沟槽填充结构212的第一导电金属层 2124的部分的顶表面电性连接。
另外，所述焊盘区22的缓冲介质层上还形成有焊盘结构226，所述焊盘结构226填满所述第二开口225，以与暴露出的所述插栓结构224的顶部电性连接。如图3p、图4n、图5、图6和图7所示，所述焊盘结构226 与暴露出的所述插栓结构224中的第二导电金属层2242的顶部电性连接。
综上所述，本发明提供的半导体器件，包括：衬底，具有像素区和焊盘区；沟槽填充结构，形成于所述像素区的衬底中，所述沟槽填充结构包含有填充于所述衬底中的沟槽中的填充材料以及夹设在所述填充材料的侧壁和所述衬底之间的高K介质层；插栓结构，形成于所述焊盘区的衬底中；缓冲介质层，形成于所述像素区和焊盘区的衬底表面上，所述缓冲介质层具有第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和/或所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，金属栅格层，形成于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接。本发明的半导体器件使得金属栅格层与暴露出的所述部分衬底和/或所述沟槽填充结构电性连接，进而使得能够对半导体器件进行电学性能方面的优化和改善。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一具有像素区和焊盘区的衬底；
形成沟槽于所述像素区的衬底中，并在所述沟槽中填充填充材料，以形成沟槽填充结构，所述填充材料的侧壁和所述衬底之间还夹有高K介质层；
形成插栓结构于所述焊盘区的衬底中；
形成缓冲介质层于所述像素区和焊盘区的衬底上，且所述缓冲介质层将所述沟槽填充结构和所述插栓结构掩埋在内；
刻蚀所述缓冲介质层，以形成第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底，或者，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，
形成金属栅格层于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底电性连接，或者，与暴露出的所述部分衬底和所述沟槽填充结构电性连接。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述沟槽以及所述沟槽填充结构于所述像素区的衬底中的步骤包括：
覆盖垫氧化层于所述像素区和焊盘区的衬底表面上；
形成第一图案化的光刻胶层于所述垫氧化层上，以所述第一图案化的光刻胶层为掩膜，对所述像素区的所述垫氧化层和至少部分厚度的所述衬底进行刻蚀，以形成沟槽于所述像素区的衬底中；
去除所述第一图案化的光刻胶层和所述垫氧化层；
依次形成第一隔离氧化层、高K介质层和第二隔离氧化层于所述沟槽以及所述像素区和焊盘区的衬底的表面上；
填充所述填充材料于所述沟槽中，且所述填充材料还覆盖在所述沟槽外围的所述第二隔离氧化层上；以及，
采用刻蚀或者化学机械研磨工艺去除覆盖于所述沟槽外围的所述衬底的表面上的所述填充材料、第二隔离氧化层、高K介质层和第一隔离氧化层，或者，仅去除覆盖于所述沟槽外围的所述衬底的表面上的所述填充材料，以在所述沟槽中形成沟槽填充结构。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述焊盘区的衬底中形成有金属互连结构；形成所述插栓结构于所述焊盘区的衬底中的步骤包括：
覆盖第一缓冲介质层于所述像素区和焊盘区的衬底上，且所述第一缓冲介质层将所述沟槽填充结构掩埋在内；
形成第二图案化的光刻胶层于所述第一缓冲介质层上，以所述第二图案化的光刻胶层为掩膜，对所述第一缓冲介质层或对所述第一缓冲介质层、第二隔离氧化层、高K介质层和第一隔离氧化层进行刻蚀，以在所述像素区形成至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底或者至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和所述沟槽填充结构的至少部分顶部的第三开口，以及在所述焊盘区形成暴露出所述衬底的部分顶表面的第四开口，且所述第四开口位于所述金属互连结构的上方，其中，所述第三开口与所述第一开口的位置相同；
形成第二缓冲介质层覆盖于所述第一缓冲介质层上，且所述第二缓冲介质层将所述第三开口和所述第四开口填满；
形成第三图案化的光刻胶层于所述第二缓冲介质层上，以所述第三图案化的光刻胶层为掩膜，对所述第四开口中的所述第二缓冲介质层和部分厚度的所述衬底进行刻蚀，以在所述焊盘区的衬底中形成暴露出所述金属互连结构的顶表面的通孔；以及，
形成第三隔离氧化层于所述通孔的侧壁上，并填充第二导电金属层于所述通孔中，以在所述通孔中形成插栓结构，所述插栓结构中的所述第二导电金属层的底部与所述金属互连结构电性连接。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，刻蚀所述缓冲介质层，以形成所述第一开口和第二开口的步骤包括：
形成第四图案化的光刻胶层于所述缓冲介质层上，以所述第四图案化的光刻胶层为掩膜，对所述缓冲介质层进行刻蚀，以在所述像素区的缓冲介质层中形成所述第一开口以及在所述焊盘区的缓冲介质层中形成所述第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底，或者，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，
去除所述第四图案化的光刻胶层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述金属栅格层于所述像素区的缓冲介质层上的步骤包括：
形成第三导电金属层覆盖于所述缓冲介质层上，且所述第三导电金属层将所述第一开口填满；
形成第五图案化的光刻胶层于所述第三导电金属层上，以所述第五图案化的光刻胶层为掩膜，对所述第三导电金属层进行刻蚀，以在所述像素区形成金属栅格层，所述金属栅格层与所述第一开口暴露出的所述部分衬底电性连接，或者，所述金属栅格层与所述第一开口暴露出的所述部分衬底和所述沟槽填充结构电性连接；以及，
去除所述第五图案化的光刻胶层。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述金属栅格层于所述像素区的所述缓冲介质层上的同时，还形成焊盘结构于所述焊盘区的所述缓冲介质层上，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构的顶部电性连接。
8.一种半导体器件，其特征在于，包括：
衬底，具有像素区和焊盘区；
沟槽填充结构，形成于所述像素区的衬底中，所述沟槽填充结构包含有填充于所述衬底中的沟槽中的填充材料以及夹设在所述填充材料的侧壁和所述衬底之间的高K介质层；
插栓结构，形成于所述焊盘区的衬底中；
缓冲介质层，形成于所述像素区和焊盘区的衬底表面上，所述缓冲介质层具有第一开口和第二开口，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底，或者，所述第一开口至少暴露出所述沟槽填充结构的顶部侧壁外围的部分衬底和所述沟槽填充结构的至少部分顶部，所述第二开口暴露出所述插栓结构的至少部分顶部；以及，
金属栅格层，形成于所述像素区的缓冲介质层上，所述金属栅格层填充所述第一开口，以与暴露出的所述部分衬底电性连接，或者，与暴露出的所述部分衬底和所述沟槽填充结构电性连接。
9.如权利要求8所述的半导体器件，其特征在于，所述沟槽填充结构包括依次覆盖于所述衬底中的沟槽的表面上的第一隔离氧化层、高K介质层、第二隔离氧化层和填充于所述沟槽中的所述填充材料，所述第一隔离氧化层、高K介质层和第二隔离氧化层至少位于所述填充材料的侧壁和所述衬底之间。
10.如权利要求9所述的半导体器件，其特征在于，所述填充材料包括第一导电金属层，所述第一开口至少暴露出所述沟槽填充结构的部分顶部的情形包括：所述第一开口围绕所述沟槽填充结构的顶部侧壁开设，以暴露出所述沟槽填充结构的顶部侧壁上的第一导电金属层，和/或，所述第一开口位于所述沟槽填充结构的顶表面上，以暴露出所述沟槽填充结构的第一导电金属层的部分或全部的顶表面。
11.如权利要求8所述的半导体器件，其特征在于，所述焊盘区的衬底中形成有金属互连结构；所述插栓结构包括：位于暴露出所述金属互连结构的部分顶表面的通孔的侧壁上的第三隔离氧化层，以及填满所述通孔的第二导电金属层，所述第二导电金属层的底部与所述金属互连结构电性连接。
12.如权利要求8所述的半导体器件，其特征在于，所述焊盘区的缓冲介质层上还形成有焊盘结构，所述焊盘结构填满所述第二开口，以与暴露出的所述插栓结构的顶部电性连接。
13.如权利要求8所述的半导体器件，其特征在于，所述高K介质层的K值大于7。
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