CN116759433A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：第一晶圆；沟槽隔离环，形成于所述第一晶圆中，所述沟槽隔离环包括第一金属层；第一绝缘介质层，形成于所述第一晶圆的表面，所述第一绝缘介质层中形成有至少一个第一通孔和至少一个第二通孔，所述第一通孔和所述第二通孔分别单独暴露出所述第一金属层的表面和所述第一晶圆的表面；阻挡层，至少形成于所述第二通孔暴露出的所述第一晶圆的表面；以及，第二金属层，形成于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。本发明的技术方案能够避免导致接触电阻增大以及铝尖峰等问题，提高了半导体器件的制造工艺的稳定性以及提高了半导体器件的性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
对于半导体技术而言，常常需要对半导体器件进行加压工作，例如，现有的背照式CMOS图像传感器(Back-side Illumination CMOS Imagination Sensor，简称BSI-CIS)以及深度传感器(Depth Sensor)需要比较高的偏压才能正常工作。其中，对于采用从器件背面加偏压的方式而言，需要从金属焊盘加偏压，再通过金属栅格层(BMG)和金属通孔结构(BMV)连接到硅衬底，使得整个感光器件能够形成一定的偏压。
例如现有的金属栅格层和金属通孔结构的形成步骤包括：
首先，将器件晶圆和承载晶圆进行键合；
然后，对器件晶圆的背面的硅衬底进行减薄；
然后，形成深沟槽于器件晶圆背面的硅衬底中，并依次覆盖绝缘材料层和第一阻挡层于深沟槽的内表面上，并向深沟槽填充第一金属层，以在深沟槽中形成沟槽隔离环；
接着，覆盖缓冲氧化层于器件晶圆的背面，并刻蚀缓冲氧化层以形成通孔，通孔同时暴露出沟槽隔离环和沟槽隔离环外围的硅衬底的部分顶表面；
接着，覆盖第二阻挡层于通孔的内表面上，并覆盖第二金属层于缓冲氧化层上，第二金属层将通孔填满；
接着，刻蚀缓冲氧化层的顶表面上的第二金属层，以形成位于缓冲氧化层的顶表面上的金属栅格层和位于通孔中的金属通孔结构。以图1a～图1c所示的一种现有的同时暴露出硅衬底和沟槽隔离环的通孔分布的结构为例，从图1a和图1b中可看出，在方形的沟槽隔离环13的四个角上的缓冲氧化层12中均形成有同时暴露出沟槽隔离环13和沟槽隔离环13外围的硅衬底11的部分顶表面的通孔(未图示)，通孔中形成有金属通孔结构14，金属通孔结构14的顶表面上形成有金属栅格层15；从图1a和图1c中可看出，方形的沟槽隔离环13的四条边上的缓冲氧化层12中未形成通孔，而是直接在沟槽隔离环13上的缓冲氧化层12上形成金属栅格层15。
其中，在上述的形成步骤中，刻蚀缓冲氧化层形成通孔以同时暴露出部分硅衬底和沟槽隔离环的顶表面的工艺非常复杂，为了将暴露出的沟槽隔离环和部分硅衬底的顶表面上的缓冲氧化层去除完全，会进行过刻蚀，即会对缓冲氧化层下方的的硅衬底和沟槽隔离环也进行少量的刻蚀，而由于硅衬底和沟槽隔离环涉及到的材料包括硅、绝缘材料和金属材料等，使得过刻蚀时的刻蚀速率差异大，从而导致通孔底表面的形貌非常不平整，这样会导致后续形成第二阻挡层时存在如下问题：
(1)采用干法刻蚀工艺进行过刻蚀时，也会轰击暴露出的第一金属材料层，导致第一金属材料层的金属溅射到“干净的硅衬底的表面”；在覆盖第二阻挡层之后，由于暴露出的硅衬底的表面存在一层溅射的金属，导致第二阻挡层无法与硅衬底直接接触反应(例如若第二阻挡层的材质为Ti，无法使得Ti和Si接触反应形成TiSi2)，从而导致金属通孔结构与硅衬底接触的位置接触电阻非常大；
(2)由于通孔底表面的形貌非常不平整(凹凸不平)，导致通孔的底表面很难形成连续的第二阻挡层；若第二阻挡层有裂纹或其他缺陷时，将导致第二阻挡层无法阻隔第二金属层与硅衬底的互溶；且若第二金属层的材质为Al时，严重时会发生铝尖峰(Alspiking)的问题。
因此，如何对上述半导体器件的结构及其制造方法进行改进，以降低接触电阻以及避免导致铝尖峰是亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够避免导致接触电阻增大以及铝尖峰等问题，提高了半导体器件的制造工艺的稳定性以及提高了半导体器件的性能。
为实现上述目的，本发明提供了一种半导体器件，包括：
第一晶圆；
沟槽隔离环，形成于所述第一晶圆中，所述沟槽隔离环包括第一金属层；
第一绝缘介质层，形成于所述第一晶圆的表面，所述第一绝缘介质层中形成有至少一个第一通孔和至少一个第二通孔，所述第一通孔暴露出所述第一金属层的表面，所述第二通孔暴露出所述第一晶圆的表面；
阻挡层，至少形成于所述第二通孔暴露出的所述第一晶圆的表面；以及，
第二金属层，形成于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
可选地，所述第一晶圆包括衬底和形成于所述衬底上的器件层，所述沟槽隔离环形成于所述第一晶圆背面的所述衬底中，所述第一绝缘介质层形成于所述衬底的背面。
可选地，所述沟槽隔离环还包括第二绝缘介质层，所述第二绝缘介质层形成于所述第一晶圆中的环形沟槽的侧壁和底面，所述第一金属层填充所述环形沟槽。
可选地，所述沟槽隔离环的横截面的形状为方形、六边形或八边形。
可选地，所述第一通孔位于所述沟槽隔离环的边长和/或边角的上方，所述第二通孔位于靠近所述沟槽隔离环的边长和/或边角的所述第一晶圆的上方。
可选地，所述半导体器件还包括与所述第一晶圆键合的第二晶圆。
本发明还提供了一种半导体器件的制造方法，包括：
提供第一晶圆；
形成沟槽隔离环于所述第一晶圆中，所述沟槽隔离环包括第一金属层；
形成第一绝缘介质层于所述第一晶圆的表面，所述第一绝缘介质层中具有至少一个第一通孔和至少一个第二通孔，所述第一通孔暴露出所述第一金属层的表面，所述第二通孔暴露出所述第一晶圆的表面；
形成阻挡层至少于所述第二通孔暴露出的所述第一晶圆的表面；以及，
形成第二金属层于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
可选地，所述第一晶圆包括衬底和形成于所述衬底上的器件层，所述沟槽隔离环形成于所述第一晶圆背面的所述衬底中，所述第一绝缘介质层形成于所述衬底的背面。
可选地，所述沟槽隔离环的横截面的形状为方形、六边形或八边形。
可选地，所述第一通孔位于所述沟槽隔离环的边长和/或边角的上方，所述第二通孔位于靠近所述沟槽隔离环的边长和/或边角的所述第一晶圆的上方。
可选地，形成所述阻挡层至少于所述第二通孔暴露出的所述第一晶圆的表面之前，所述半导体器件的制造方法还包括：溅镀所述第二通孔暴露出所述第一晶圆的表面，以去除所述第一晶圆表面附着的氧化物。
可选地，形成所述沟槽隔离环于所述第一晶圆中之前，先在所述第一晶圆和一第二晶圆的表面上分别形成键合层，然后通过所述键合层将所述第一晶圆键合到所述第二晶圆上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于将所述第一绝缘介质层中的通孔设计为分别单独暴露出所述沟槽隔离环中的第一金属层表面的第一通孔以及暴露出第一晶圆的表面的第二通孔，使得在干法刻蚀所述第一绝缘介质层以形成所述第一通孔和所述第二通孔时，能够避免所述第一金属层中的金属材料溅射到所述第二通孔中的第一晶圆的表面，进而避免导致所述第二金属层与所述第一晶圆之间的接触电阻增大；若对所述第一绝缘介质层下方的结构进行少量刻蚀，也能避免出现刻蚀速率差异大而导致的所述第一通孔和所述第二通孔的底表面的形貌非常不平整的问题，从而避免导致铝尖峰(Al spiking)的问题，进而提高半导体器件的性能。
2、本发明的半导体器件的制造方法，由于将形成的所述第一绝缘介质层中的通孔设计为分别单独暴露出所述沟槽隔离环中的第一金属层表面的第一通孔以及暴露出第一晶圆的表面的第二通孔，使得在干法刻蚀所述第一绝缘介质层以形成所述第一通孔和所述第二通孔时，能够避免所述第一金属层中的金属材料溅射到所述第二通孔中的第一晶圆的表面，进而避免导致所述第二金属层与所述第一晶圆之间的接触电阻增大；若对所述第一绝缘介质层下方的结构进行少量刻蚀，也能避免出现刻蚀速率差异大而导致的所述第一通孔和所述第二通孔的底表面的形貌非常不平整的问题，从而避免导致铝尖峰(Al spiking)的问题，进而提高工艺的稳定性以及提高半导体器件的性能。
附图说明
图1a是一种同时暴露出硅衬底和沟槽隔离环的通孔分布的俯视示意图；
图1b是图1a所示的暴露出硅衬底和沟槽隔离环的通孔沿着AA’方向的纵向剖面示意图；
图1c是图1a所示的暴露出硅衬底和沟槽隔离环的通孔沿着BB’方向的纵向剖面示意图；
图2是本发明一实施例的半导体器件的俯视示意图；
图3是图2所示的半导体器件沿着CC’方向的纵向剖面示意图；
图4是图2所示的半导体器件沿着DD’方向的纵向剖面示意图；
图5是本发明一实施例的半导体器件的制造方法的流程图；
图6a～图6h是图5所示的半导体器件的制造方法中的器件示意图。
其中，附图1a～图6h的附图标记说明如下：
11-硅衬底；12-缓冲氧化层；13-沟槽隔离环；14-金属通孔结构；15-金属栅格层；21-第一晶圆；211-第一衬底；212-第一器件层；2121-第一金属互连结构；22-沟槽隔离环；221-第二绝缘介质层；222-第一金属层；23-第一绝缘介质层；231-第一通孔；232-第二通孔；24-阻挡层；25-第二金属层；251-金属通孔结构；252-金属栅格层；31-第二晶圆；311-第二衬底；312-第二器件层；3121-第二金属互连结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
本发明一实施例提供了一种半导体器件，所述半导体器件包括第一晶圆、沟槽隔离环、第一绝缘介质层、阻挡层和第二金属层；所述沟槽隔离环形成于所述第一晶圆中，所述沟槽隔离环包括第一金属层；所述第一绝缘介质层形成于所述第一晶圆的表面，所述第一绝缘介质层中形成有至少一个第一通孔和至少一个第二通孔，所述第一通孔暴露出所述第一金属层的表面，所述第二通孔暴露出所述第一晶圆的表面；所述阻挡层至少形成于所述第二通孔暴露出的所述第一晶圆的表面；所述第二金属层形成于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
下面以3D IC的图像传感器为例，参阅图2、图3和图4详细描述本实施例提供的半导体器件。且本发明并不以此为限制，可应用于其他加压结构的工艺中。
所述第一晶圆21包括衬底和形成于所述衬底上的器件层(为了与第二晶圆31上的衬底和器件层区分，所述第一晶圆21中的衬底和器件层定义为第一衬底211和第一器件层212)。所述第一器件层212中形成有第一金属互连结构2121，还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆21可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆21的种类取决于最终要制作的器件的功能。所述第一晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图3和图4所示，第一晶圆21为单层晶圆的结构。
另外，在其他实施例中，还可提供第二晶圆31，包括第二衬底311和形成于所述第二衬底311上的第二器件层312。在所述第一晶圆21的第一器件层212上形成第一键合层(未图示)，且在所述第二晶圆31的第二器件层312上形成第二键合层(未图示)，然后通过所述第一键合层和所述第二键合层将所述第一晶圆21与所述第二晶圆31键合。
并且，在将所述第一晶圆21与所述第二晶圆31键合之后，可以对所述第一晶圆21的背面的第一衬底211进行减薄，以使得所述第一晶圆21的背面的第一衬底211厚度减薄到所需厚度。
其中，所述第二晶圆31可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层312可以包含MOS晶体管、电阻、电容以及第二金属互连结构3121等，所述第二金属互连结构3121与所述第一金属互连结构2121电连接。所述第二晶圆31可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。或者，所述第二晶圆31也可以为承载晶圆，无器件功能，在所述第二晶圆31上未形成第二器件层312，而是在其上直接形成第二键合层，与第一晶圆21上的第一键合层键合。
所述沟槽隔离环22形成于所述第一晶圆21中，所述沟槽隔离环22包括第一金属层222。
所述沟槽隔离环22还包括第二绝缘介质层221，所述第二绝缘介质层221形成于所述第一晶圆21中的环形沟槽(未图示)的侧壁和底面，所述第一金属层222填充所述环形沟槽。所述第一金属层222和所述第二绝缘介质层221之间还可夹有一阻挡层(未图示)，以阻挡所述第一金属层222中的金属材料扩散。
在本实施例中，所述沟槽隔离环22形成于所述第一晶圆21背面的所述第一衬底211中。所述第一衬底211中形成有浅沟槽隔离结构(未图示)，所述沟槽隔离环22的靠近所述第一器件层212的一面与所述浅沟槽隔离结构接触；或者，所述沟槽隔离环22贯穿所述第一衬底211，使得所述沟槽隔离环22的靠近所述第一器件层212的一面与所述第一器件层212接触。
在其他实施例中，所述沟槽隔离环22可形成于所述第一晶圆21的第一器件层212中。此时，所述沟槽隔离环22可以位于部分深度的所述第一器件层212中；或者，所述沟槽隔离环22可以贯穿所述第一器件层212以与所述第一衬底211接触。
另外，所述沟槽隔离环22的顶面可以与所述第一晶圆21的表面齐平或者高于所述第一晶圆21的表面。如图3和图4所示，所述沟槽隔离环22的顶面与所述第一衬底211的背面(即所述第一衬底211的远离所述第一器件层212的一面)齐平；或者，所述沟槽隔离环22的顶面可以高于所述第一衬底211的背面，且所述第二绝缘介质层221也可以形成于所述第一衬底211的背面。
并且，所述第一晶圆21可以具有器件区和环绕所述器件区的焊盘区，所述沟槽隔离环22可以形成于所述器件区和/或焊盘区。若所述沟槽隔离环22形成于所述器件区，则每个所述沟槽隔离环22所环绕的第一晶圆21的区域为一像素单元，所述第一晶圆21的器件区可以包括多个像素单元排列成的阵列，每个所述像素单元的外围环绕有所述隔离环22。
所述沟槽隔离环22的横截面的形状为方形、六边形或八边形等形状。如图2所示，示意出了一个完整的横截面形状为正方形的所述沟槽隔离环22，正方形的所述沟槽隔离环22所环绕的区域为一像素单元；且所述沟槽隔离环22沿着各个边长的延伸方向向外围延伸扩展，以形成多个正方形排布的阵列结构。
所述第一绝缘介质层23形成于所述第一晶圆21的表面，所述第一绝缘介质层23中形成有至少一个第一通孔231和至少一个第二通孔232，所述第一通孔231暴露出所述第一金属层222的表面，所述第二通孔232暴露出所述第一晶圆21的表面，所述第一晶圆21的其他区域的表面可以被所述第一绝缘介质层23覆盖。
在本实施例中，所述第一绝缘介质层23形成于所述第一衬底211的背面，所述第一通孔231暴露出所述第一金属层222的表面，所述第二通孔232暴露出所述第一衬底211的背面。
且若所述第二绝缘介质层221也形成于所述第一衬底211的背面，则所述第一绝缘介质层23覆盖所述第二绝缘介质层221，所述第二通孔232形成于所述第一衬底211的背面的第二绝缘介质层221和第一绝缘介质层23中。
另外，所述第一通孔231还可暴露出所述第一金属层222外围的第二绝缘介质层221的表面。
所述第一通孔231可以位于所述沟槽隔离环22的边长或边角的上方，或同时位于所述沟槽隔离环22的边长和边角的上方；所述第二通孔232位于靠近所述沟槽隔离环22的边长或边角的所述第一晶圆21的上方，或同时位于靠近所述沟槽隔离环22的边长和边角的所述第一晶圆21的上方。
如图2所示，所述第一通孔231仅位于正方形的所述沟槽隔离环22的四条边长的上方，所述第二通孔232仅位于靠近正方形的所述沟槽隔离环22的四个边角的所述第一衬底211的上方。
所述第一通孔231和所述第二通孔232的形状可以为方形、圆形等任意形状。
所述第一绝缘介质层23和所述第二绝缘介质层221的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种。所述第一绝缘介质层23和所述第二绝缘介质层221可以为单层结构或至少两层的堆叠结构(例如一层氧化硅和一层高K介质)。
所述阻挡层24至少形成于所述第二通孔232暴露出的所述第一晶圆21的表面，以使得后续形成的第二金属层25至少与所述第一晶圆21之间间隔有所述阻挡层24。所述阻挡层24用于阻挡所述第二金属层25中的金属扩散到所述第一晶圆21中。
在本实施例中，由于所述第二通孔232暴露出所述第一衬底211的背面，那么，所述阻挡层24至少形成于所述第一衬底211的背面，以使得后续形成的第二金属层25至少与所述第一衬底211之间间隔有所述阻挡层24。
所述阻挡层24还可形成于所述第二通孔232的侧壁上、所述第一通孔231的内表面上。
所述第二金属层25形成于所述第一绝缘介质层23上，且所述第二金属层25填充所述第一通孔231和所述第二通孔232，其中，位于所述第一通孔231和所述第二通孔232中的第二金属层25可作为金属通孔结构251，高于所述第一绝缘介质层23顶面的第二金属层25可作为金属栅格层252。
如图2所示，所述金属栅格层252的横截面的形状可以和所述沟槽隔离环22的形状匹配，且所述金属栅格层252覆盖所述沟槽隔离环22、所述第一通孔231和所述第二通孔232。
所述阻挡层24的材质可以包括钛、钽和金属氮化物(氮化钛、氮化钽或氮化钨等)中的至少一种。所述第一金属层222和所述第二金属层25的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
另外，由于所述第一晶圆21包括环绕所述器件区的焊盘区，所述焊盘区的第一晶圆21中可形成有通孔插塞结构(未图示)，所述通孔插塞结构的顶部形成有焊盘结构(未图示)，可以从所述焊盘结构加偏压，再通过所述金属栅格层252连接到所述第一衬底211，从而使得整个半导体器件能够形成一定的偏压。
从上述半导体器件的结构可知，由于将所述第一绝缘介质层中的通孔设计为分别单独暴露出所述沟槽隔离环中的第一金属层表面的第一通孔以及暴露出第一晶圆的表面的第二通孔的组合，使得在干法刻蚀所述第一绝缘介质层以形成所述第一通孔和所述第二通孔时，即使轰击所述第一金属层，由于所述第一通孔和所述第二通孔之间的第一绝缘介质层的遮挡，使得能够避免所述第一金属层中的金属材料(例如金属W)溅射到所述第二通孔中的第一晶圆的表面，从而使得所述阻挡层能够与所述第二通孔暴露出的第一晶圆直接接触，避免导致所述第二金属层与所述第一晶圆之间(本实施例为所述金属通孔结构与所述第一衬底)的接触电阻增大；并且，在干法刻蚀所述第一绝缘介质层以形成所述第一通孔和所述第二通孔时，由于所述第一通孔仅暴露出所述第一金属层，所述第二通孔仅暴露出所述第一晶圆，所述第一通孔和所述第二通孔的底表面的材料单一，那么，若对所述第一绝缘介质层下方的结构进行少量刻蚀，也能避免出现刻蚀速率差异大而导致的所述第一通孔和所述第二通孔的底表面的形貌非常不平整的问题，那么，使得形成的所述阻挡层能够具有连续的结构(不会形成裂纹等缺陷)，所述阻挡层能够阻隔所述第二金属层与所述第一衬底的互溶；当所述第二金属层的材质为铝时，能够避免导致铝尖峰(Al spiking)的问题；并且，能够降低所述阻挡层的厚度，进而进一步降低接触电阻且节省成本；另外，若形成所述第二金属层之后执行合金化(alloy)工艺以去除所述第二金属层等结构中的缺陷，也能避免出现铝尖峰的问题。
本发明一实施例提供一种半导体器件的制造方法，参阅图5，图5是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供第一晶圆；
步骤S2、形成沟槽隔离环于所述第一晶圆中，所述沟槽隔离环包括第一金属层；
步骤S3、形成第一绝缘介质层于所述第一晶圆的表面，所述第一绝缘介质层中具有至少一个第一通孔和至少一个第二通孔，所述第一通孔暴露出所述第一金属层的表面，所述第二通孔暴露出所述第一晶圆的表面；
步骤S4、形成阻挡层至少于所述第二通孔暴露出的所述第一晶圆的表面；
步骤S5、形成第二金属层于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
下面以3D IC的图像传感器为例，参阅图2和图6a～图6h详细描述本实施例提供的半导体器件的制造方法，其中，图6a～图6e是图2所示的半导体器件沿着CC’方向的纵向剖面示意图，图6f～图6h是图2所示的半导体器件沿着DD’方向的纵向剖面示意图。且本发明并不以此为限制，可应用于其他加压结构的制造工艺中。
按照步骤S1，参阅图6a，提供第一晶圆21。
所述第一晶圆21包括衬底和形成于所述衬底上的器件层(为了与第二晶圆31上的衬底和器件层区分，所述第一晶圆21中的衬底和器件层定义为第一衬底211和第一器件层212)。所述第一器件层212中形成有第一金属互连结构2121，还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆21可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆21的种类取决于最终要制作的器件的功能。所述第一晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图6a所示，第一晶圆21为单层晶圆的结构。
另外，在其他实施例中，还可提供第二晶圆31，包括第二衬底311和形成于所述第二衬底311上的第二器件层312。在所述第一晶圆21的第一器件层212上形成第一键合层(未图示)，且在所述第二晶圆31的第二器件层312上形成第二键合层(未图示)，然后通过所述第一键合层和所述第二键合层将所述第一晶圆21与所述第二晶圆31键合。
并且，在将所述第一晶圆21与所述第二晶圆31键合之后，可以对所述第一晶圆21的背面的第一衬底211进行减薄，以使得所述第一晶圆21的背面的第一衬底211厚度减薄到所需厚度。
其中，所述第二晶圆31可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层312可以包含MOS晶体管、电阻、电容以及第二金属互连结构3121等，所述第二金属互连结构3121与所述第一金属互连结构2121电连接。所述第二晶圆31可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。或者，所述第二晶圆31也可以为承载晶圆，无器件功能，在所述第二晶圆31上未形成第二器件层312，而是在其上直接形成第二键合层，与第一晶圆21上的第一键合层键合。
按照步骤S2，参阅图6a，形成沟槽隔离环22于所述第一晶圆21中，所述沟槽隔离环22包括第一金属层222。
所述沟槽隔离环22还包括第二绝缘介质层221，所述第二绝缘介质层221形成于所述第一晶圆21中的环形沟槽(未图示)的侧壁和底面，所述第一金属层222填充所述环形沟槽。所述第一金属层222和所述第二绝缘介质层221之间还可夹有一阻挡层(未图示)，以阻挡所述第一金属层222中的金属材料扩散。
在本实施例中，所述沟槽隔离环22形成于所述第一晶圆21背面的所述第一衬底211中。所述第一衬底211中形成有浅沟槽隔离结构(未图示)，所述沟槽隔离环22的靠近所述第一器件层212的一面与所述浅沟槽隔离结构接触；或者，所述沟槽隔离环22贯穿所述第一衬底211，使得所述沟槽隔离环22的靠近所述第一器件层212的一面与所述第一器件层212接触。
以所述沟槽隔离环22贯穿所述第一衬底211为例，形成所述沟槽隔离环22于所述第一晶圆21中的步骤包括：首先，刻蚀所述第一衬底211，以形成贯穿所述第一衬底211的环形沟槽；然后，形成第二绝缘介质层221于所述环形沟槽的内表面和所述第一衬底211的背面；接着，覆盖第一金属层222于所述第一衬底211的背面上的第二绝缘介质层221上，且所述第一金属层222填满所述环形沟槽；接着，刻蚀所述第一金属层222或执行平坦化工艺，以去除所述第一衬底211背面的第二绝缘介质层221上的第一金属层222，所述第一衬底211背面的第二绝缘介质层221可以保留或去除。
在其他实施例中，所述沟槽隔离环22可形成于所述第一晶圆21的第一器件层212中。此时，所述沟槽隔离环22可以位于部分深度的所述第一器件层212中；或者，所述沟槽隔离环22可以贯穿所述第一器件层212以与所述第一衬底211接触。
另外，所述沟槽隔离环22的顶面可以与所述第一晶圆21的表面齐平或者高于所述第一晶圆21的表面。如图6a所示，所述沟槽隔离环22的顶面与所述第一衬底211的背面(即所述第一衬底211的远离所述第一器件层212的一面)齐平；或者，所述沟槽隔离环22的顶面可以高于所述第一衬底211的背面，且所述第二绝缘介质层221也可以形成于所述第一衬底211的背面。
并且，所述第一晶圆21可以具有器件区和环绕所述器件区的焊盘区，所述沟槽隔离环22可以形成于所述器件区和/或焊盘区。若所述沟槽隔离环22形成于所述器件区，则每个所述沟槽隔离环22所环绕的第一晶圆21的区域为一像素单元，所述第一晶圆21的器件区可以包括多个像素单元排列成的阵列，每个所述像素单元的外围环绕有所述隔离环22。
所述沟槽隔离环22的横截面的形状为方形、六边形或八边形等形状。如图2所示，示意出了一个完整的横截面形状为正方形的所述沟槽隔离环22，正方形的所述沟槽隔离环22所环绕的区域为一像素单元；且所述沟槽隔离环22沿着各个边长的延伸方向向外围延伸扩展，以形成多个正方形排布的阵列结构。
所述第一金属层222的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
按照步骤S3，参阅图6b、图6c和图6f，形成第一绝缘介质层23于所述第一晶圆21的表面，所述第一绝缘介质层23中具有至少一个第一通孔231和至少一个第二通孔232，所述第一通孔231暴露出所述第一金属层222的表面，所述第二通孔232暴露出所述第一晶圆21的表面，所述第一晶圆21的其他区域的表面可以被所述第一绝缘介质层23覆盖。
形成所述第一通孔231和所述第二通孔232的步骤可以包括：首先，参阅图6b，形成第一绝缘介质层23覆盖于所述第一衬底211的背面，所述第一绝缘介质层23掩埋所述沟槽隔离环22；然后，参阅图6c和图6f，干法刻蚀所述第一绝缘介质层23，以在所述第一绝缘介质层23中形成第一通孔231和第二通孔232，所述第一通孔231暴露出所述第一金属层222的表面，所述第二通孔232暴露出所述第一衬底211的背面。
若所述第二绝缘介质层221也形成于所述第一衬底211的背面，则所述第一绝缘介质层23覆盖所述第二绝缘介质层221，所述第二通孔232形成于所述第一衬底211的背面的第二绝缘介质层221和第一绝缘介质层23中。
另外，所述第一通孔231还可暴露出所述第一金属层222外围的第二绝缘介质层221的表面。
所述第一通孔231可以位于所述沟槽隔离环22的边长或边角的上方，或同时位于所述沟槽隔离环22的边长和边角的上方；所述第二通孔232位于靠近所述沟槽隔离环22的边长或边角的所述第一晶圆21的上方，或同时位于靠近所述沟槽隔离环22的边长和边角的所述第一晶圆21的上方。
如图2所示，所述第一通孔231仅位于正方形的所述沟槽隔离环22的四条边长的上方，所述第二通孔232仅位于靠近正方形的所述沟槽隔离环22的四个边角的所述第一衬底211的上方。
所述第一通孔231和所述第二通孔232的形状可以为方形、圆形等任意形状。
所述第一绝缘介质层23和所述第二绝缘介质层221的材质包括氧化硅和介电常数K大于3.9的高K介质中的至少一种。所述第一绝缘介质层23和所述第二绝缘介质层221可以为单层结构或至少两层的堆叠结构(例如一层氧化硅和一层高K介质)。
按照步骤S4，参阅图6d和图6g，形成阻挡层24至少于所述第二通孔232暴露出的所述第一晶圆21的表面，以使得后续形成的第二金属层25至少与所述第一晶圆21之间间隔有所述阻挡层24。所述阻挡层24用于阻挡所述第二金属层25中的金属扩散到所述第一晶圆21中。
在图6d和图6g中，由于所述第二通孔232暴露出所述第一衬底211的背面，那么，所述阻挡层24至少形成于所述第一衬底211的背面，以使得后续形成的第二金属层25至少与所述第一衬底211之间间隔有所述阻挡层24。
所述阻挡层24还可形成于所述第二通孔232的侧壁上、所述第一通孔231的内表面上。
所述阻挡层24的材质可以包括钛、钽和金属氮化物(氮化钛、氮化钽或氮化钨等)中的至少一种。
另外，形成所述阻挡层24至少于所述第二通孔232暴露出的所述第一晶圆21的表面之前，所述半导体器件的制造方法还包括：溅镀所述第二通孔232暴露出所述第一晶圆21的表面，以去除所述第一晶圆21表面附着的氧化物。
在本实施例中，由于所述第二通孔232暴露出所述第一晶圆21背面的所述第一衬底211，而所述第一衬底211的表面容易被氧化而形成氧化物，从而影响后续形成的所述阻挡层24与所述第一衬底211直接接触，因此，在形成所述阻挡层24之前，对所述第二通孔232暴露出所述第一晶圆21的表面进行溅镀预清洁(例如Ar sputter)处理，以去除所述第一衬底211表面附着的氧化物，将所述第一衬底211的表面暴露出来。
按照步骤S5，参阅图6e和图6h，形成第二金属层25于所述第一绝缘介质层23上，且所述第二金属层25填充所述第一通孔231和所述第二通孔232。
可以先沉积金属材料填充于所述第一通孔231和所述第二通孔232中，且金属材料覆盖于所述第一绝缘介质层23上，再对覆盖于所述第一绝缘介质层23上的金属材料进行刻蚀，以形成所述第二金属层25。其中，位于所述第一通孔231和所述第二通孔232中的第二金属层25可作为金属通孔结构251，高于所述第一绝缘介质层23顶面的第二金属层25可作为金属栅格层252。
如图2所示，所述金属栅格层252的横截面的形状可以和所述沟槽隔离环22的形状匹配，且所述金属栅格层252覆盖所述沟槽隔离环22、所述第一通孔231和所述第二通孔232。
所述第二金属层25的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
另外，可以继续执行合金化(alloy)工艺，以去除所述第二金属层25等结构中的缺陷，并去除所述半导体器件中的水汽。
另外，由于所述第一晶圆21包括环绕所述器件区的焊盘区，所述半导体器件的制造方法还包括：形成通孔插塞结构(未图示)于所述焊盘区的第一晶圆21中，以及形成焊盘结构(未图示)于所述通孔插塞结构的顶部，从而可以从所述焊盘结构加偏压，再通过所述金属栅格层252连接到所述第一衬底211，从而使得整个半导体器件能够形成一定的偏压。
从上述步骤S1至步骤S5可知，由于将形成的所述第一绝缘介质层中的通孔设计为分别单独暴露出所述沟槽隔离环中的第一金属层表面的第一通孔以及暴露出第一晶圆的表面的第二通孔的组合，使得在干法刻蚀所述第一绝缘介质层以形成所述第一通孔和所述第二通孔时，即使轰击所述第一金属层，由于所述第一通孔和所述第二通孔之间的第一绝缘介质层的遮挡，使得能够避免所述第一金属层中的金属材料(例如金属W)溅射到所述第二通孔中的第一晶圆的表面，从而使得所述阻挡层能够与所述第二通孔暴露出的第一晶圆直接接触，避免导致所述第二金属层与所述第一晶圆之间(本实施例为所述金属通孔结构与所述第一衬底)的接触电阻增大；并且，在干法刻蚀所述第一绝缘介质层以形成所述第一通孔和所述第二通孔时，由于所述第一通孔仅暴露出所述第一金属层，所述第二通孔仅暴露出所述第一晶圆，所述第一通孔和所述第二通孔的底表面的材料单一，那么，若对所述第一绝缘介质层下方的结构进行少量刻蚀，也能避免出现刻蚀速率差异大而导致的所述第一通孔和所述第二通孔的底表面的形貌非常不平整的问题，那么，使得形成的所述阻挡层能够具有连续的结构(不会形成裂纹等缺陷)，所述阻挡层能够阻隔所述第二金属层与所述第一衬底的互溶；当所述第二金属层的材质为铝时，能够避免导致铝尖峰(Al spiking)的问题；并且，能够降低所述阻挡层的厚度，进而进一步降低接触电阻且节省成本；另外，若形成所述第二金属层之后执行合金化(alloy)工艺以去除所述第二金属层等结构中的缺陷，也能避免出现铝尖峰的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (20)

1.一种半导体器件，其特征在于，包括：
第一晶圆；
沟槽隔离环，形成于所述第一晶圆中，所述沟槽隔离环包括第一金属层；
第一绝缘介质层，形成于所述第一晶圆的表面，所述第一绝缘介质层中形成有至少一个第一通孔和至少一个第二通孔，所述第一通孔和所述第二通孔分别单独暴露出所述第一金属层的表面和所述第一晶圆的表面；
阻挡层，至少形成于所述第二通孔暴露出的所述第一晶圆的表面；以及，
第二金属层，形成于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
2.如权利要求1所述的半导体器件，其特征在于，所述第一晶圆包括衬底和形成于所述衬底上的器件层，所述沟槽隔离环形成于所述第一晶圆背面的所述衬底中，所述第一绝缘介质层形成于所述衬底的背面。
3.如权利要求1所述的半导体器件，其特征在于，所述沟槽隔离环还包括第二绝缘介质层，所述第二绝缘介质层形成于所述第一晶圆中的沟槽的侧壁和底面，所述第一金属层填充所述沟槽。
4.如权利要求1所述的半导体器件，其特征在于，所述沟槽隔离环的横截面的形状为圆形。
5.如权利要求1所述的半导体器件，其特征在于，所述沟槽隔离环的横截面的形状为方形、六边形或八边形。
6.如权利要求5所述的半导体器件，其特征在于，所述第一通孔位于所述沟槽隔离环的边长和/或边角的上方，所述第二通孔位于靠近所述沟槽隔离环的边长和/或边角的所述第一晶圆的上方。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括与所述第一晶圆键合的第二晶圆。
8.一种半导体器件，其特征在于，包括：
第一衬底；
沟槽隔离环，形成于所述第一衬底中，所述沟槽隔离环包括第一金属层；
第一绝缘介质层，形成于所述第一衬底的表面，所述第一绝缘介质层中形成有至少一个第一通孔和至少一个第二通孔，所述第一通孔和所述第二通孔分别单独暴露出所述第一金属层的表面和所述第一衬底的表面；
阻挡层，至少形成于所述第二通孔暴露出的所述第一衬底的表面；以及，
第二金属层，形成于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
9.如权利要求8所述的半导体器件，其特征在于，所述沟槽隔离环还包括第二绝缘介质层，所述第二绝缘介质层形成于所述第一衬底中的沟槽的侧壁和底面，所述第一金属层填充所述沟槽。
10.如权利要求8所述的半导体器件，其特征在于，所述沟槽隔离环的横截面的形状为圆形。
11.如权利要求8所述的半导体器件，其特征在于，所述沟槽隔离环的横截面的形状为方形、六边形或八边形。
12.如权利要求11所述的半导体器件，其特征在于，所述第一通孔位于所述沟槽隔离环的边长和/或边角的上方，所述第二通孔位于靠近所述沟槽隔离环的边长和/或边角的所述第一衬底的上方。
13.如权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括与所述第一衬底键合的第二衬底。
14.一种半导体器件的制造方法，其特征在于，包括：
提供第一晶圆；
形成沟槽隔离环于所述第一晶圆中，所述沟槽隔离环包括第一金属层；
形成第一绝缘介质层于所述第一晶圆的表面，所述第一绝缘介质层中具有至少一个第一通孔和至少一个第二通孔，所述第一通孔和所述第二通孔分别单独暴露出所述第一金属层的表面和所述第一晶圆的表面；
形成阻挡层至少于所述第二通孔暴露出的所述第一晶圆的表面；以及，
形成第二金属层于所述第一绝缘介质层上，且所述第二金属层填充所述第一通孔和所述第二通孔。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，所述第一晶圆包括衬底和形成于所述衬底上的器件层，所述沟槽隔离环形成于所述第一晶圆背面的所述衬底中，所述第一绝缘介质层形成于所述衬底的背面。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，所述沟槽隔离环的横截面的形状为圆形。
17.如权利要求14所述的半导体器件的制造方法，其特征在于，所述沟槽隔离环的横截面的形状为方形、六边形或八边形。
18.如权利要求17所述的半导体器件的制造方法，其特征在于，所述第一通孔位于所述沟槽隔离环的边长和/或边角的上方，所述第二通孔位于靠近所述沟槽隔离环的边长和/或边角的所述第一晶圆的上方。
19.如权利要求14所述的半导体器件的制造方法，其特征在于，形成所述阻挡层至少于所述第二通孔暴露出的所述第一晶圆的表面之前，所述半导体器件的制造方法还包括：溅镀所述第二通孔暴露出所述第一晶圆的表面，以去除所述第一晶圆表面附着的氧化物。
20.如权利要求14所述的半导体器件的制造方法，其特征在于，形成所述沟槽隔离环于所述第一晶圆中之前，先在所述第一晶圆和一第二晶圆的表面上分别形成键合层，然后通过所述键合层将所述第一晶圆键合到所述第二晶圆上。
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* Cited by examiner, † Cited by third party
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CN116759433A (zh) * 2021-06-09 2023-09-15 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU461334B2 (en) * 1971-04-05 1975-05-22 Rca Ogrforaxicn Radiofrequency transistor structure and method for making
FR2739742B1 (fr) * 1995-10-09 1997-12-05 Sagem Procede de fabrication de module a micro-composants et support a circuits imprimes de liaison, et produit intermediaire de mise en oeuvre du procede
US7977768B2 (en) * 2008-04-01 2011-07-12 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
CN103943642A (zh) * 2014-04-09 2014-07-23 武汉新芯集成电路制造有限公司 一种器件隔离工艺及cis器件结构
WO2017044106A1 (en) * 2015-09-10 2017-03-16 Intel Corporation Self-aligned isotropic etch of pre-formed vias and plugs for back end of line (beol) interconnects
US10163680B1 (en) * 2017-09-19 2018-12-25 Texas Instruments Incorporated Sinker to buried layer connection region for narrow deep trenches
JP2019186473A (ja) * 2018-04-16 2019-10-24 エイブリック株式会社 半導体装置及びその製造方法
CN111029352B (zh) * 2019-12-02 2022-07-01 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN111312654B (zh) * 2019-12-02 2022-06-28 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN110783358B (zh) * 2019-12-02 2022-04-15 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN111968954B (zh) * 2020-08-27 2022-07-01 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN116759433A (zh) * 2021-06-09 2023-09-15 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

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