TWI809984B - 半導體裝置與其製造方法 - Google Patents

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Abstract

製造半導體裝置的方法包含將第一晶圓接合至第二晶圓，第二晶圓包含基板、嵌入於基板的隔離結構、在基板上的電晶體與在電晶體上的互連結構。執行第一蝕刻製程，以形成第一通孔開口與第二通孔開口於基板中，第二通孔開口延伸至隔離結構，電晶體在第一通孔開口與第二通孔開口之間，且第二通孔開口比第一通孔開口還深。執行第二蝕刻製程，使得第一通孔開口延伸至基板的底部。執行第三蝕刻製程，使得第一通孔開口與第二通孔開口暴露互連結構，且第二通孔開口貫穿隔離結構。形成第一通孔件於第一通孔開口中，且形成第二通孔件於第二通孔開口中。

Description

半導體裝置與其製造方法
本揭露是關於一種半導體裝置與其製造方法。
基板通孔件可用於將一個半導體晶片連接至另一個半導體晶片或封裝體基板。舉例而言，基板通孔件可用在各種半導體裝置中，例如影像感測器、記憶體堆疊或中介層。相較於使用打線接合來連接半導體晶片，使用基板通孔件來連接半導體晶片可在速度、動力消耗與/或微型化方面具有優勢。
本揭露的一些實施方式提供一種製造半導體裝置的方法，包含將第一晶圓接合至第二晶圓，其中第二晶圓包含基板、嵌入於基板的隔離結構、在基板上的電晶體與在電晶體上的互連結構。執行第一蝕刻製程，以形成第一通孔開口與第二通孔開口於基板中，其中第二通孔開口延伸至隔離結構，電晶體在第一通孔開口與第二通孔開口之間，且第二通孔開口比第一通孔開口還深。執行第二蝕刻製程，使得第一通孔開口延伸至基板的底部。執行第三蝕刻製程，使得第一通孔開口與第二通孔開口暴露互連結構，且第二通孔開口貫穿隔離結構。形成第一通孔件於第一通孔開口中，且形成第二通孔件於第二通孔開口中。
在一些實施方式中，第二通孔開口比第一通孔開口還寬。
在一些實施方式中，在執行第一蝕刻製程之前，方法更包含：研磨第二晶圓的基板的背側表面。形成介電層於基板的背側表面。
在一些實施方式中，方法更包含：形成光阻層於第二晶圓的基板的背側表面，其中光阻層包含第一開口與第二開口，且第一開口比第二開口還窄。執行第一蝕刻製程，以形成連接光阻層的第一開口的第一通孔開口，且形成連接光阻層的第二開口的第二通孔開口。
在一些實施方式中，方法更包含：在執行第三蝕刻製程與形成第一通孔件與第二通孔件之前，沿著第一通孔開口與第二通孔開口的複數個側壁形成襯墊層。
在一些實施方式中，形成第一通孔件與第二通孔件包含：沉積導電材料於第一通孔開口與第二通孔開口中及第二晶圓上。平坦化第二晶圓以移除導電材料的多餘部分，以形成第一通孔件與第二通孔件。
在一些實施方式中，第一蝕刻製程蝕刻基板比蝕刻隔離結構還快。
在一些實施方式中，第一蝕刻製程與第二蝕刻製程使用相同的蝕刻氣體。
在一些實施方式中，在第二蝕刻製程中，第二通孔開口的深度保持相同。
在一些實施方式中，執行第一蝕刻製程以形成第一通孔開口包含：藉由包含開口的光阻層，形成第一通孔開口於基板中。沿著第一通孔開口的複數個側壁與底部表面形成鈍化層。移除在第一通孔開口的底部表面的鈍化層。蝕刻第一通孔開口的底部，以加深第一通孔開口。重複形成鈍化層、移除在第一通孔開口的底部表面的鈍化層與蝕刻第一通孔開口的底部，直到第一通孔開口的底部達到預設高度。
本揭露的一些實施方式提供一種半導體裝置，包含第一晶圓、第二晶圓、第一通孔件與第二通孔件。第二晶圓接合至第一晶圓。第二晶圓包含基板、隔離結構、電晶體與互連結構。隔離結構嵌入於基板。電晶體在基板與第一晶圓之間。互連結構在電晶體與第一晶圓之間。第一通孔件在第二晶圓的中央區域，且接觸互連結構。第二通孔件在第二晶圓的周邊區域，且接觸互連結構，其中隔離結構部分地圍繞第二通孔件。
在一些實施方式中，第二通孔件比第一通孔件還寬。
在一些實施方式中，第一通孔件包含第一部分與在第一部分之下的第二部分，且第二部分比第一部分還窄。
在一些實施方式中，第一通孔件的第二部分的高度比電晶體的源極/汲極區域的高度還高。
在一些實施方式中，半導體裝置更包含襯墊層，包覆第二通孔件。
在一些實施方式中，襯墊層接觸基板與隔離結構兩者。
在一些實施方式中，半導體裝置更包含介電層，在基板上且圍繞第一通孔件與第二通孔件。
本揭露的一些實施方式提供一種半導體裝置，包含第一晶圓、第二晶圓、電源通孔件與訊號通孔件。
第二晶圓在第一晶圓上，其中第二晶圓包含基板、隔離結構、第一電晶體與一第二電晶體與互連結構。隔離結構在基板中。第一電晶體與第二電晶體相鄰隔離結構。互連結構在電晶體與第一晶圓之間。電源通孔件貫穿基板與隔離結構至互連結構。訊號通孔件貫穿基板，其中訊號通孔件在第一電晶體與第二電晶體之間，但與隔離結構分隔。
在一些實施方式中，訊號通孔件包含第一部分與在第一部分與互連結構之間的第二部分，且第一部分比第二部分還寬。
在一些實施方式中，第二部分的頂部比隔離結構的頂部還高。
本揭露的一些實施方式的形成半導體裝置的方式可控制不同寬度的通孔開口的蝕刻速率差異。舉例而言，隔離結構可用作具有較大寬度的通孔開口的蝕刻停止層。因此，可減少不同寬度的通孔開口之間的蝕刻時間差異。此外，在一些實施方式中的訊號通孔件具有較窄的底部部分。因為有訊號通孔件的窄的底部部分存在，電晶體較不容易被訊號通孔件影響。電晶體可緊密地排列。因此，可提升單位面積中的電晶體數量。
本揭露的一些實施方式的形成半導體裝置的方式可控制不同寬度的通孔開口的蝕刻速率差異。因此，可減少不同寬度的通孔開口之間的蝕刻時間差異。此外，訊號通孔件的較窄的第二部分使訊號通孔件較不易影響電晶體。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
本揭露是關於控制具有不同寬度的通孔件開口的蝕刻速率差異。因此，半導體裝置中可形成具有不同寬度的通孔件，且具有不同寬度的通孔件可具有不同用途。
第1A圖至第7圖、第9圖與第11圖至第14圖繪示本揭露的一些實施方式的半導體裝置的製程的中間階段的橫截面視圖。參考第1A圖，提供第一晶圓100。第一晶圓100可包含基板102、電晶體104、互連結構106、介電層108與接合墊110。基板102可包含任何適合的材料，例如半導體材料(例如矽)。電晶體104置於基板102上，且電晶體104包含在基板102中的源極/汲極區域105。互連結構106用於提供電晶體104之間的電性互連，且由導電材料製成。互連結構106在電晶體104上。在一些實施方式中，互連結構106為包含導電通孔件與導電線的多層結構。導電通孔件可連接在不同層中的導電線以形成互連結構106。介電層108覆蓋基板102、電晶體104與互連結構106，以電性隔絕互連結構106中的相鄰的導電通孔件與導電線。介電層108可藉由任何適合的材料製成。在一些實施方式中，介電層108可由二氧化矽、碳化矽、低介電常數材料或類似者製成。接合墊110可置於互連結構106上，且接合墊110可電性連接至互連結構106。
參考第1B圖，提供第二晶圓200。第二晶圓200可包含基板202、電晶體204、互連結構206、介電層208、接合墊210與隔離結構212。電晶體204置於基板202的中央區域R1中，且隔離結構212嵌入於基板202的周邊區域R2。這裡的用語「中央區域」指的是電晶體204緊密形成的區域，且用語「周邊區域」指的是圍繞中央區域的區域。周邊區域R2遠離電晶體204。隔離結構212可由任何適合的介電材料製成，例如二氧化矽，且隔離結構212的材料不同於基板202。基板202、電晶體204、源極/汲極區域205、互連結構206、介電層208與接合墊210可分別類似或相同於基板102、電晶體104、源極/汲極區域105、互連結構106、介電層108與接合墊110。因此，詳細描述不在此討論。
參考第2圖，執行混合接合製程，且將第一晶圓100接合至第二晶圓200。在混合接合製程期間，將第二晶圓200翻轉並置於第一晶圓100上，以形成半導體裝置。第一晶圓100的前側表面接合至第二晶圓200的前側表面，使得接合墊110分別接合至接合墊210。此外，第一晶圓100的介電層108也接合至第二晶圓200的介電層208。在將第一晶圓100接合至第二晶圓200後，隔離結構212仍在基板202的周邊區域。
參考第3圖，研磨第二晶圓200的基板202的背側表面。可藉由任何適合的製程來研磨基板202，例如化學機械研磨(chemical mechanical polish，CMP)。參考第4圖，在基板202的背側表面形成介電層220。在一些實施方式中，介電層220可由二氧化矽、氮化矽、碳氮化矽、碳化矽、其組合或類似物製成。
參考第5圖，在第二晶圓200的基板202的背側表面形成光阻層PR。更具體而言，先在第二晶圓200的基板202的背側表面形成光阻材料。接著，執行光微影製程以形成具有圖案的光阻層PR。光阻層PR包含第一開口O1與第二開口O2，且第一開口O1比第二開口O2還窄。第一開口O1形成在基板202的中央區域R1上，但不在電晶體104與電晶體204的正上方。第二開口O2形成在基板202的周邊區域R2上，且在隔離結構212的正上方。在一些實施方式中，第一開口O1可排列成陣列。第一開口O1與第二開口O2暴露介電層220。
參考第6圖，第一開口O1與第二開口O2延伸至介電層220中。更具體而言，使用光阻層PR為遮罩，來蝕刻介電層220。第一開口O1與第二開口O2暴露第二晶圓200的基板202。
參考第7圖，執行第一蝕刻製程，以形成第一通孔開口V1與第二通孔開口V2於基板202中。第二通孔開口V2延伸至隔離結構212，電晶體204在第一通孔開口V1與第二通孔開口V2之間，且第二通孔開口V2比第一通孔開口V1還深。在第7圖中，形成第一通孔開口V1的第一部分V11。
更具體而言，使用光阻層PR與圖案化介電層220為遮罩，來執行第一蝕刻製程。因此，第一通孔開口V1連接光阻層PR的第一開口O1，且第二通孔開口V2連接光阻層PR的第二開口O2。因為第二開口O2寬於第一開口O1，第二通孔開口V2亦寬於第一通孔開口V1。第二通孔開口V2與第一通孔開口V1之間的寬度差異導致第一蝕刻製程期間的負載效應(loading effect)，且負載效應導致第二通孔開口V2與第一通孔開口V1之間的蝕刻速率差異。因為蝕刻氣體較容易移動至較寬的開口的底部，較寬的開口，例如第二通孔開口V2，比較窄的開口，例如第一通孔開口V1，以更快的速率被蝕刻。當第二通孔開口V2的底部到達且暴露隔離結構212時，第一通孔開口V1的底部高於第二通孔開口V2的底部。也就是說，第一通孔開口V1比第二通孔開口V2還淺。隔離結構212由不同於基板202的材料製成。因此。隔離結構212可用於停止第二通孔開口V2的蝕刻，而第一通孔開口V1的蝕刻仍繼續，直到第一通孔開口V1的底部到達一預設高度。換句話說，第一蝕刻製程蝕刻基板202比蝕刻隔離結構212還快。在第一蝕刻製程期間，第一通孔開口V1沒有暴露基板202。
第8A圖至第8E圖繪示第7圖的區域M中的第一蝕刻製程的詳細機制。應注意，雖然第8A圖至第8E圖是以第一通孔開口V1為例，第二通孔開口V2也以類似的方法形成。參考第8A圖至第8B圖，通過光阻層PR的第一開口O1蝕刻基板202，形成第一通孔開口V1於基板202中。藉由蝕刻氣體，例如六氟化硫(SF 6)，來蝕刻基板202。第8B圖中的製程時間很短，且第一通孔開口V1的深度很淺。然而，第一蝕刻製程也橫向地蝕刻基板202，使得第一通孔開口V1的寬度寬於第一開口O1。參考第8C圖，接著，沿著介電層220與光阻層PR的側壁、第一通孔開口V1的側壁與底部表面形成鈍化層PL1。鈍化層PL1是藉由使用沉積氣體來形成，且沉積氣體不同於第8B圖中使用的蝕刻氣體，且沉積氣體中的化學物彼此反應，以沿著第一通孔開口V1、介電層220與光阻層PR的側壁形成聚合物襯墊層。聚合物襯墊層可以是鈍化層PL1。在一些實施方式中，沉積氣體可以是含氟氣體，例如C 4F 8或C 5HF 7。參考第8D圖，藉由第8B圖中的蝕刻氣體移除在第一通孔開口V1的底部表面與光阻層PR的頂部的鈍化層PL1。接著，蝕刻暴露於第一通孔開口V1的底部的基板202，並加深第一通孔開口V1。第8E圖的蝕刻製程與第8B圖的蝕刻製程相同。重複形成鈍化層PL1、移除在第一通孔開口V1的底部表面的鈍化層PL1與蝕刻第一通孔開口V1的底部表面，直到第一通孔開口V1的底部達到一預設高度。第8C圖中的鈍化層PL1可做為在第一通孔開口V1的垂直側壁的遮罩，使得第8D圖中的第一通孔開口V1被垂直地蝕刻，但不被水平地蝕刻。
參考第9圖，執行第二蝕刻製程，使得第一通孔開口V1延伸至基板202。在第9圖中，形成第一通孔開口V1的第二部分V12。第一通孔開口V1的第二部分V12比第一部分V11還窄，且原因會在第10A圖至第10D圖中解釋。也就是說，第二通孔開口V2比第一通孔開口V1的第一部分V11還寬，且第一通孔開口V1的第一部分V11比第一通孔開口V1的第二部分V12還寬。由於電晶體204與第一通孔開口V1之間的橫向距離增加，第一通孔開口V1的窄的第二部分V12可減少後續在第一通孔開口V1中形成的通孔件對電晶體204造成的干擾。若第一通孔開口V1形成如第9圖所示，第一部分V11的形成可用於減少第二蝕刻製程期間的負載效應。舉例而言，若第一通孔開口V1的寬度完全與第一通孔開口V1的第二部分V12一樣，則第一通孔開口V1與第二通孔開口V2之間的寬度差距很顯著，使得負載效應變得嚴重。若第一通孔開口V1的寬度完全與第一通孔開口V1的第一部分V11一樣，後續形成的通孔件與電晶體204之間的距離很小。因此，後續形成的通孔件容易對電晶體204造成影響。第一蝕刻製程與第二蝕刻製程使用相同的蝕刻氣體。因此，在第二蝕刻製程中，第二通孔開口V2的深度保持相同。
第10A圖至第10D圖繪示第9圖的區域N中的第二蝕刻製程的詳細機制。參考第10A圖，藉由沿著第一通孔開口V1的第一部分V11的鈍化層PL1蝕刻基板202，以在基板202中形成第一通孔開口V1的第二部分V12。可使用第8B圖中所使用的蝕刻氣體來蝕刻基板202。第10A圖中的製程時間很短，且第一通孔開口V1的第二部分V12的深度很淺。參考第10B圖，接著，沿著介電層220與光阻層PR的側壁、第一通孔開口V1的側壁與底部表面形成鈍化層PL2。可使用第8C圖中所使用的沉積氣體來形成鈍化層PL2。沉積鈍化層PL2的時間較長，使得鈍化層PL2比鈍化層PL1厚。參考第10C圖，藉由第10A圖中的蝕刻氣體移除在第一通孔開口V1的底部表面的鈍化層PL2。接著，蝕刻暴露於第一通孔開口V1的底部的基板202，並加深第一通孔開口V1。鈍化層PL2可做為在第一通孔開口V1的垂直側壁的遮罩，使得第10D圖中的第一通孔開口V1被垂直地蝕刻，但不被水平地蝕刻。因為鈍化層PL2比鈍化層PL1還厚，第一通孔開口V1的第二部分V12變得比較窄。第10D圖的蝕刻製程與第10A圖的蝕刻製程相同。重複形成鈍化層PL2、移除在第一通孔開口V1的底部表面的鈍化層PL2與蝕刻第一通孔開口V1的底部表面，直到第一通孔開口V1的底部到達基板202的底部。接著，移除鈍化層PL2。應注意，雖然第10A圖至第10D圖繪示第一通孔開口V1的側壁是螺旋狀，第一通孔開口V1與第二通孔開口V2的側壁也可以是直的。此外，第一通孔開口V1的整體側壁與第二通孔開口V2的整體側壁也可以視為直的，如第9圖所示。
參考第11圖，執行第三蝕刻製程，使得第一通孔開口V1與第二通孔開口V2暴露互連結構206，且第二通孔開口V2貫穿隔離結構212。因為隔離結構212的存在，可減少第一通孔開口V1與第二通孔開口V2之間的蝕刻差異。更具體而言，因為負載效應的關係，第三蝕刻製程以較快的速度蝕刻第二通孔開口V2。然而，對於第二通孔開口V2而言，蝕刻距離是較大的。因此，第二通孔開口V2與第一通孔開口V1可實質上在相同時間到達互連結構206。接著，移除光阻層PR。
參考第12圖，在執行第三蝕刻製程之後，沿著第一通孔開口V1與第二通孔開口V2的側壁形成襯墊層230。在一些實施方式中，先共形地沿著第一通孔開口V1與第二通孔開口V2的側壁與底部及介電層220的頂表面形成介電層。接著，移除在第一通孔開口V1與第二通孔開口V2的底部及介電層220的頂表面的介電層，以沿著第一通孔開口V1與第二通孔開口V2的側壁形成襯墊層230。在一些實施方式中，襯墊層230可由任何適合的介電材料形成，例如二氧化矽，且襯墊層230 可藉由化學氣相沉積或原子層沉積製成。
參考第13圖至第14圖，形成第一通孔件250於第一通孔開口V1中，且形成第二通孔件260於第二通孔開口V2中。更具體而言，沉積導電材料240於第一通孔開口V1與第二通孔開口V2中及第二晶圓200上。導電材料240可包含依序沉積在第一通孔開口V1與第二通孔開口V2的側壁上的屏障層、晶種層與金屬層。導電材料240可由氮化鈦、氮化鉭、鉭、鈦、銅、其組合或類似物製成。接著，平坦化第二晶圓200以移除導電材料240的多餘部分，以形成第一通孔件250與第二通孔件260。
所得的半導體裝置繪示於第14圖中，且第15圖繪示本揭露的一些實施方式中的半導體裝置的上視圖。第14圖是沿著第15圖的線A-A的橫截面視圖。半導體裝置包含第一晶圓100、第二晶圓200、第一通孔件250與第二通孔件260。第二晶圓200接合至第一晶圓100，且第二晶圓200包含基板202、嵌入於基板202的隔離結構212、在基板202與第一晶圓100之間的電晶體204以及在電晶體204與第一晶圓100之間的互連結構206。第一通孔件250在第二晶圓200的中央區域R1，且接觸互連結構206。電晶體204相鄰隔離結構212。也就是說，其中一個電晶體204在隔離結構212與另一個電晶體204之間。第一通孔件250在第二晶圓200的中央區域R1，且接觸互連結構206。第二通孔件260在第二晶圓200的周邊區域R2，且接觸互連結構206。隔離結構212部分地圍繞第二通孔件260。在第15圖中，第一通孔件250可排列成陣列，且第二通孔件260排列在陣列的周邊區域。
第一通孔件250為用於傳輸訊號的訊號通孔件，且在電晶體204之間，但與隔離結構212分隔。第二通孔件260為用於傳輸電力的電源通孔件(例如VDD與VSS)，且貫穿基板202與隔離結構212至互連結構206。第二通孔件260比第一通孔件250還寬，且第一通孔件250包含第一部分252與在第一部分252之下的第二部分254。換句話說，第二部分254在第一部分252與互連結構206之間，且第一部分252比第二部分254還寬。第二部分254比第一部分252還窄。第一通孔件250的窄的第二部分254與相鄰的電晶體204藉由排除區域(keep-out zone)分隔開。若第一通孔件250與電晶體204間的距離小於排除區域，第一通孔件250可能會對第一通孔件250造成負面影響。因為第一通孔件250的第二部分254形成的更窄，因此本揭露的一些實施方式的電晶體204可排列的更緊密。此外，第一通孔件250的第二部分254的高度比電晶體204的源極/汲極區域205的高度還高。因此，第一通孔件250的寬的第一部分252不會對電晶體204造成負面影響。第二部分254的頂部比隔離結構212的頂部還高。
半導體裝置更包含襯墊層230與介電層220。襯墊層230包覆第一通孔件250與第二通孔件260，且襯墊層230接觸基板202與隔離結構212兩者。介電層220在基板202上且圍繞第一通孔件250與第二通孔件260。
本揭露的一些實施方式的形成半導體裝置的方式可控制不同寬度的通孔開口的蝕刻速率差異。舉例而言，隔離結構可用作具有較大寬度的通孔開口的蝕刻停止層。因此，可減少不同寬度的通孔開口之間的蝕刻時間差異。此外，在一些實施方式中的訊號通孔件具有較窄的底部部分。因為有訊號通孔件的窄的底部部分存在，電晶體較不容易被訊號通孔件影響。電晶體可緊密地排列。因此，可提升單位面積中的電晶體數量。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100:第一晶圓 102:基板 104:電晶體 105:源極/汲極區域 106:互連結構 108:介電層 110:接合墊 200:第二晶圓 202:基板 204:電晶體 205:源極/汲極區域 206:互連結構 208:介電層 210:接合墊 212:隔離結構 220:介電層 230:襯墊層 240:導電材料 250:第一通孔件 252:第一部分 254:第二部分 260:第二通孔件 A-A:線 O1:第一開口 O2:第二開口 M:區域 N:區域 R1:中央區域 R2:周邊區域 PL1:鈍化層 PL2:鈍化層 PR:光阻層 V1:第一通孔開口 V11:第一部分 V12:第二部分 V2:第二通孔開口
第1A圖至第7圖繪示本揭露的一些實施方式的半導體裝置的製程的中間階段的橫截面視圖。 第8A圖至第8E圖繪示第7圖的區域M中的第一蝕刻製程的詳細機制。 第9圖繪示本揭露的一些實施方式的半導體裝置的製程的中間階段的橫截面視圖。 第10A圖至第10D圖繪示第9圖的區域N中的第二蝕刻製程的詳細機制。 第11圖至第14圖繪示本揭露的一些實施方式的半導體裝置的製程的中間階段的橫截面視圖。 第15圖繪示本揭露的一些實施方式中的半導體裝置的上視圖。
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102:基板
104:電晶體
105:源極/汲極區域
106:互連結構
108:介電層
110:接合墊
202:基板
204:電晶體
205:源極/汲極區域
206:互連結構
208:介電層
210:接合墊
212:隔離結構
220:介電層
230:襯墊層
250:第一通孔件
252:第一部分
254:第二部分
260:第二通孔件
V1:第一通孔開口
V11:第一部分
V12:第二部分

Claims (19)

  1. 一種製造半導體裝置的方法，包含：將一第一晶圓接合至一第二晶圓，其中該第二晶圓包含一基板、嵌入於該基板的一隔離結構、在該基板上的一電晶體與在該電晶體上的一互連結構；執行一第一蝕刻製程，以形成一第一通孔開口與一第二通孔開口於該基板中，其中該第二通孔開口延伸至該隔離結構，該電晶體在該第一通孔開口與該第二通孔開口之間，且該第二通孔開口比該第一通孔開口還深；執行一第二蝕刻製程，使得該第一通孔開口延伸至該基板的一底部；執行一第三蝕刻製程，使得該第一通孔開口與該第二通孔開口暴露該互連結構，且該第二通孔開口貫穿該隔離結構；以及形成一第一通孔件於該第一通孔開口中，且形成一第二通孔件於該第二通孔開口中。
  2. 如請求項1所述之方法，其中該第二通孔開口比該第一通孔開口還寬。
  3. 如請求項1所述之方法，其中在執行該第一蝕刻製程之前，該方法更包含：研磨該第二晶圓的該基板的一背側表面；以及形成一介電層於該基板的該背側表面。
  4. 如請求項1所述之方法，更包含：形成一光阻層於該第二晶圓的該基板的一背側表面，其中該光阻層包含一第一開口與一第二開口，且該第一開口比該第二開口還窄；以及執行該第一蝕刻製程，以形成連接該光阻層的該第一開口的該第一通孔開口，且形成連接該光阻層的該第二開口的該第二通孔開口。
  5. 如請求項1所述之方法，更包含：在執行該第三蝕刻製程與形成該第一通孔件與該第二通孔件之前，沿著該第一通孔開口與該第二通孔開口的複數個側壁形成一襯墊層。
  6. 如請求項1所述之方法，其中形成該第一通孔件與該第二通孔件包含：沉積一導電材料於該第一通孔開口與該第二通孔開口中及該第二晶圓上；以及平坦化該第二晶圓以移除該導電材料的一多餘部分，以形成該第一通孔件與該第二通孔件。
  7. 如請求項1所述之方法，其中該第一蝕刻製程蝕刻該基板比蝕刻該隔離結構還快。
  8. 如請求項1所述之方法，其中該第一蝕刻製程與該第二蝕刻製程使用相同的蝕刻氣體。
  9. 如請求項1所述之方法，其中在該第二蝕刻製程中，該第二通孔開口的一深度保持相同。
  10. 如請求項1所述之方法，其中執行該第一蝕刻製程以形成該第一通孔開口包含：藉由包含一開口的一光阻層，形成該第一通孔開口於該基板中；沿著該第一通孔開口的複數個側壁與一底部表面形成一鈍化層；移除在該第一通孔開口的該底部表面的該鈍化層；蝕刻該第一通孔開口的一底部，以加深該第一通孔開口；以及重複形成該鈍化層、移除在該第一通孔開口的該底部表面的該鈍化層與蝕刻該第一通孔開口的該底部，直到該第一通孔開口的該底部達到一預設高度。
  11. 一種半導體裝置，包含：一第一晶圓；一第二晶圓，接合至該第一晶圓，其中該第二晶圓包含：一基板；一隔離結構，嵌入於該基板； 一電晶體，在該基板與該第一晶圓之間；以及一互連結構，在該電晶體與該第一晶圓之間；一第一通孔件，在該第二晶圓的一中央區域，且接觸該互連結構；一第二通孔件，在該第二晶圓的一周邊區域，且接觸該互連結構，其中該隔離結構部分地圍繞該第二通孔件；以及一襯墊層，包覆該第二通孔件。
  12. 如請求項11所述之半導體裝置，其中該第二通孔件比該第一通孔件還寬。
  13. 如請求項11所述之半導體裝置，其中該第一通孔件包含一第一部分與在該第一部分之下的一第二部分，且該第二部分比該第一部分還窄。
  14. 如請求項13所述之半導體裝置，其中該第一通孔件的該第二部分的一高度比該電晶體的一源極/汲極區域的一高度還高。
  15. 如請求項11所述之半導體裝置，其中該襯墊層接觸該基板與該隔離結構兩者。
  16. 如請求項11所述之半導體裝置，更包含一 介電層，在該基板上且圍繞該第一通孔件與該第二通孔件。
  17. 一種半導體裝置，包含：一第一晶圓；一第二晶圓，在該第一晶圓上，其中該第二晶圓包含：一基板；一隔離結構，在該基板中；一第一電晶體與一第二電晶體，相鄰該隔離結構；以及一互連結構，在該電晶體與該第一晶圓之間；一電源通孔件，貫穿該基板與該隔離結構至該互連結構；一訊號通孔件，貫穿該基板，其中該訊號通孔件在該第一電晶體與該第二電晶體之間，但與該隔離結構分隔；以及一襯墊層，包覆該電源通孔件。
  18. 如請求項17所述之半導體裝置，其中該訊號通孔件包含一第一部分與在該第一部分與該互連結構之間的一第二部分，且該第一部分比該第二部分還寬。
  19. 如請求項18所述之半導體裝置，其中該第二部分的一頂部比該隔離結構的一頂部還高。
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