JP2006054285A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 プラズマチャージによる平坦化補助パターンへのダメージを抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 仮想領域２４は、本半導体装置の最大金属パターンであるパッドの配置面積と同一の面積を有しており、平坦化補助パターン配置領域２２は、パッドの複数個分の面積を有している。各仮想領域２４の略中央には、平坦化補助パターン２３に囲まれるように、１つ放電パターン２５が形成されている。放電パターン２５は、コンタクト１５ｄを介してｐ型シリコン基板である半導体基板に形成されたｎ＋不純物拡散層に接続されている。即ち、ｎ＋不純物拡散層と半導体基板とは、ｐｎ接合ダイオードを構成し、放電パターン２５にチャージされた電子を半導体基板に放電することが可能になっている。
【選択図】 図２

Description

本発明は、平坦化補助パターンを備えた半導体装置及びその製造方法に関する。

多層配線構造を有する半導体装置の製造プロセスにおいて、下層配線層上に形成された絶縁膜の表面には、下層配線層における金属配線の有無に応じた凹凸が形成され、上層配線層の形成を困難にする。このため、上層配線層の形成前に、ＣＭＰ（Chemical Mechanical Polishing）等によって絶縁膜表面の平坦化が行われている。ここで、ＣＭＰによって十分な平坦性を得るためには、絶縁膜表面の凹凸の分布、即ち、下層配線層における金属配線の疎密分布が略均一であることが望ましい。このため、特許文献１に示すように、下層配線層の金属配線が疎の領域に、平坦化補助パターンを備えることによって、疎密分布の補正がなされている。

特開平５−２６７４６０号公報 特開２０００−１８３０４３号公報

しかしながら、金属配線が疎の領域の面積が大きいと、当該領域に配置すべき平坦化補助パターンの総面積が大きくなるため、下層配線層を形成する際のプラズマ処理等によって、多くの電荷が平坦化補助パターンにチャージされる。この結果、多大なプラズマダメージを被って一部の平坦化補助パターンが欠損し、絶縁膜表面の平坦性が損なわれる恐れがあった。

一方、半導体装置に対するプラズマダメージを抑制するために、トランジスタのゲート電極に接続される金属配線の近傍に、チャージされた電荷を半導体基板に逃がすことが可能な放電パターンを備える技術が提案されている（例えば、特許文献２）。これによれば、金属配線層をプラズマエッチングで形成する際に、金属配線と放電パターンとが完全に分離するまでの間、金属配線にチャージされる電子を半導体基板に逃がすことが可能となる。

しかしながら、特許文献２に示された技術は、トランジスタのゲート絶縁膜の保護を目的とするものであるため、平坦化補助パターンを含むそれ以外の部位の保護については考慮されていない。

本発明は上記問題を鑑みてなされたものであり、その目的は、プラズマチャージによる平坦化補助パターンへのダメージを抑制することが可能な半導体装置及びその製造方法を提供することにある。

本発明の半導体装置は、半導体基板上に、絶縁膜を隔てて複数の金属配線層が形成された半導体装置であって、前記複数の金属配線層のうちの少なくとも１つは、当該半導体装置の回路動作に使用される金属配線と、前記金属配線の疎密分布が疎の領域に形成された平坦化補助パターンと、前記平坦化補助パターンに囲まれるように配置され、前記平坦化補助パターンにチャージされた電荷を前記半導体基板に放出可能な放電パターンとを備えたことを特徴とする。

これによれば、平坦化補助パターンに囲まれるように放電パターンを配置しているため、金属配線層を形成する際等のプラズマ処理によって、平坦化補助パターンにチャージされる電荷を、放電パターンを介して半導体基板に逃がすことが可能となる。この結果、平坦化補助パターンに対するプラズマダメージを抑制することが可能となる。

この半導体装置において、前記放電パターンは、前記平坦化補助パターンが配置される平坦化補助パターン配置領域内において、当該半導体装置のすべての金属配線層に含まれる金属パターンの中で最大の配置面積を有する金属パターンと同一面積の領域に１つ以上の割合で配置されているのが望ましい。

これによれば、平坦化補助パターンが配置される平坦化補助パターン配置領域内において、放電パターンが、当該半導体装置の最大金属パターンと同一面積の領域に１つ以上の割合で配置されているため、最大金属パターンがプラズマダメージによって欠損することなく形成可能な製造条件下において、平坦化補助パターンの欠損を抑制することが可能となる。

本発明の半導体装置の製造方法は、半導体基板上に、絶縁膜を隔てて複数の金属配線層が形成される半導体装置の製造方法であって、当該半導体装置の回路動作に使用される金属配線と、前記金属配線の疎密分布が疎の領域に形成される平坦化補助パターンとを有する前記金属配線層に、前記平坦化補助パターンにチャージされた電荷を前記半導体基板に放出可能な放電パターンを、前記平坦化補助パターンに囲まれるように配置することを特徴とする。

これによれば、平坦化補助パターンに囲まれるように放電パターンを配置しているため、金属配線層を形成する際等のプラズマ処理によって、平坦化補助パターンにチャージされる電荷を、放電パターンを介して半導体基板に逃がすことが可能となる。この結果、平坦化補助パターンに対するプラズマダメージを抑制することが可能となる。

以下、本発明の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態の半導体装置を示す図であり、（ａ）は、全体正面図、（ｂ）は、拡大断面図である。

図１（ｂ）に示すように、本実施形態の半導体装置１０は、トランジスタＴＲ等の回路素子が多数形成されたｐ型シリコン基板からなる半導体基板１１を備えており、半導体基板１１の上層には、それぞれ絶縁膜１２を隔てて複数の金属配線層ＡＬ１〜ＡＬ４が形成されている。最上層に形成された第４の金属配線層ＡＬ４には、パッド１３が形成されている。パッド１３は、図１（ａ）に示すように、略四角形の形状を有しており、半導体装置１０の周縁部近傍に複数備えられている。このパッド１３を介して、半導体装置１０と外部回路との間で、信号や電源の授受が行われる。

図１（ｂ）に戻って、第１〜第３の金属配線層ＡＬ１〜ＡＬ３には、前記信号や電源を伝達するための金属配線１４が形成されている。また、絶縁膜１２の内部には、半導体基板１１と第１の金属配線層ＡＬ１、或いは、各金属配線層ＡＬ１〜ＡＬ４間の電気的接続を行うコンタクト１５が形成されている。このコンタクト１５と金属配線１４とによって、回路素子間、或いは回路素子とパッド１３との電気的接続がなされ、半導体装置１０の回路動作が可能となっている。

ここで、本実施形態の半導体装置１０においては、すべての金属配線層ＡＬ１〜ＡＬ４に形成された金属配線１４やパッド１３等の金属パターンの中で、パッド１３が最大の配置面積（下地の絶縁膜１２を被覆する面積）を有している。

図２は、半導体装置１０を第１の金属配線層ＡＬ１上から見た拡大平面図であり、第１の金属配線層ＡＬ１に形成された各金属パターンのレイアウトを示している。図３は、そのＡ−Ａ断面図である。

図３に示すように、半導体基板１１には、素子分離部１６で囲まれた素子領域１７にトランジスタＴＲが形成されている。具体的には、素子領域１７に、ソース／ドレイン領域を構成するｎ＋不純物拡散層１８，１９が形成されており、素子領域１７上には、ゲート絶縁膜２０を挟んで、ゲート電極２１が形成されている。

半導体基板１１及びゲート電極２１の上面には、絶縁膜１２が堆積しており、絶縁膜１２の上面には、第１の金属配線層ＡＬ１が形成されている。

図２及び図３に示すように、ｎ＋不純物拡散層１８は、絶縁膜１２を貫通するコンタクト１５ａを介して第１の金属配線層ＡＬ１の金属配線１４ａに接続され、ｎ＋不純物拡散層１９は、コンタクト１５ｂを介して第１の金属配線層ＡＬ１の金属配線１４ｂに接続されている。また、金属配線１４ａは、コンタクト１５ｃを介してゲート電極２１に接続されている。

ここで、金属配線１４ａ，１４ｂ等の金属配線で囲まれた領域２２には、広い範囲で金属配線が配置されていないため、第１の金属配線層ＡＬ１の疎密分布が略均一になるように、略正方形の小さな平坦化補助パターン２３が多数配置されている
また、領域２２（以下、「平坦化補助パターン配置領域２２」という。）は、二点鎖線によって複数の領域２４に区分されている。各領域２４は、パッド１３の配置面積と同一の面積を有する仮想領域であり、平坦化補助パターン配置領域２２が、少なくともパッド１３の複数個分の面積を有していることを示している。

各仮想領域２４の略中央には、平坦化補助パターン２３に囲まれるように、１つ放電パターン２５が形成されている。放電パターン２５は、図３に示すように、コンタクト１５ｄを介して半導体基板１１に形成されたｎ＋不純物拡散層２６に接続されている。前述したように、半導体基板１１はｐ型シリコン基板であるため、ｎ＋不純物拡散層２６と半導体基板１１とは、ｐｎ接合ダイオードを構成し、放電パターン２５にチャージされた電子を半導体基板１１に放電することが可能になっている。

次に、放電パターン２５の作用について、図面を用いて説明する。図４（ａ）〜（ｃ）は、第１の金属配線層ＡＬ１をプラズマエッチングによって形成する様子を示す断面図である。

第１の金属配線層ＡＬ１を形成する際には、絶縁膜１２上に金属膜３０を堆積し、さらに、金属膜３０上にレジスト膜を成膜した後、レジスト膜をフォトリソグラフィーによってパターニングすることによって、図４（ａ）に示すように、各金属パターン（金属配線１４ａ，１４ｂ、平坦化補助パターン２３、放電パターン２５）を形成するためのレジスト膜３１が金属膜３０上に残る。次いで、パターニングされたレジスト膜３１をマスクとして金属膜３０をプラズマエッチングによって食刻することで、各金属パターン１４ａ，１４ｂ，２３，２５が形成されていく。

図４（ｂ）に示すように、金属膜３０は、エッチングによって各金属パターン１４ａ，１４ｂ，２３，２５に完全に分離されるまでは一体的であるため、第１の金属配線層ＡＬ１にチャージされる電子は、放電パターン２５を経由して半導体基板１１に放電される。ここで、図４（ｃ）に示すように、エッチングが進行して各金属パターン１４ａ，１４ｂ，２３，２５間に残った金属膜３０が薄くなり、部分的に分離が始まった状態では、各金属パターン１４ａ，１４ｂ，２３，２５間の電気抵抗が高くなるが、本実施形態では、所定の領域（仮想領域２４）毎に放電パターン２５を備えているため、効率的な放電が可能になっている。

プラズマエッチングによって各金属パターン１４ａ，１４ｂ，２３，２５が完全に分離した後、レジスト膜は除去されて、図３に示した状態となる。その後、第２〜第４の金属配線層ＡＬ２〜ＡＬ４を、それぞれ絶縁膜１２を隔てて形成することによって、半導体装置１０が完成する。ここで、第２及び第３の金属配線層ＡＬ２，ＡＬ３についても、その上層に形成される絶縁膜１２の表面を平坦化する必要がある場合には、金属配線１４が疎の領域に平坦化補助パターン２３を配置するとともに、パッド１３と同一面積の仮想領域２４に１つの割合で、ｎ＋不純物拡散層２６に接続された放電パターン２５を配置する。

なお、図２に示すように、トランジスタＴＲのゲート電極２１に接続された金属配線１４ａの近傍には、放電パターン４０が備えられおり、放電パターン４０は、コンタクト１５ｅによって、半導体基板１１上に形成されたｎ＋不純物拡散層（図示せず）に接続されている。この放電パターン４０は、トランジスタＴＲのゲート絶縁膜２０に対するプラズマダメージを抑制するためのものであるが、平坦化補助パターン配置領域２２に配置される放電パターン２５と同一の作用を有する。このため、放電パターン４０の周囲に平坦化補助パターン２３が配置される場合には、放電パターン４０を、平坦化補助パターン２３を保護するための放電パターンの１つとみなすことができる。

以上説明したように、本実施形態の半導体装置及びその製造方法によれば、以下の効果を得ることができる。

（１）本実施形態によれば、平坦化補助パターン２３に囲まれるように放電パターン２５を配置しているため、第１の金属配線層ＡＬ１を形成する際のプラズマエッチングによって、平坦化補助パターン２３にチャージされる電子を、放電パターン２５を介して半導体基板１１に逃がすことが可能となる。この結果、平坦化補助パターン２３に対するプラズマダメージを抑制することが可能となる。

（２）本実施形態によれば、平坦化補助パターン配置領域２２内において、すべての金属配線層ＡＬ１〜ＡＬ４に含まれる金属パターンの中で最大の配置面積を有する金属パターン（パッド１３）と同一面積の仮想領域２４毎に、１つの放電パターン２５を配置している。このため、パッド１３がプラズマダメージによって欠損することなく形成可能な製造条件下において、平坦化補助パターン２３の欠損を抑制することが可能となる。

なお、本発明の実施形態は、以下のように変更してもよい。

・前記実施形態では、パッド１３と同一面積の仮想領域２４に１つの放電パターン２５を備えているが、仮想領域２４に複数の放電パターン２５を備えれば、より効果的な放電が可能となる。或いは、１つの放電パターン２５を備える仮想領域２４の面積を、パッド１３より小さくすればするほど、より効果的な放電が可能となる。いずれの場合も、パッド１３と同一面積の仮想領域２４に１つ以上の割合で放電パターン２５が配置されることになる。

・各金属配線層ＡＬ１〜ＡＬ４に含まれる金属パターンの中で、最大の配置面積を有する金属パターンは、パッド１３に限られず、ＭＩＭ（Metal Insulator Metal）キャパシタの電極等、他の金属パターンであってもよい。

・前記実施形態では、半導体基板１１とｎ＋不純物拡散層２６とで構成されるｐｎ接合ダイオードを介して、チャージされた電荷を半導体基板１１に放出するようにしているが、電荷を半導体基板１１に放出可能な構成であればよく、ｐｎ接合ダイオードに限定されるものではない。

・半導体基板１１としては、ｐ型シリコン基板に限定されず、ｎ型シリコン基板にも適用可能である。

本実施形態の半導体装置を示す図であり、（ａ）は、その全体正面図、（ｂ）は、その拡大断面図。 第１の金属配線層の拡大平面図。 図２のＡ−Ａ断面図。 （ａ）〜（ｃ）は、金属配線層をプラズマエッチングによって形成する様子を示す断面図。

符号の説明

１０…半導体装置、１１…半導体基板、１２…絶縁膜、１３…金属配線層を構成する金属パターンとしてのパッド、１４，１４ａ，１４ｂ…金属配線層を構成する金属パターンとしての金属配線、１５，１５ａ〜１５ｅ…コンタクト、１６…素子分離部、１７…素子領域、１８，１９…ｎ＋不純物拡散層、２０…ゲート絶縁膜、２１…ゲート電極、２２…平坦化補助パターン配置領域、２３…金属配線層を構成する金属パターンとしての平坦化補助パターン、２４…仮想領域、２５…金属配線層を構成する金属パターンとしての放電パターン、２６…ｎ＋不純物拡散層、３０…金属膜、３１…レジスト膜、４０…金属配線層を構成する金属パターンとしての放電パターン、ＡＬ１〜ＡＬ４…金属配線層、ＴＲ…トランジスタ。

Claims (3)

1. 半導体基板上に、絶縁膜を隔てて複数の金属配線層が形成された半導体装置であって、
   前記複数の金属配線層のうちの少なくとも１つは、
   当該半導体装置の回路動作に使用される金属配線と、
   前記金属配線の疎密分布が疎の領域に形成された平坦化補助パターンと、
   前記平坦化補助パターンに囲まれるように配置され、前記平坦化補助パターンにチャージされた電荷を前記半導体基板に放出可能な放電パターンと、
   を備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、前記放電パターンは、前記平坦化補助パターンが配置される平坦化補助パターン配置領域内において、当該半導体装置のすべての金属配線層に含まれる金属パターンの中で最大の配置面積を有する金属パターンと同一面積の領域に１つ以上の割合で配置されていることを特徴とする半導体装置。
3. 半導体基板上に、絶縁膜を隔てて複数の金属配線層が形成される半導体装置の製造方法であって、
   当該半導体装置の回路動作に使用される金属配線と、前記金属配線の疎密分布が疎の領域に形成される平坦化補助パターンとを有する前記金属配線層に、前記平坦化補助パターンにチャージされた電荷を前記半導体基板に放出可能な放電パターンを、前記平坦化補助パターンに囲まれるように配置することを特徴とする半導体装置の製造方法。
   
   

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