CN113394268B - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN113394268B CN113394268B CN202110643596.7A CN202110643596A CN113394268B CN 113394268 B CN113394268 B CN 113394268B CN 202110643596 A CN202110643596 A CN 202110643596A CN 113394268 B CN113394268 B CN 113394268B
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- opening
- back surface
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims description 27
- 239000010410 layer Substances 0.000 claims abstract description 341
- 239000000758 substrate Substances 0.000 claims abstract description 181
- 229910052751 metal Inorganic materials 0.000 claims abstract description 137
- 239000002184 metal Substances 0.000 claims abstract description 137
- 239000011241 protective layer Substances 0.000 claims abstract description 28
- 239000012790 adhesive layer Substances 0.000 claims abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 20
- 239000007769 metal material Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 239000004332 silver Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- 229920000620 organic polymer Polymers 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 238000003466 welding Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 239000002356 single layer Substances 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010891 electric arc Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000012421 spiking Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供具有器件区的第一晶圆，第一晶圆包括衬底和形成于衬底正面的器件层；开设沟槽于器件区的衬底背面中；形成第一绝缘介质层于沟槽的内表面和器件区的衬底背面；填充保护层于沟槽中；形成第一开口于器件区的衬底背面上的第一绝缘介质层中，第一开口暴露出保护层和沟槽开口外围的器件区的部分的衬底背面；去除保护层；形成粘合层至少于第一开口暴露出的沟槽开口外围的器件区的部分衬底背面；以及，填充金属层于沟槽和第一开口中。本发明的技术方案能够避免导致接触电阻增大以及铝尖峰等问题，提高了半导体器件的制造工艺的稳定性以及提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
对于半导体技术而言，常常需要对半导体器件进行加压工作，例如对于3D IC器件，需要对顶层晶圆(TOP wafer)进行背面加压(例如TOF器件)。
顶层晶圆背面的硅衬底中形成有深沟槽隔离结构，顶层晶圆背面的硅衬底以及深沟槽隔离结构上覆盖有绝缘介质层，现有的实现背面加压的方法为：在绝缘介质层中刻蚀形成通孔，通孔同时暴露出深沟槽隔离结构的顶面和深沟槽隔离结构外围的部分硅衬底的顶面；再向通孔的内表面沉积Ti/TiN作为粘合层；接着，沉积金属Al于通孔中和绝缘介质层上，并刻蚀金属Al，以形成金属栅格层，通过金属栅格层连接到硅衬底来实现对整个器件进行背面加压。其中，Ti/TiN将金属Al和硅衬底连接起来，同一通孔中的金属Al与下方的硅衬底、深沟槽隔离结构中的金属W同时电连接，可以起到维持金属W和硅衬底的电势相等的作用。
但是，在绝缘介质层中进行干法刻蚀形成通孔时，为了将暴露出的部分硅衬底和深沟槽隔离结构的顶表面上的绝缘介质层去除完全，会延长刻蚀时间，对绝缘介质层下方的硅衬底和深沟槽隔离结构也进行少量的刻蚀，而由于硅衬底和深沟槽隔离结构涉及到的材料包括硅以及深沟槽隔离结构中的金属W和绝缘材料，使得对绝缘介质层下方的各个结构的刻蚀速率差异大，导致通孔底表面的形貌非常不平整，这样会导致后续形成粘合层时存在如下问题：
(1)对绝缘介质层下方的硅衬底和深沟槽隔离结构进行少量刻蚀时，会轰击深沟槽隔离结构中暴露出的金属W，导致金属W溅射到“干净的硅衬底的表面”；在覆盖粘合层之后，由于暴露出的硅衬底的表面存在一层溅射的金属W，导致粘合层无法与硅衬底直接接触反应(例如无法使得Ti和Si接触反应形成TiSi2)，从而导致此处接触电阻非常大；并且，由于金属W溅射到硅衬底上，导致加压之后会发生电弧放电的问题，即Arcing的问题；
(2)由于通孔底表面的形貌非常不平整(凹凸不平)，导致通孔的底表面很难形成连续的粘合层；若粘合层有裂纹或其他缺陷时，将导致粘合层无法阻隔金属Al与硅衬底的互溶，发生铝尖峰(Al spiking)的问题。
因此，需要对现有的实现晶圆加压的工艺进行改进，以解决上述问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够避免导致接触电阻增大以及铝尖峰等问题，提高了半导体器件的制造工艺的稳定性以及提高了半导体器件的性能。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供具有器件区的第一晶圆，所述第一晶圆包括衬底和形成于所述衬底正面的器件层；
开设沟槽于所述器件区的衬底背面中，所述衬底背面与正面为相对的面；
形成第一绝缘介质层于所述沟槽的内表面和所述器件区的衬底背面上；
填充保护层于所述沟槽中，所述保护层至少填满所述沟槽开口；
形成第一开口于所述器件区的衬底背面上的第一绝缘介质层中，所述第一开口暴露出所述保护层和所述沟槽开口外围的器件区的部分衬底背面；
去除所述保护层；
形成粘合层至少于所述第一开口暴露出的所述沟槽开口外围的器件区的部分衬底背面；以及，
填充金属层于所述沟槽和所述第一开口中。
可选地，所述沟槽贯穿所述衬底；或者，所述衬底中形成有浅沟槽隔离结构，所述沟槽暴露出所述浅沟槽隔离结构。
可选地，所述第一绝缘介质层包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述保护层的材质包括有机聚合物，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种，所述金属层的材质包括钨、铝、铜、银和金中的至少一种。
可选地，填充所述金属层于所述沟槽和所述第一开口中的步骤包括：
覆盖金属材料于所述第一绝缘介质层上，所述金属材料将所述沟槽和所述第一开口填满；
刻蚀去除部分厚度的所述金属材料，以使得形成的所述金属层的顶面与所述第一绝缘介质层的顶面齐平；或者，采用形成所述第一开口时的掩膜版刻蚀去除所述第一绝缘介质层上的金属材料，以使得形成的所述金属层的顶面高于所述第一绝缘介质层的顶面。
可选地，所述半导体器件的制造方法还包括：覆盖第二绝缘介质层于所述第一绝缘介质层上，且所述第二绝缘介质层将所述金属层掩埋在内。
可选地，所述半导体器件的制造方法还包括：形成第二开口于所述第二绝缘介质层中，所述第二开口暴露出所述金属层的顶面；或者，平坦化所述第二绝缘介质层，直至暴露出所述金属层的顶面。
可选地，所述半导体器件的制造方法还包括：形成金属栅格层于所述金属层上，所述金属栅格层与所述金属层电连接。
可选地，所述第一晶圆还具有环绕所述器件区的焊盘区；开设所述沟槽于所述器件区的衬底背面中的同时，还开设环形沟槽于所述焊盘区的衬底背面中，以使得所述第一绝缘介质层和所述金属层也至少形成于所述环形沟槽中。
可选地，所述半导体器件的制造方法还包括：
形成通孔插塞结构于所述焊盘区的衬底背面中以及形成沟槽隔离环于所述器件区的衬底背面中，所述环形沟槽环绕所述通孔插塞结构，所述沟槽环绕所述沟槽隔离环。
可选地，开设所述沟槽于所述器件区的衬底背面中之前，先在所述器件层的远离所述衬底的一面和一第二晶圆的表面上分别形成键合层，然后通过所述键合层将所述第一晶圆键合到所述第二晶圆上。
本发明还提供了一种半导体器件，包括：
第一晶圆，具有器件区，所述第一晶圆包括衬底和形成于所述衬底正面的器件层；
沟槽，开设于所述器件区的衬底背面中，所述衬底背面与正面为相对的面；
第一绝缘介质层，形成于所述沟槽的内表面和所述器件区的衬底背面上，所述器件区的衬底背面上的第一绝缘介质层中形成有第一开口，所述第一开口与所述沟槽连通且暴露出所述沟槽开口外围的器件区的部分衬底背面；
粘合层，至少形成于所述第一开口暴露出的所述沟槽开口外围的器件区的部分衬底背面；以及，
金属层，填充于所述沟槽和所述第一开口中。
可选地，所述沟槽贯穿所述衬底；或者，所述衬底中形成有浅沟槽隔离结构，所述沟槽暴露出所述浅沟槽隔离结构。
可选地，所述第一绝缘介质层包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种，所述金属层的材质包括钨、铝、铜、银和金中的至少一种。
可选地，所述半导体器件还包括形成于所述金属层上的金属栅格层，所述金属栅格层与所述金属层电连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，在器件区的衬底背面的沟槽的内表面形成第一绝缘介质层之后，并未直接向沟槽中填充金属层以形成沟槽隔离结构，而是向沟槽中填充保护层，使得后续在器件区的衬底背面上的第一绝缘介质层中干法刻蚀形成第一开口时，不会存在对沟槽中的金属层进行轰击的情况，进而不会存在沟槽中的金属层中的金属材料(例如金属W)溅射在第一开口暴露出的沟槽开口外围的器件区的部分衬底背面上的问题，从而使得粘合层能够与第一开口中的衬底背面直接接触，避免导致接触电阻增大，同时，也能避免导致Arcing的问题；并且，在干法刻蚀第一绝缘介质层以形成第一开口时，即使对衬底背面上的第一绝缘介质层下方的结构进行少量刻蚀，也不存在刻蚀沟槽中的金属层的情况，进而降低了对第一绝缘介质层下方的结构的刻蚀速率的差异，从而避免第一开口底表面的形貌不平整，从而避免导致粘合层存在破裂等缺陷，在后续填充的金属层的材质为金属Al时，还能避免导致铝尖峰的问题，因此，所述半导体器件的制造方法能够提高工艺的稳定性，且提高半导体器件的性能。
2、本发明的半导体器件，由于包括形成于器件区的衬底背面中的沟槽的内表面和所述器件区的衬底背面的第一绝缘介质层，所述器件区的衬底背面上的第一绝缘介质层中形成有第一开口，所述第一开口与所述沟槽连通且暴露出所述沟槽开口外围的器件区的部分衬底背面；至少形成于所述第一开口暴露出的所述沟槽开口外围的器件区的部分衬底背面的粘合层；以及，填充于所述沟槽和所述第一开口中的金属层，使得半导体器件的性能得到提高。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2a～图2k是图1所示的半导体器件的制造方法中的实施例一的器件示意图；
图3a～图3b是图1所示的半导体器件的制造方法中的实施例二的器件示意图；
图4a～图4b是图1所示的半导体器件的制造方法中的实施例三的器件示意图。
其中，附图1～图4b的附图标记说明如下：
11-第一晶圆；111-第一衬底；1111-浅沟槽隔离结构；112-第一器件层；1121-第一金属互连结构；1122-导电插塞；12-第一键合层；13-沟槽；14-环形沟槽；15-第一绝缘介质层；151-第一开口；16-保护层；17-金属层；18-第二绝缘介质层；181-第二开口；191-金属栅格层；192-焊盘；21-第二晶圆；211-第二衬底；212-第二器件层；2121-第二金属互连结构；22-第二键合层；31-沟槽隔离环；32-通孔插塞结构；321-绝缘材料层；322-导电层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。本文中“和/或”的含义是二选一或者二者兼具。
本发明一实施例提供一种半导体器件的制造方法，参阅图1，图1是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供具有器件区的第一晶圆，所述第一晶圆包括衬底和形成于所述衬底正面的器件层；
步骤S2、开设沟槽于所述器件区的衬底背面中，所述衬底背面与正面为相对的面；
步骤S3、形成第一绝缘介质层于所述沟槽的内表面和所述器件区的衬底背面；
步骤S4、填充保护层于所述沟槽中，所述保护层至少填满所述沟槽开口；
步骤S5、形成第一开口于所述器件区的衬底背面上的第一绝缘介质层中，所述第一开口暴露出所述保护层和所述沟槽开口外围的器件区的部分衬底背面；
步骤S6、去除所述保护层；
步骤S7、形成粘合层至少于所述第一开口暴露出的所述沟槽开口外围的器件区的部分衬底背面；
步骤S8、填充金属层于所述沟槽和所述第一开口中。
下面参阅图2a～图2k、图3a～图3b以及图4a～图4b更为详细的介绍本实施例提供的半导体器件的制造方法，图2a～图2k、图3a～图3b以及图4a～图4b也是半导体器件的纵向截面示意图。图2a～图2k、图3a～图3b以及图4a～图4b所示的实施例以应用3D IC的图像传感器为例，但并不以此为限制。
按照步骤S1，参阅图2a，提供具有器件区A1的第一晶圆11，所述第一晶圆11包括衬底和形成于所述衬底正面的器件层(为了与第二晶圆21上的衬底和器件层区分，所述第一晶圆11中的衬底和器件层定义为第一衬底111和第一器件层112)。
所述第一器件层112中形成有第一金属互连结构1121，还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆11可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆11的种类取决于最终要制作的器件的功能。所述第一晶圆11可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图2a～图2k、图3a～图3b以及图4a～图4b所示，第一晶圆11为单层晶圆的结构。
所述第一晶圆11还具有环绕所述器件区A1的焊盘区A2；所述焊盘区A2的第一器件层112中可形成有导电插塞1122，所述导电插塞1122与所述第一金属互连结构1121电连接。
另外，还可提供第二晶圆21，包括第二衬底211和形成于所述第二衬底211正面的第二器件层212。在所述第一晶圆11的第一器件层112上(即所述第一器件层112的远离所述第一衬底111的一面上)形成第一键合层12，且在所述第二晶圆21的第二器件层212上(即所述第二器件层212的远离所述第二衬底211的一面上)形成第二键合层22，然后通过所述第一键合层12和所述第二键合层22将所述第一晶圆11与所述第二晶圆21键合。
并且，在将所述第一晶圆11与所述第二晶圆21键合之后，可以对所述第一晶圆11的背面的第一衬底111进行减薄，以使得所述第一晶圆11的背面的第一衬底111厚度减薄到所需厚度。
其中，所述第二晶圆21可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层212可以包含MOS晶体管、电阻、电容以及第二金属互连结构2121等，所述第二金属互连结构2121与所述第一金属互连结构1121电连接。所述第二晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。或者，所述第二晶圆21也可以为承载晶圆，无器件功能，在所述第二晶圆21上未形成第二器件层212，而是在其上直接形成第二键合层22，与第一晶圆11上的第一键合层12键合。
按照步骤S2，参阅图2b，开设沟槽13于所述器件区A1的第一衬底111背面中，所述第一衬底111背面与正面为相对的面。所述沟槽13的形状可以为环形或非环形。
所述第一衬底111中形成有浅沟槽隔离结构1111，所述沟槽13暴露出所述浅沟槽隔离结构1111；或者，所述沟槽13贯穿所述第一衬底111，以暴露出所述第一器件层112。
另外，开设所述沟槽13于所述器件区A1的第一衬底111背面中的同时，还可开设环形沟槽14于所述焊盘区A2的第一衬底111背面中，所述环形沟槽14也可以暴露出所述浅沟槽隔离结构1111或暴露出所述第一器件层112。
按照步骤S3，形成第一绝缘介质层15于所述沟槽13的内表面和所述器件区A1的第一衬底111背面上。
另外，所述第一绝缘介质层15还可形成于所述环形沟槽14的内表面和所述焊盘区A2的第一衬底111背面上。
参阅图2c，所述第一绝缘介质层15同时覆盖于所述沟槽13的内表面、所述环形沟槽14的内表面以及所述器件区A1和所述焊盘区A2的第一衬底111的背面上。
所述第一绝缘介质层15包括氧化硅和介电常数K大于3.9的高K介质中的至少一种。所述第一绝缘介质层15可以为单层结构或至少两层的堆叠结构(例如一层氧化硅和一层高K介质)。
按照步骤S4，参阅图2d，填充保护层16于所述沟槽13中，所述保护层16至少填满所述沟槽13开口。
其中，所述保护层16仅填满所述沟槽13顶部的开口位置，即可将所述沟槽13中的第一绝缘介质层15保护起来，避免后续形成所述第一开口151时所述沟槽13中的第一绝缘介质层15被刻蚀。
另外，所述保护层16还可填充于所述环形沟槽14中，所述保护层16至少填满所述环形沟槽14开口。
所述保护层16的顶面至少与所述第一衬底111的背面齐平。在图2d中，所述保护层16的顶面与所述第一衬底111背面上的第一绝缘介质层15的顶面齐平。可以采用旋涂或喷涂等方式填充所述保护层16。
所述保护层16的材质可以为底部抗反射材料，包括有机聚合物，或者为光刻胶，使得后续在去除所述保护层16时不会影响所述第一绝缘介质层15。
按照步骤S5，参阅图2e，形成第一开口151于所述器件区A1的第一衬底111背面上的第一绝缘介质层15中，所述第一开口151同时暴露出所述沟槽13中的所述保护层16、所述沟槽13中的第一绝缘介质层15的顶面以及所述沟槽13开口外围的器件区A1的部分第一衬底111的背面。
可以通过刻蚀所述第一绝缘介质层15形成所述第一开口151，且在刻蚀的过程中，所述保护层16能够保护所述沟槽13中的第一绝缘介质层15不被刻蚀。
另外，在刻蚀所述器件区A1的第一衬底111背面上的所述第一绝缘介质层15的同时，还可刻蚀所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15，以使得所述第一开口151还形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，以同时暴露出所述环形沟槽14中的保护层16、所述环形沟槽14中的第一绝缘介质层15的顶面以及所述环形沟槽14外围的焊盘区A2的第一衬底111的部分背面，如图2e所示；或者，调整刻蚀所述器件区A1的第一衬底111背面上的所述第一绝缘介质层15时所采用的掩膜版，不对所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15进行刻蚀，从而仅在所述器件区A1的第一衬底111背面上的第一绝缘介质层15中形成所述第一开口151。
按照步骤S6，参阅图2f，去除所述沟槽13中的保护层16，以使得所述沟槽13与所述器件区A1上的第一开口151连通。
同时，也去除了所述环形沟槽14中的保护层16。若所述第一开口151也形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，则在去除所述环形沟槽14中的保护层16之后，所述环形沟槽14与所述焊盘区A2上的第一开口151连通。
可以采用灰化工艺同时去除所述沟槽13和所述环形沟槽14中的保护层16。
按照步骤S7，形成粘合层(未图示)至少于所述第一开口151暴露出的所述沟槽13开口外围的器件区A1的部分第一衬底111背面上，以使得后续形成的金属层17至少与所述第一开口151暴露出的所述沟槽13开口外围的器件区A1的部分第一衬底111之间间隔有所述粘合层。所述粘合层用于阻挡所述金属层17中的金属扩散到所述第一晶圆11的第一衬底111中。
所述粘合层还可形成于所述第一开口151的侧壁上、所述沟槽13中的第一绝缘介质层15的表面上以及所述环形沟槽14中的第一绝缘介质层15的表面上。
所述粘合层的材质可以包括钛、钽和金属氮化物中的至少一种。
按照步骤S8，填充金属层17于所述器件区A1中的所述沟槽13和所述第一开口151中。
若所述第一开口151还形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，则所述金属层17还填充于所述焊盘区A2中的所述环形沟槽14和所述第一开口151中，如图2g所示；若所述第一开口151未形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，则所述金属层17还填充于所述焊盘区A2中的所述环形沟槽14中，如图3a所示。所述沟槽13以及所述环形沟槽14中的第一绝缘介质层15和金属层17在所述第一晶圆11中构成了沟槽隔离结构。
以所述第一开口151同时形成于所述器件区A1和所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中为例，填充所述金属层17的步骤包括：首先，覆盖金属材料于所述第一绝缘介质层15上，所述金属材料将所述沟槽13、所述环形沟槽14以及所述器件区A1和所述焊盘区A2上的所述第一开口151填满；然后，刻蚀去除部分厚度的所述金属材料，以使得形成的所述金属层17的顶面与所述第一绝缘介质层15的顶面齐平；或者，采用形成所述第一开口151时的掩膜版刻蚀去除所述第一绝缘介质层15上的金属材料，以使得形成的所述金属层17的顶面高于所述第一绝缘介质层15的顶面。
所述金属层17的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
参阅图2h，所述半导体器件的制造方法还包括：覆盖第二绝缘介质层18于所述第一绝缘介质层15上，且所述第二绝缘介质层18将所述金属层17掩埋在内。
参阅图2i，所述半导体器件的制造方法还包括：先形成通孔插塞结构32于所述焊盘区A2的第一衬底111背面中，再形成沟槽隔离环31于所述器件区A1的第一衬底111背面中；或者，先形成沟槽隔离环31于所述器件区A1的第一衬底111背面中，再形成通孔插塞结构32于所述焊盘区A2的第一衬底111背面中。其中，所述环形沟槽14环绕所述通孔插塞结构32；所述沟槽13环绕所述沟槽隔离环31，或者所述沟槽隔离环31位于相邻两个所述沟槽13之间。
以先形成所述通孔插塞结构32于所述焊盘区A2的第一衬底111背面中，再形成所述沟槽隔离环31于所述器件区A1的第一衬底111背面中为例，其形成步骤包括：首先，依次刻蚀所述焊盘区A2上的所述第二绝缘介质层18、所述第一绝缘介质层15和所述第一衬底111，以形成暴露出所述第一器件层112的通孔(未图示)，且所述通孔还暴露出所述导电插塞1122；然后，形成绝缘材料层321于所述通孔的侧壁上；接着，在所述通孔中填满导电层322，所述导电层322的底部与所述导电插塞1122电连接，以在所述通孔中形成所述通孔插塞结构32；接着，依次刻蚀所述器件区A1上的所述第二绝缘介质层18、所述第一绝缘介质层15和部分厚度的所述第一衬底111，以形成一沟槽，并向沟槽中填充绝缘材料，以形成所述沟槽隔离环31。
所述半导体器件的制造方法还包括：形成第二开口181于所述第二绝缘介质层18中，所述第二开口181可以仅形成于所述器件区A1上的所述第二绝缘介质层18中(参阅图2j)，以暴露出所述器件区A1的所述金属层17的顶面；或者，所述第二开口181同时形成于所述器件区A1和所述焊盘区A2上的所述第二绝缘介质层18中(未图示)，以同时暴露出所述器件区A1和所述焊盘区A2的所述金属层17的顶面。此时，所述第二开口181的形成工艺对已经形成的所述通孔插塞结构32和所述沟槽隔离环31的结构不受影响。
或者，参阅图4a，平坦化所述第二绝缘介质层18，直至暴露出所述金属层17的顶面。此时，在平坦化所述第二绝缘介质层18的同时，也会去除部分高度的所述通孔插塞结构32和所述沟槽隔离环31。
所述半导体器件的制造方法还包括：形成金属栅格层191于所述器件区A1上的所述金属层17上，所述金属栅格层191与所述金属层17电连接。在所述器件区A1，参阅图2k，所述金属栅格层191覆盖所述第二绝缘介质层18的部分顶面且填充所述第二开口181，以使得所述金属栅格层191的底部与所述金属层17的顶部接触；参阅图3b和图4b，所述金属栅格层191直接形成于平坦化之后的所述第一绝缘介质层15和所述金属层17上。
并且，若所述第二开口181同时形成于所述器件区A1和所述焊盘区A2上的所述第二绝缘介质层18中，或者，平坦化所述第二绝缘介质层18直至暴露出所述器件区A1和所述焊盘区A2上的所述金属层17的顶面(如图3b和图4b所示)，则所述金属栅格层191同时形成于所述器件区A1和所述焊盘区A2。
并且，在形成所述金属栅格层191的同时，还可形成焊盘192于所述焊盘区A2的所述第二绝缘介质层18上(如图2k和图3a)或第一绝缘介质层15上(如图3b和图4b)，且所述焊盘192与所述导电层322电连接。可以从所述焊盘192加偏压，再通过所述金属栅格层191连接到所述第一衬底111，使得整个半导体器件能够形成一定的偏压。
所述金属栅格层191和所述焊盘192的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
从上述半导体器件的制造方法可知，在器件区A1的沟槽13的内表面形成第一绝缘介质层15之后，并未直接向沟槽13中填充金属层以形成沟槽隔离结构，而是向沟槽13中填充保护层16，使得后续在器件区A1背面上的第一绝缘介质层15中干法刻蚀形成第一开口151时，不会存在对沟槽13中的金属层进行轰击的情况，进而不会存在沟槽13中的金属层中的金属材料(例如金属W)溅射在第一开口151暴露出的第一衬底111背面上的问题，从而使得粘合层能够与第一开口151中的第一衬底111直接接触，避免导致接触电阻增大，同时，也能避免导致Arcing的问题；并且，在干法刻蚀第一绝缘介质层15以形成第一开口151时，即使对第一衬底111背面上的第一绝缘介质层15下方的结构(包含沟槽13中的第一绝缘介质层15和第一衬底111)进行少量刻蚀，也不存在刻蚀沟槽13中的金属层的情况，进而降低了对第一绝缘介质层15下方的结构的刻蚀速率的差异，从而避免第一开口151底表面的形貌不平整，从而避免导致粘合层存在破裂等缺陷，在后续填充的金属层17的材质为金属Al时，还能避免导致铝尖峰的问题；另外，在形成保护层16于沟槽13中之后形成第一开口151，并继续去除保护层16，使得第一开口151与沟槽13连通，能够使得形成的第一开口151具有很好的形貌。因此，所述半导体器件的制造方法能够提高工艺的稳定性，且提高半导体器件的性能。
基于同一发明思路，本发明一实施例提供了一种半导体器件，所述半导体器件可以采用本发明的所述半导体器件的制造方法制造。所述半导体器件包括第一晶圆、沟槽、第一绝缘介质层、粘合层和金属层，所述第一晶圆具有器件区，所述第一晶圆包括衬底和形成于所述衬底正面的器件层；所述沟槽开设于所述器件区的衬底背面中，所述衬底背面与正面为相对的面；所述第一绝缘介质层形成于所述沟槽的内表面和所述器件区的衬底背面，所述器件区的衬底背面上的第一绝缘介质层中形成有第一开口，所述第一开口与所述沟槽连通且暴露出所述沟槽开口外围的器件区的部分衬底背面；所述粘合层至少形成于所述第一开口暴露出的所述沟槽开口外围的器件区的部分衬底背面；所述金属层填充于所述沟槽和所述第一开口中。
下面参阅图2k、图3a、图3b和图4b详细描述本实施例提供的半导体器件。
所述第一晶圆11具有器件区A1。
所述第一晶圆11包括衬底和形成于所述衬底正面的器件层(为了与第二晶圆21上的衬底和器件层区分，所述第一晶圆11中的衬底和器件层定义为第一衬底111和第一器件层112)。所述第一器件层112中形成有第一金属互连结构1121，还可含有其它功能结构，例如像素阵列、晶体管，或者MEMS微结构(例如振膜、电极等结构)。
所述第一晶圆11可以为器件晶圆，例如为包含图像传感器的像素阵列的像素晶圆，所述第一晶圆11的种类取决于最终要制作的器件的功能。所述第一晶圆11可以是单层晶圆的结构，也可以是多层晶圆键合后的结构，如附图图2k、图3a～图3b以及图4b所示，第一晶圆11为单层晶圆的结构。
所述第一晶圆11还具有环绕所述器件区A1的焊盘区A2；所述焊盘区A2的第一器件层112中可形成有导电插塞1122，所述导电插塞1122与所述第一金属互连结构1121电连接。
另外，还可提供第二晶圆21，包括第二衬底211和形成于所述第二衬底211正面的第二器件层212。在所述第一晶圆11的第一器件层112上(即所述第一器件层112的远离所述第一衬底111的一面上)形成第一键合层12，且在所述第二晶圆21的第二器件层212上(即所述第二器件层212的远离所述第二衬底211的一面上)形成第二键合层22，然后通过所述第一键合层12和所述第二键合层22将所述第一晶圆11与所述第二晶圆21键合。
并且，在将所述第一晶圆11与所述第二晶圆21键合之后，可以对所述第一晶圆11的背面的第一衬底111进行减薄，以使得所述第一晶圆11的背面的第一衬底111厚度减薄到所需厚度。
其中，所述第二晶圆21可以是逻辑晶圆，其内部形成有CMOS电路；所述第二器件层212可以包含MOS晶体管、电阻、电容以及第二金属互连结构2121等，所述第二金属互连结构2121与所述第一金属互连结构1121电连接。所述第二晶圆21可以是单层晶圆的结构，也可以是多层晶圆键合后的结构。或者，所述第二晶圆21也可以为承载晶圆，无器件功能，在所述第二晶圆21上未形成第二器件层212，而是在其上直接形成第二键合层22，与第一晶圆11上的第一键合层12键合。
所述沟槽(即图2b中的沟槽13)开设于所述器件区A1的第一衬底111背面中，所述第一衬底111背面与正面为相对的面。所述沟槽13的形状可以为环形或非环形。
所述第一绝缘介质层15形成于所述沟槽的内表面和所述器件区A1的第一衬底111背面上，所述器件区A1的第一衬底111背面上的第一绝缘介质层15中形成有第一开口(即图2e中的第一开口151)，所述第一开口151与所述沟槽13连通且暴露出所述沟槽13开口外围的器件区A1的部分第一衬底111背面。
所述第一衬底111中形成有浅沟槽隔离结构1111，所述沟槽13暴露出所述浅沟槽隔离结构1111；或者，所述沟槽13贯穿所述第一衬底111，以暴露出所述第一器件层112。
另外，所述焊盘区A2的第一衬底111背面中可形成有环形沟槽(即图2b中的环形沟槽14)，所述环形沟槽14也可以暴露出所述浅沟槽隔离结构1111或暴露出所述第一器件层112。
所述第一绝缘介质层15可同时覆盖于所述沟槽13的内表面、所述环形沟槽14的内表面以及所述器件区A1和所述焊盘区A2的第一衬底111的背面上。
所述第一绝缘介质层15包括氧化硅和介电常数K大于3.9的高K介质中的至少一种。所述第一绝缘介质层15可以为单层结构或至少两层的堆叠结构(例如一层氧化硅和一层高K介质)。
在本实施例中，所述第一开口151与所述沟槽13连通且同时暴露出所述沟槽13中的第一绝缘介质层15的顶面以及所述沟槽13开口外围的器件区A1的部分第一衬底111的背面。
在其他实施例中，所述第一开口151还可形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，以使得与所述环形沟槽14连通且同时暴露出所述环形沟槽14中的第一绝缘介质层15的顶面以及所述环形沟槽14开口外围的焊盘区A2的第一衬底111的部分背面。
所述粘合层(未图示)至少形成于所述第一开口151暴露出的所述沟槽13开口外围的器件区A1的部分第一衬底111背面上，以使得后续形成的金属层17至少与所述第一开口151暴露出的所述沟槽13开口外围的器件区A1的部分第一衬底111之间间隔有所述粘合层。所述粘合层用于阻挡所述金属层17中的金属扩散到所述第一晶圆11的第一衬底111中。
所述粘合层还可形成于所述第一开口151的侧壁上、所述沟槽13中的第一绝缘介质层15的表面上以及所述环形沟槽14中的第一绝缘介质层15的表面上。
所述粘合层的材质可以包括钛、钽和金属氮化物中的至少一种。
所述金属层17填充于所述沟槽13和所述第一开口151中。
若所述第一开口151还形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，则所述金属层17还填充于所述焊盘区A2中的所述环形沟槽14和所述第一开口151中，如图2k和图4b所示；若所述第一开口151未形成于所述焊盘区A2的第一衬底111背面上的第一绝缘介质层15中，则所述金属层17还填充于所述焊盘区A2中的所述环形沟槽14中，如图3a和图3b所示。所述沟槽13以及所述环形沟槽14中的第一绝缘介质层15和金属层17在所述第一晶圆11中构成了沟槽隔离结构。
所述金属层17的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
所述半导体器件还包括覆盖于所述第一绝缘介质层15上的第二绝缘介质层18，所述第二绝缘介质层18中形成有第二开口(即图2j中的第二开口181)，所述第二开口181暴露出所述金属层17的顶面。所述第二开口181可以仅形成于所述器件区A1上的所述第二绝缘介质层18中，以暴露出所述器件区A1的所述金属层17的顶面；或者，所述第二开口181同时形成于所述器件区A1和所述焊盘区A2上的所述第二绝缘介质层18中，以同时暴露出所述器件区A1和所述焊盘区A2的所述金属层17的顶面。
所述半导体器件还包括形成于所述金属层17上的金属栅格层191，所述金属栅格层191与所述金属层17电连接。
在所述器件区A1，参阅图2k和图3a，所述金属栅格层191覆盖所述第二绝缘介质层18的部分顶面且填充所述第二开口181，以使得所述金属栅格层191的底部与所述金属层17的顶部接触；参阅图3b和图4b，所述金属栅格层191直接形成于顶面齐平的所述第一绝缘介质层15和所述金属层17上。
所述半导体器件还包括：形成于所述焊盘区A2的第一衬底111背面中的通孔插塞结构32，以及形成于所述器件区A1的第一衬底111背面中的沟槽隔离环31。所述环形沟槽14环绕所述通孔插塞结构32；所述沟槽13环绕所述沟槽隔离环31，或者所述沟槽隔离环31位于相邻两个所述沟槽13之间。
其中，所述焊盘区A2的第一衬底111背面形成有通孔(未图示)，且所述通孔还暴露出所述导电插塞1122，所述通孔插塞结构32包括形成于所述通孔的侧壁上的绝缘材料层321和填满所述通孔的导电层322，所述导电层322的底部与所述导电插塞1122电连接；如图2k和图3a所示，所述通孔插塞结构32贯穿所述焊盘区A2上的所述第二绝缘介质层18、所述第一绝缘介质层15和所述第一衬底111，或者，如图3b和图4b所示，所述通孔插塞结构32贯穿所述焊盘区A2上的所述第一绝缘介质层15和所述第一衬底111。并且，如图2k和图3a所示，所述沟槽隔离环31贯穿所述器件区A1上的所述第二绝缘介质层18、所述第一绝缘介质层15和部分厚度的所述第一衬底111，或者，如图3b和图4b所示，所述沟槽隔离环31贯穿所述器件区A1上的所述第一绝缘介质层15和部分厚度的所述第一衬底111。
所述半导体器件还包括形成于所述焊盘区A2的所述第二绝缘介质层18上(如图2k和图3a)或第一绝缘介质层15上(如图3b和图4b)的焊盘192，且所述焊盘192与所述导电层322电连接。
所述金属栅格层191和所述焊盘192的材质包括钨、铝、铜、银和金等金属材料中的至少一种。
从上述半导体器件的结构可知，由于所述器件区A1的第一衬底111背面上的第一绝缘介质层15中的第一开口151与所述沟槽13连通且暴露出所述沟槽13开口外围的器件区A1的部分第一衬底111面，且所述沟槽13和所述第一开口151中均填充同一金属层17，例如均填充金属W，能够避免填充金属Al可能导致的铝尖峰的问题；并且，若采用本发明的半导体器件的制造方法制造，能够避免导致接触电阻增大，同时，也能避免导致Arcing的问题，并且，也能避免第一开口151底表面的形貌不平整而导致的铝尖峰的问题，从而提高半导体器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
提供具有器件区的第一晶圆，所述第一晶圆包括衬底和形成于所述衬底正面的器件层；
开设沟槽于所述器件区的衬底背面中，所述衬底背面与正面为相对的面；
形成第一绝缘介质层于所述沟槽的内表面和所述器件区的衬底背面上；
填充保护层于所述沟槽中，所述保护层至少填满所述沟槽开口，所述保护层的材质为有机聚合物或者光刻胶；
形成第一开口于所述器件区的衬底背面上的第一绝缘介质层中，所述第一开口暴露出所述保护层和所述沟槽开口外围的器件区的部分衬底背面；
去除所述保护层；
形成粘合层至少于所述第一开口暴露出的所述沟槽开口外围的器件区的部分衬底背面；以及，
填充金属层于所述沟槽和所述第一开口中。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述沟槽贯穿所述衬底；或者，所述衬底中形成有浅沟槽隔离结构，所述沟槽暴露出所述浅沟槽隔离结构。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一绝缘介质层包括氧化硅和介电常数K大于3.9的高K介质中的至少一种，所述粘合层的材质包括钛、钽和金属氮化物中的至少一种，所述金属层的材质包括钨、铝、铜、银和金中的至少一种。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，填充所述金属层于所述沟槽和所述第一开口中的步骤包括：
覆盖金属材料于所述第一绝缘介质层上，所述金属材料将所述沟槽和所述第一开口填满；
刻蚀去除部分厚度的所述金属材料，以使得形成的所述金属层的顶面与所述第一绝缘介质层的顶面齐平；或者，采用形成所述第一开口时的掩膜版刻蚀去除所述第一绝缘介质层上的金属材料，以使得形成的所述金属层的顶面高于所述第一绝缘介质层的顶面。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：覆盖第二绝缘介质层于所述第一绝缘介质层上，且所述第二绝缘介质层将所述金属层掩埋在内。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：形成第二开口于所述第二绝缘介质层中，所述第二开口暴露出所述金属层的顶面；或者，平坦化所述第二绝缘介质层，直至暴露出所述金属层的顶面。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：形成金属栅格层于所述金属层上，所述金属栅格层与所述金属层电连接。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一晶圆还具有环绕所述器件区的焊盘区；开设所述沟槽于所述器件区的衬底背面中的同时，还开设环形沟槽于所述焊盘区的衬底背面中，以使得所述第一绝缘介质层和所述金属层也至少形成于所述环形沟槽中。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
形成通孔插塞结构于所述焊盘区的衬底背面中以及形成沟槽隔离环于所述器件区的衬底背面中，所述环形沟槽环绕所述通孔插塞结构，所述沟槽环绕所述沟槽隔离环。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，开设所述沟槽于所述器件区的衬底背面中之前，先在所述器件层的远离所述衬底的一面和一第二晶圆的表面上分别形成键合层，然后通过所述键合层将所述第一晶圆键合到所述第二晶圆上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110643596.7A CN113394268B (zh) | 2021-06-09 | 2021-06-09 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110643596.7A CN113394268B (zh) | 2021-06-09 | 2021-06-09 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113394268A CN113394268A (zh) | 2021-09-14 |
| CN113394268B true CN113394268B (zh) | 2022-07-01 |
Family
ID=77620046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110643596.7A Active CN113394268B (zh) | 2021-06-09 | 2021-06-09 | 半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394268B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737979A (ja) * | 1993-07-19 | 1995-02-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5741741A (en) * | 1996-05-23 | 1998-04-21 | Vanguard International Semiconductor Corporation | Method for making planar metal interconnections and metal plugs on semiconductor substrates |
| US6403456B1 (en) * | 2000-08-22 | 2002-06-11 | Advanced Micro Devices, Inc. | T or T/Y gate formation using trim etch processing |
| CN111312654B (zh) * | 2019-12-02 | 2022-06-28 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN111968954B (zh) * | 2020-08-27 | 2022-07-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
-
2021
- 2021-06-09 CN CN202110643596.7A patent/CN113394268B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113394268A (zh) | 2021-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3526376B2 (ja) | 半導体装置及びその製造方法 | |
| JP3354424B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR101867961B1 (ko) | 관통전극을 갖는 반도체 소자 및 그 제조방법 | |
| US7932602B2 (en) | Metal sealed wafer level CSP | |
| TW530369B (en) | Semiconductor device with SOI structure and method of manufacturing the same | |
| TWI691454B (zh) | Ｍｅｍｓ與ｉｃ裝置之單石整合及其形成方法 | |
| JP2014107304A (ja) | 半導体装置およびその製造方法 | |
| US20190131228A1 (en) | Semiconductor devices and semiconductor packages including the same, and methods of manufacturing the semiconductor devices | |
| JP2011210744A (ja) | 半導体装置及びその製造方法 | |
| KR20170023643A (ko) | 반도체 장치 및 이의 제조 방법 | |
| US6030896A (en) | Self-aligned copper interconnect architecture with enhanced copper diffusion barrier | |
| US11935816B2 (en) | Conductive feature with non-uniform critical dimension and method of manufacturing the same | |
| US20040178505A1 (en) | Integrated circuit devices having self-aligned contact structures and methods of fabricating same | |
| CN113394184B (zh) | 半导体器件及其制造方法 | |
| US6372571B2 (en) | Method of manufacturing semiconductor device | |
| CN113394268B (zh) | 半导体器件及其制造方法 | |
| TW202124251A (zh) | 矽穿孔及再分佈層 | |
| WO2022257313A1 (zh) | 半导体器件及其制造方法 | |
| KR20010098489A (ko) | 반도체장치 및 제조방법 | |
| TWI749997B (zh) | 具有複合鈍化結構的半導體元件及其製備方法 | |
| KR101038807B1 (ko) | 이미지센서 및 그 제조방법 | |
| US20020053738A1 (en) | Semiconductor device with improved metal interconnection and method for forming the metal interconnection | |
| US20210020511A1 (en) | Method of forming a through-substrate via and a semiconductor device comprising a through-substrate via | |
| US20030116826A1 (en) | Interconnect structure capped with a metallic barrier layer and method fabrication thereof | |
| US6048797A (en) | Method of manufacturing interconnects |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |