CN106601758A - 一种半导体器件及其制造方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。包括：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；对所述顶部晶圆的背面进行减薄处理；在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；在每个所述深沟槽的侧壁和底部上形成高k介电层；在每个所述深沟槽中填充半导体材料层。本发明的制造方法，在顶部晶圆中的像素区旁增加深沟槽，在深沟槽中填充的绝缘层和半导体材料层共同作为隔离材料来降低光学串扰，而利用深沟槽中填充的高k介电层来降低电串扰。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
背照式(BSI)图像传感器可以减少/避免电路层或氧化层对光线的吸收和反射，因而具有较高的感光度和信噪比。为了提高光子捕集效率，现在许多高性能CMOS图像传感器都是背照式(BSI)图像传感器。
在BSI工艺技术发展期间，其正遭受串扰问题。主要包括以下几种串扰：光谱串扰、光学串扰和电串扰。
其中，光谱串扰由滤色镜的特征引起。光学串扰是由光子穿透诱导到相邻像素引起。在后端堆叠结构中的光子反射或衍射在BSI传感器中得到改善，但在硅中的光学串扰仍然是一个严重的问题，因为不可能通过注入隔离来抑制光学串扰。电串扰是电子扩散或漂移到其他像素。
通常像素区域使用金属作为隔离层，以减少串扰。当像素降低时，沟槽关键尺寸CD也需要降低，然而金属填充能力却不能满足要求。另外，金属的沉积温度高至约400℃，高温将会影响光电二极管的功能。
因此，有必要提出一种新的半导体器件及其制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
步骤S1：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；
步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；
步骤S3：对所述顶部晶圆的背面进行减薄处理；
步骤S4：在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；
步骤S5：在每个所述深沟槽的侧壁和底部上形成高k介电层；
步骤S6：在每个所述深沟槽中填充半导体材料层。
进一步，在所述步骤S4和步骤S5之间，还包括在每个所述深沟槽的侧壁上形成绝缘层的步骤。
进一步，所述步骤S6包括以下步骤：
S61：在所述顶部晶圆的背面上以及所述深沟槽中沉积形成所述半导体材料层；
S62：对所述半导体材料层进行平坦化，停止于所述顶部晶圆的背面上。
进一步，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的与每个所述第二CMOS器件相连的布线层。
进一步，在所述步骤S6之后还包括以下步骤：
从所述顶部晶圆的背面开始，刻蚀所述深沟槽外侧的顶部晶圆和部分所述底部晶圆，直到暴露所述底部晶圆中的布线层的底部金属层为止，以形成开口；
在所述开口的侧壁上以及顶部晶圆的背面上形成金属间氧化物；
在所述开口中以及部分所述顶部晶圆的背面的所述金属间氧化物上形成焊盘材料层；
刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘。
进一步，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的所述第一CMOS器件。
进一步，所述深沟槽远离所述顶部晶圆的背面的一端位于所述隔离结构中。
进一步，所述深沟槽的高度范围为1.5μm～2μm。
进一步，所述步骤S3之后，所述顶部晶圆的剩余厚度范围为2～3μm。
进一步，所述绝缘层的材料包括SiON。
进一步，所述半导体材料层的材料包括SiGe。
本发明实施例二还提供一种半导体器件，包括：
顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层，在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成有若干深沟槽，形成于所述深沟槽的侧壁和底部上的高k介电层，以及填充所述深沟槽的半导体材料层；
底部晶圆，顶部晶圆的正面和底部晶圆的正面相键合。
进一步，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的第一CMOS器件。
进一步，所述深沟槽的远离所述顶部晶圆的背面的一端位于所述隔离结构中。
进一步，所述深沟槽的高度范围为1.5μm～2μm，所述顶部晶圆的厚度范围为2～3μm。
进一步，在所述深沟槽的侧壁上、所述高k介电层的下方还形成有绝缘层。
进一步，所述绝缘层的材料包括SiON，所述半导体材料层的材料包括SiGe。
进一步，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的分别与每个第二CMOS器件相连的布线层。
进一步，还包括从所述顶部晶圆的背面开始，贯穿所述深沟槽外侧的顶部晶圆和部分所述底部晶圆的开口，所述开口的底部位于所述底部晶圆中的布线层的底部金属层的表面上，在所述开口的侧壁上以及顶部晶圆的背面上形成有金属间氧化物，在部分所述金属间氧化物层上、所述开口的侧壁和底部形成有焊盘。
本发明实施例三还提供一种电子装置，该电子装置包括前述的半导体器件。
综上所述，根据本发明的半导体器件的制造方法，在顶部晶圆中的像素区旁增加深沟槽，在深沟槽中填充的绝缘层和半导体材料层共同作为隔离材料来降低光学串扰，而利用深沟槽中填充的高k介电层来降低电串扰，进而提高了背照式(BSI)图像传感器的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1G示出了本发明一实施例中的半导体器件的剖面示意图；
图2示出了根据本发明一实施例中的半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构及制造过程，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A至图1G以及图2来描述本发明实施例提出的半导体器件的制造方法。示例性地，本发明的半导体器件为背照式(BSI)图像传感器，其中，图1A-1G示出了本发明一实施例中的半导体器件的剖面示意图，图2示出了根据本发明一实施例中的半导体器件的制造方法的示意性流程图。
首先，如图1A所示，提供顶部晶圆100，在所述顶部晶圆100的正面形成有若干CMOS器件101，在每个所述若干CMOS器件101上形成有布线层103。
具体地，所述顶部晶圆100包括半导体衬底1001，半导体衬底1001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。
在半导体衬底1001的正面形成有若干CMOS器件101，每个CMOS器件101均包括形成于半导体衬底1001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述顶部晶圆100的正面的半导体衬底1001中还形成有隔离结构102，以隔离相邻的CMOS器件101。本实施例中，隔离结构102较佳地为浅沟槽隔离结构。
在每个所述若干CMOS器件101上形成有布线层103。示例性地，在顶部晶圆100的正面还形成有覆盖半导体衬底1001表面的层间介电层104，布线层103形成于层间介电层104中。层间介电层104可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个示例中，布线层103由多层金属层和连接相邻金属层的金属通孔组成，多层金属层可以包括位于下层的铝金属层和位于顶层的铜金属层。可采用本领域技术人员熟知的任何方法形成该布线层103。
接着，如图1B所示，提供底部晶圆200，将顶部晶圆100的正面和底部晶圆200的正面进行键合。进一步地，所述底部晶圆200包括形成于所述底部晶圆200正面的若干CMOS器件201，位于所述底部晶圆200正面的若干CMOS器件201上的层间介电层204，以及位于所述层间介电层204中的与每个CMOS器件201相连布线层203。
具体地，所述底部晶圆200包括半导体衬底2001，半导体衬底2001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。
在半导体衬底2001的正面形成有若干CMOS器件201，每个CMOS器件201均包括形成于半导体衬底2001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述底部晶圆200的正面的半导体衬底2001中还形成有隔离结构202，以隔离相邻的CMOS器件201。本实施例中，隔离结构202较佳地为浅沟槽隔离结构。
在每个所述若干CMOS器件201上形成有布线层203。示例性地，在顶部晶圆200的正面还形成有覆盖半导体衬底2001表面的层间介电层204，布线层203形成于层间介电层204中。层间介电层204可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个示例中，布线层203由多层金属层和连接相邻金属层的金属通孔组成，该布线层203可以为铜互连结构，布线层203与每个CMOS晶体管201相连接。可采用本领域技术人员熟知的任何方法形成该布线层203。
将顶部晶圆100的正面和底部晶圆200的正面进行键合。可采用任何适合的键合方法进行该键合步骤，例如，氧化物熔融键合等。
继续参考图1B，对所述顶部晶圆100的背面进行减薄处理。
可采用本领域技术人员熟知的任何方法进行本步骤的减薄处理，例如，刻蚀工艺或者背部研磨工艺等。本实施例中，较佳地使用背部研磨工艺进行减薄处理。示例性地，减薄后，所述顶部晶圆的剩余厚度范围为2～3μm。
接着，参考图1C所示，在所述若干CMOS器件101以外的所述顶部晶圆100的背面的像素区中形成若干深沟槽105。
在一个示例中，首先在顶部晶圆100的背面形成光阻层1002，利用光刻工艺对光阻层1002进行图案化，其中图案化的光阻层1002定义预定形成的深沟槽的位置、尺寸和形状等，之后以图案化的光阻层1002为掩膜，对暴露的顶部晶圆100的背部进行刻蚀，形成深沟槽105。可采用本领域技术人员熟知的任何方法进行该刻蚀，例如干法刻蚀或湿法刻蚀等。可选地，所述深沟槽105的高度范围为1.5μm～2μm。
进一步地，所述深沟槽105远离所述顶部晶圆100的背面的一端位于所述隔离结构102中。
形成深沟槽105之后，去除图案化的光阻层1002，可采用灰化工艺或者刻蚀工艺等方法去除。
示例性地，在相邻像素区之间，至少形成一个所述深沟槽105。
接着，如图1D所示，在每个所述深沟槽105的侧壁上形成绝缘层106。
具体地，绝缘层106可以包括任何适合的绝缘材料，例如可以为SiO2、Si3N4、SiON或SiON2，本实施例中，较佳地绝缘层106的材料包括SiON。绝缘层106的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法。其中，在绝缘层106沉积的过程中控制其工艺温度低于400℃，例如，沉积温度为150℃。
绝缘层106还可能进一步地形成在深沟槽105的侧壁和底部上。
接着，如图1E所示，在每个所述深沟槽105的侧壁和底部上形成高k介电层107。
高k介电层107的材料可以包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。高k介电层107的形成工艺可以采用本领域技术人员熟知的任何现有技术，所包括但非限制性的有热或等离子氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。其中，控制高k介电材料的沉积温度低于400℃，例如为300℃。
其中，高k介电层107和所述绝缘层106在侧壁上的厚度之和小于深沟槽的半径。
接着，如图1F所示，在每个所述深沟槽105中填充半导体材料层108。
半导体材料层108的材料可以为任何适合的半导体材料，例如Ge、SiGe等，本实施例中，较佳地半导体材料层108的材料为SiGe。可以采用任何适合的沉积方法形成SiGe，其中，较佳地为使用PECVD工艺，且采用比较低的沉积温度，例如沉积温度为250℃。
在一个示例中，在所述顶部晶圆100的背面上以及所述深沟槽105中沉积形成所述半导体材料层108，接着对所述半导体材料层108进行平坦化，停止于所述顶部晶圆100的背面上，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
接着，如图1G所示，从所述顶部晶圆100的背面开始，刻蚀所述深沟槽105外侧的顶部晶圆100和部分所述底部晶圆200，直到暴露所述底部晶圆200中的布线层203的底部金属层为止，以形成开口；在所述开口的侧壁上以及顶部晶圆100的背面上形成金属间氧化物109；在所述开口中以及部分顶部晶圆背面上的所述金属间氧化物109上形成焊盘材料层；刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘110。
示例性地，可先依次刻蚀顶部晶圆100的半导体衬底1001和层间介电层104，再刻蚀底部晶圆200正面的部分层间介电层204，直到暴露所述底部晶圆200中的布线层203的底部金属层为止，以形成开口。可采用本领域技术人员熟知的任何方法进行半导体衬底1001和层间介电层104、204的刻蚀，例如干法刻蚀或者湿法刻蚀等。
金属间氧化物109的材料可以包括氧化硅、氮氧化硅等。可采用化学气相沉积、物理气相沉积、热氧化等方法形成金属间氧化物109。
在所述开口中的所述金属间氧化物109上形成焊盘材料层；刻蚀所述焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘110。其中，所述焊盘材料层的材料可以为适合的任何金属材料，例如，金、银、铝、铜等，本实施中，较佳地焊盘材料层的材料包括铝。
至此完成了本发明的半导体器件的关键制作步骤，在本发明实施例中，在形成焊盘之后还可以包括其他步骤，在此并不进行限定。
综上所述，根据本发明的半导体器件的制造方法，在顶部晶圆中的像素区旁增加深沟槽，在深沟槽中填充的绝缘层和半导体材料层共同作为隔离材料来降低光学串扰，而利用深沟槽中填充的高k介电层来降低电串扰，进而提高了背照式(BSI)图像传感器的性能。另外，深沟槽中填充的绝缘层、高k介电层和半导体材料层的沉积温度都比较低，不会对光电二极管的功能造成负面影响。
参照图2，为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图，用于简要示出整个制造工艺的流程。
步骤S201：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；
步骤S202：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；
步骤S203：对所述顶部晶圆的背面进行减薄处理；
步骤S204：在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；
步骤S205：在每个所述深沟槽的侧壁和底部上形成高k介电层；
步骤S206：在每个所述深沟槽中填充半导体材料层。
实施例二
下面，参照图1G来描述本发明实施例提出的半导体器件。示例性地，本发明的半导体器件为背照式(BSI)图像传感器。
如图1G所示，本发明的半导体器件包括顶部晶圆100，在所述顶部晶圆100的正面形成有若干CMOS器件101，在每个所述CMOS器件101上形成有布线层103，在所述若干CMOS器件101以外的所述顶部晶圆100的背面的像素区中形成有若干深沟槽105，形成于所述深沟槽105侧壁上的高k介电层107，以及填充所述深沟槽105的半导体材料层108。
具体地，所述顶部晶圆100包括半导体衬底1001，半导体衬底1001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。示例性地，所述顶部晶圆的厚度范围为2～3μm。
在半导体衬底1001的正面形成有若干CMOS器件101，每个CMOS器件101均包括形成于半导体衬底1001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述顶部晶圆100的正面的半导体衬底1001中还形成有隔离结构102，以隔离相邻的CMOS器件101。本实施例中，隔离结构102较佳地为浅沟槽隔离结构。
在每个所述若干CMOS器件101上形成有布线层103。示例性地，在顶部晶圆100的正面还形成有覆盖半导体衬底1001表面的层间介电层104，布线层103形成于层间介电层104中。层间介电层104可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个示例中，布线层103由多层金属层和连接相邻金属层的金属通孔组成，多层金属层可以包括位于下层的铝金属层和位于顶层的铜金属层。可采用本领域技术人员熟知的任何方法形成该布线层103。
在所述若干CMOS器件101以外的所述顶部晶圆100的背面的像素区中形成有若干深沟槽105，形成于所述深沟槽105的侧壁和底部上的高k介电层107，以及填充所述深沟槽105的半导体材料层108。可选地，所述深沟槽的高度范围为1.5μm～2μm。进一步地，所述深沟槽105的远离所述顶部晶圆100的背面的一端位于所述隔离结构102中。示例性地，在相邻像素区之间，至少形成一个所述深沟槽105。
其中，高k介电层107的材料可以包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。高k介电层107的形成工艺可以采用本领域技术人员熟知的任何现有技术，所包括但非限制性的有热或等离子氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。
半导体材料层108的材料可以为任何适合的半导体材料，例如Ge、SiGe等，本实施例中，较佳地半导体材料层108的材料为SiGe。可以采用任何适合的沉积方法形成SiGe。
进一步地，在所述深沟槽的侧壁上、所述高k介电层的下方还形成有绝缘层。具体地，绝缘层106可以包括任何适合的绝缘材料，例如可以为SiO2、Si3N4、SiON或SiON2，本实施例中，较佳地绝缘层106的材料包括SiON。
其中，高k介电层107和所述绝缘层106在侧壁上的厚度之和小于深沟槽的半径。
本发明的半导体器件进一步还包括底部晶圆200，顶部晶圆100的正面和底部晶圆200的正面相键合。
所述底部晶圆200包括形成于所述底部晶圆200正面的若干CMOS器件201，位于所述底部晶圆200正面的若干CMOS器件201上的层间介电层204，以及位于所述层间介电层204中的与每个CMOS器件201相连布线层203。
具体地，所述底部晶圆200包括半导体衬底2001，半导体衬底2001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。
在半导体衬底2001的正面形成有若干CMOS器件201，每个CMOS器件201均包括形成于半导体衬底2001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述底部晶圆200的正面的半导体衬底2001中还形成有隔离结构202，以隔离相邻的CMOS器件201。本实施例中，隔离结构202较佳地为浅沟槽隔离结构。
在每个CMOS器件201上形成有布线层203。示例性地，在顶部晶圆200的正面还形成有覆盖半导体衬底2001表面的层间介电层204，布线层203形成于层间介电层204中。层间介电层204可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在一个示例中，布线层203由多层金属层和连接相邻金属层的金属通孔组成，该布线层203可以为铜互连结构，布线层203与每个CMOS晶体管201相连接。可采用本领域技术人员熟知的任何方法形成该布线层203。
顶部晶圆100的正面和底部晶圆200的正面相键合。可采用任何适合的键合方法实现该键合，例如，氧化物熔融键合等。
在一个示例中，本发明实施例中的半导体器件还包括从所述顶部晶圆100的背面开始，贯穿所述深沟槽外侧的顶部晶圆100和部分所述底部晶圆200的开口，所述开口的底部位于所述底部晶圆200中的布线层203的底部金属层的表面上，在所述开口的侧壁上以及顶部晶圆100的背面上形成有金属间氧化物109，在部分所述金属间氧化物层109上、所述开口的侧壁和底部形成有焊盘110。
金属间氧化物109的材料可以包括氧化硅、氮氧化硅等。可采用化学气相沉积、物理气相沉积、热氧化等方法形成金属间氧化物109。
其中，所述焊盘110的材料可以为适合的任何金属材料，例如，金、银、铝、铜等，本实施中，较佳地焊盘110的材料包括铝。
综上所述，本发明的半导体器件，在顶部晶圆中的像素区旁增加深沟槽，在深沟槽中填充的绝缘层和半导体材料层共同作为隔离材料来降低光学串扰，而利用深沟槽中填充的高k介电层来降低电串扰，进而本发明的背照式(BSI)图像传感器的具有较高的性能。
实施例三
本发明还提供一种电子装置，其包括前述实施例二中的半导体器件，或者，其包括前述实施一中的制造方法形成的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括前述的半导体器件的中间产品。由于使用了上述的半导体器件，该半导体器件具有优异的性能，因而本发明实施例的电子装置也同样具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (20)
1.一种半导体器件的制造方法，包括：
步骤S1：提供顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层；
步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；
步骤S3：对所述顶部晶圆的背面进行减薄处理；
步骤S4：在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成若干深沟槽；
步骤S5：在每个所述深沟槽的侧壁和底部上形成高k介电层；
步骤S6：在每个所述深沟槽中填充半导体材料层。
2.根据权利要求1所述的制造方法，其特征在于，在所述步骤S4和步骤S5之间，还包括在每个所述深沟槽的侧壁上形成绝缘层的步骤。
3.根据权利要求1所述的制造方法，其特征在于，所述步骤S6包括以下步骤：
S61：在所述顶部晶圆的背面上以及所述深沟槽中沉积形成所述半导体材料层；
S62：对所述半导体材料层进行平坦化，停止于所述顶部晶圆的背面上。
4.根据权利要求1所述的制造方法，其特征在于，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的与每个所述第二CMOS器件相连的布线层。
5.根据权利要求4所述的制造方法，其特征在于，在所述步骤S6之后还包括以下步骤：
从所述顶部晶圆的背面开始，刻蚀所述深沟槽外侧的顶部晶圆和部分所述底部晶圆，直到暴露所述底部晶圆中的布线层的底部金属层为止，以形成开口；
在所述开口的侧壁上以及顶部晶圆的背面上形成金属间氧化物；
在所述开口中以及部分所述顶部晶圆的背面的所述金属间氧化物上形成焊盘材料层；
刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘。
6.根据权利要求1所述的制造方法，其特征在于，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的所述第一CMOS器件。
7.根据权利要求6所述的制造方法，其特征在于，所述深沟槽远离所述顶部晶圆的背面的一端位于所述隔离结构中。
8.根据权利要求1所述的制造方法，其特征在于，所述深沟槽的高度范围为1.5μm～2μm。
9.根据权利要求1所述的制造方法，其特征在于，所述步骤S3之后，所述顶部晶圆的剩余厚度范围为2～3μm。
10.根据权利要求1所述的制造方法，其特征在于，所述绝缘层的材料包括SiON。
11.根据权利要求1所述的制造方法，其特征在于，所述半导体材料层的材料包括SiGe。
12.一种半导体器件，包括：
顶部晶圆，在所述顶部晶圆的正面形成有若干第一CMOS器件，在每个所述第一CMOS器件上形成有布线层，在所述若干第一CMOS器件以外的所述顶部晶圆的背面的像素区中形成有若干深沟槽，形成于所述深沟槽的侧壁和底部上的高k介电层，以及填充所述深沟槽的半导体材料层；
底部晶圆，顶部晶圆的正面和底部晶圆的正面相键合。
13.根据权利要求12所述的半导体器件，其特征在于，在所述顶部晶圆的正面还形成有隔离结构，以隔离相邻的第一CMOS器件。
14.根据权利要求13所述的半导体器件，其特征在于，所述深沟槽的远离所述顶部晶圆的背面的一端位于所述隔离结构中。
15.根据权利要求12所述的半导体器件，其特征在于，所述深沟槽的高度范围为1.5μm～2μm，所述顶部晶圆的厚度范围为2～3μm。
16.根据权利要求12所述的半导体器件，其特征在于，在所述深沟槽的侧壁上、所述高k介电层的下方还形成有绝缘层。
17.根据权利要求16所述的半导体器件，其特征在于，所述绝缘层的材料包括SiON，所述半导体材料层的材料包括SiGe。
18.根据权利要求12所述的半导体器件，其特征在于，所述底部晶圆包括形成于所述底部晶圆正面的若干第二CMOS器件，位于所述底部晶圆正面的若干第二CMOS器件上的层间介电层，以及位于所述层间介电层中的分别与每个第二CMOS器件相连的布线层。
19.根据权利要求18所述的半导体器件，其特征在于，还包括从所述顶部晶圆的背面开始，贯穿所述深沟槽外侧的顶部晶圆和部分所述底部晶圆的开口，所述开口的底部位于所述底部晶圆中的布线层的底部金属层的表面上，在所述开口的侧壁上以及顶部晶圆的背面上形成有金属间氧化物，在部分所述金属间氧化物层上、所述开口的侧壁和底部形成有焊盘。
20.一种电子装置，其特征在于，包括如权利要求12至19任一项所述的半导体器件。
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