CN113314459A - 集成电路芯片以及用于形成集成电路芯片的方法 - Google Patents

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CN113314459A CN202011633256.8A CN202011633256A CN113314459A CN 113314459 A CN113314459 A CN 113314459A CN 202011633256 A CN202011633256 A CN 202011633256A CN 113314459 A CN113314459 A CN 113314459A
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feol
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王云翔
蔡俊琳
余俊磊
陈柏智
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请的各种实施例针对包括前段制程(FEOL)衬底上半导体贯通孔(TSV)的集成电路(IC)芯片以及用于形成该IC芯片的方法。在一些实施例中，半导体层位于衬底上。半导体层可以例如是或包括III‑V族半导体和/或一些其他合适的半导体。半导体器件位于半导体层上，并且FEOL层位于半导体器件上。FEOLTSV在IC芯片的外围处延伸穿过FEOL层和半导体层至衬底。金属间介电(IMD)层位于FEOLTSV和FEOL层上，并且引线和通孔的交替堆叠件位于IMD层中。

Description

集成电路芯片以及用于形成集成电路芯片的方法
技术领域
本申请的实施例涉及集成电路芯片以及用于形成集成电路芯片的方法。
背景技术
在过去的几十年中，基于硅的半导体器件一直是标准。然而，基于替代材料的半导体器件由于其优于基于硅的半导体器件的优点而受到越来越多的关注。例如，与基于硅的半导体器件相比，由于高电子迁移率和宽带隙，基于氮化镓(例如，GaN)和其他III-V族半导体材料的半导体器件受到了越来越多的关注。如此高的电子迁移率和宽带隙允许改进的性能和高温应用。
发明内容
根据本申请的一个实施例，提供了一种集成电路(IC)芯片，包括：衬底；半导体层，位于衬底上；前段制程(FEOL)层，位于半导体层上；贯通孔，在IC芯片的外围处延伸贯穿FEOL层和半导体层至衬底；以及引线和通孔的交替堆叠件，位于贯通孔上方。
根据本申请的另一个实施例，提供了一种集成电路(IC)芯片，包括：衬底；半导体层，位于衬底上；半导体器件，位于半导体层上；互连结构，位于半导体器件上；接触件，从互连结构延伸至半导体器件；以及贯通孔，延伸穿过半导体层至衬底，并且具有与接触件的顶面大约平齐或相对于接触件的顶面凹陷的顶面。
根据本申请的又一个实施例，提供了一种用于形成集成电路(IC)芯片的方法，方法包括：在衬底上方沉积半导体层；在半导体层上形成半导体器件；在半导体器件上方形成前段制程(FEOL)层；图案化FEOL层和半导体层以在IC芯片的外围处形成延伸穿过FEOL层和半导体层至衬底的沟槽；用电介质和/或导电材料填充沟槽以形成贯通孔；以及在贯通孔和FEOL层上方形成金属间介电(IMD)层，同时在IMD层中形成引线和通孔的交替堆叠件。
本申请的实施例提供了前段制程(FEOL)衬底上半导体贯通孔(TSV)。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出包括通过前段制程(FEOL)衬底上半导体贯通孔(TSV)的集成电路(IC)芯片的一些实施例的截面图。
图2示出图1的FEOL TSV的一些实施例的顶部布局视图。
图3A-图3E示出图1的IC芯片的一些不同的替代实施例的截面图。
图4示出其中FEOL TSV围绕IC芯片的内部区域的图1的IC芯片的一些实施例的放大截面图。
图5示出其中FEOL TSV提供与衬底的电耦合的图1的IC芯片的一些替代实施例的截面图。
图6示出图5的FEOL TSV的一些实施例的顶部布局视图。
图7A-图7C示出图5的IC芯片的一些不同的替代实施例的截面图。
图8示出其中FEOL TSV位于IC芯片的内部区域的单侧上的图5的IC芯片的一些实施例的放大截面图。
图9-图15示出用于形成包括FEOL TSV的IC芯片的方法的一些实施例的一系列截面图。
图16示出图9-图15的方法的一些实施例的框图。
图17和图18分别示出图12和图13中的IC芯片的一些替代实施例。
图19-图26示出用于形成包括提供与衬底的电耦合的FEOL TSV的IC芯片的方法的一些实施例的一系列截面图。
图27示出图19-图26的方法的一些实施例的框图。
具体实施方式
本发明提供了许多不同的实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
一些集成电路(IC)芯片包括衬底和位于衬底上的III-V族层。前段制程(FEOL)层和半导体器件位于III-V族层上，其中半导体器件掩埋在FEOL层中。多个层间介电(ILD)层堆叠在FEOL层上，而后段制程(BEOL)互连结构位于ILD层上。BEOL互连结构包括金属间介电(IMD)层以及堆叠在IMD层中的多条引线和多个通孔。后段制程(BEOL)III-V族贯通孔(TGV)位于IC芯片的外围，并且延伸穿过BEOL互连结构、ILD层、FEOL层和III-V族层至衬底。例如，BEOL TGV可以用作密封环或与衬底电耦合。
用于形成BEOL TGV的方法包括蚀刻穿过IMD层、ILD层、FEOL层和III-V族层，以形成在其中形成BEOL TGV的沟槽。该方法的挑战在于IMD和ILD层很厚，因此蚀刻深度很大。例如，IMD和ILD层的厚度可以是约12-13微米或某个其他合适的值。因为蚀刻深度大，所以蚀刻要花费大量时间，并且批量生产的生产率低。例如，蚀刻穿过IMD和ILD层可能需要大约40分钟或某个其他合适的值。此外，因为蚀刻深度大，所以可以使用通过光刻形成的不同的光刻胶掩模将蚀刻分成多个蚀刻。因为光刻是昂贵的，所以使用多个光刻胶掩模可能导致高成本。此外，因为蚀刻深度大，所以沟槽可能具有高的纵横比(例如，高宽比高)。这样，沉积在沟槽中以形成BEOL TGV的材料很可能沉积有空隙。至少当将BEOL TGV用于与衬底电耦合时，空隙会增加BEOL TGV的电阻，从而降低BEOL TGV的性能。因此，沉积有空隙的高可能性可能会增加BEOL TGV落在设计规格之外的可能性，从而可能降低成品率。
本公开的各种实施例针对用于形成包括FEOL衬底上半导体贯通孔(TSV)的IC芯片的方法以及由该方法获得的IC芯片。在该方法的一些实施例中，半导体层沉积在衬底上方。半导体层可以例如是或包括III-V族半导体和/或一些其他合适的半导体。FEOL层和半导体器件形成在半导体层上，其中半导体器件掩埋在FEOL层中。执行光刻/蚀刻工艺以在IC芯片的外围形成沟槽并且延伸穿过FEOL层和半导体层至衬底。形成FEOL TSV以填充沟槽，并在FEOL层上形成多个ILD层。在一些实施例中，ILD层部分地限定FEOL TSV。在替代实施例中，ILD层覆盖并独立于FEOL TSV。BEOL互连结构形成在ILD层上，并包括多条引线、多个通孔以及容纳引线和通孔的IMD层。
因为沟槽是在沉积ILD层和IMD层之前形成的，所以形成沟槽的蚀刻不会延伸穿过ILD和IMD层。结果，蚀刻深度小。因为蚀刻深度小，所以蚀刻花费的时间少并且批量生产的生产率高。此外，因为蚀刻深度小，所以可以利用通过光刻形成的单个光刻胶掩模来执行蚀刻。因为光刻是昂贵的，所以使用单个光刻胶掩模可以获得低成本。此外，因为蚀刻深度小，所以沟槽可以具有小的纵横比。这样，沉积在沟槽中以形成FEOL TSV的材料可以具有低的沉积有空隙的可能性。至少当将FEOL TSV用于与衬底电耦合时，空隙会增加FEOL TSV的电阻，从而降低FEOL TSV的性能。因此，沉积有空隙的低可能性可以降低FEOL TSV落在设计规格之外的可能性，从而可以提高成品率。
参考图1，提供包括FEOL TSV 102的IC芯片的一些实施例的截面图100。FEOL TSV102在IC芯片的外围区域P中位于衬底104上，并且延伸穿过半导体层106和FEOL层108至衬底104。半导体层106位于衬底104上，并且FEOL层108位于半导体层106上。半导体FEV TSV102由第一ILD层110、第二ILD层112和间隙填充层114限定。在替代实施例中，省略第一ILD层110和/或第二ILD层112。第一ILD层110位于FEOL层108上，第二ILD层112位于第一ILD层110上，并且间隙填充层114位于第二ILD层112上。
接触件116在与FEOL TSV 102横向偏移的位置处位于第一和第二ILD层110、112和FEOL层108中。在替代实施例中，省略接触件116。此外，BEOL互连结构118覆盖FEOL TSV102、第二ILD层112和接触件116。BEOL互连结构118包括IMD层120和位于IMD层120上的钝化层122。此外，BEOL互连结构118包括多条引线124、多个通孔126和焊盘128。引线124和通孔126交替地堆叠在IMD层120中并且位于接触件116上。焊盘128在IMD层120和钝化层122之间位于引线124和通孔126上。此外，焊盘128通过由钝化层122限定的焊盘开口130暴露。在替代实施例中，省略焊盘开口130。接触件116、引线124、通孔126和焊盘128共同限定导电密封结构132。
因为FEOL TSV 102位于IMD层120下并由第一和第二ILD层110、112限定，所以在第一和第二ILD层110、112和IMD层120之前形成容纳FEOL TSV 102的沟槽。这样，形成沟槽的蚀刻不延伸穿过第一和第二ILD层110、112和IMD层120。第一和第二ILD层110、112和IMD层120具有较大的厚度，使得如果蚀刻延伸穿过第一和第二ILD层110、112和IMD层120，则蚀刻将具有较大的蚀刻深度。但是，因为蚀刻没有延伸穿过第一和第二ILD层110、112和IMD层120，所以蚀刻具有较小的蚀刻深度。因为蚀刻具有较小的蚀刻深度，所以蚀刻花费少量的时间并且批量生产的生产率高。例如，当不蚀刻穿过第一和第二ILD层110、112和IMD层120时，蚀刻可以快约50％或某个其他合适的百分比。此外，因为蚀刻具有较小的蚀刻深度，所以蚀刻可以用利用由光刻形成的单个光刻胶掩模来执行。因为光刻是昂贵的，所以使用单个光刻胶掩模可以获得低成本。
导电密封结构132和FEOL TSV 102配合以密封IC芯片的外围区域P，从而保护IC芯片的内部区域(未示出)。例如，导电密封结构132和FEOL TSV 102可以防止水分和/或蒸气在IC芯片的外围区域P处进入IC芯片。进入IC芯片的水分和/或蒸气可能会腐蚀IC芯片中的导电部件和/或半导体器件。作为另一示例，导电密封结构132和FEOL TSV 102可以防止在将IC芯片与晶圆分离期间由模切机造成的裂纹传播穿过IC芯片。穿过IC芯片传播的裂纹可能导致IC芯片中的层和/或结构分层。
如上所述，用于形成容纳FEOL TSV 102的沟槽的蚀刻可以具有较小的蚀刻深度。因为蚀刻具有较小的蚀刻深度，所以沟槽可以具有较小的纵横比(例如，高宽比小)。这样，第一和第二ILD层110、112和间隙填充层114可以具有较低的沉积有空隙的可能性。空隙会阻碍FEOL TSV 102保护IC芯片的内部区域。例如，空隙可能阻碍FEOL TSV 102阻止水分和/或蒸气进入IC芯片，和/或可能阻碍FEOL TSV 102阻止由模切机引起的裂纹的传播。因此，沉积有空隙的低可能性可以降低FEOL TSV落在设计规格之外的可能性，从而可以提高成品率。
再次参考FEOL层108，FEOL层108位于半导体层106和第一ILD层110之间，并且由在FEOL处理期间沉积的多层(未单独示出)组成。此外，FEOL层108覆盖半导体层106上的半导体器件(未示出)，并且在一些实施例中，至少部分地限定半导体器件。组成FEOL层108的层可以包括例如ILD层、焊盘垫氧化物层、焊盘氮化物层、接触蚀刻停止层(CESL)、栅极介电层、一些其他合适的层或上述层的任何组合。在一些实施例中，FEOL层108限于电介质氧化物和/或其他合适的电介质。此外，在一些实施例中，FEOL层108的厚度是约3.5-4.0千埃(kA)、约4.0-4.5kA、约3.5-4.5kA或某个其他合适的值。
在一些实施例中，半导体层106是或包括III-V族材料。例如，半导体层106可以是或包括氮化镓(例如，GaN)、砷化镓(例如，GaAs)、磷化铟(InP)、一些其他合适的III-V族材料或它们的任何组合。在替代实施例中，半导体层106是或包括II-VI族材料、IV-IV族材料或一些其他合适的半导体材料。在一些实施例中，半导体层106由沿异质结限定二维电子气(2DEG)或二维空穴气(2DHG)的多层(未单独示出)组成。例如，半导体层106可以包括直接接触以限定异质结和沿着该异质结的2DEG的氮化铝镓层和氮化镓层。在一些实施例中，半导体层106的厚度是约45-55kA、约55-65kA、约45-65kA、约58kA、约50kA或某个其他合适的值。
在一些实施例中，衬底104是或包括单晶硅的块状衬底、碳化硅的块状衬底、绝缘体上硅(SOI)衬底或某种其他合适类型的半导体衬底。
在一些实施例中，第一ILD层110、第二ILD层112和IMD层120中的每一个是电介质氧化物和/或一些其他合适的电介质。在一些实施例中，间隙填充层114是或包括电介质氧化物和/或一些其他合适的电介质。在替代实施例中，间隙填充层114是或包括导电材料和/或一些其他合适的材料。在一些实施例中，第一ILD层110和第二ILD层112是不同的电介质，第二ILD层112和间隙填充层114是不同的材料，第二ILD层112和IMD层120是不同的电介质，或以上内容的任何组合。在一些实施例中，第一ILD层110、第二ILD层112和间隙填充层114中的任何一个或组合具有比FEOL层108更低的水分和/或蒸汽渗透性，以防止水分和/或蒸汽从IC芯片的周围环境进入FEOL层108。这样的水分和/或蒸汽可能腐蚀并因此损坏FEOL层108中的半导体器件(未示出)。在一些实施例中，间隙填充层114对水分和/或蒸汽的渗透性低于第一和/或第二ILD层110、112和/或第二ILD层112对水分和/或蒸汽的渗透性低于第一ILD层110。在一些实施例中，第一ILD层110、第二ILD层112和IMD层120具有约120-140kA、约120-130kA、约130-140kA、约125kA、约126kA的组合厚度或某个其他合适的值。
在一些实施例中，接触件116是或包括钨和/或一些其他合适的金属。在一些实施例中，引线124、通孔126和焊盘128是或包括铜、铝铜、铝、一些其他合适的金属或它们的任何组合。
参考图2，提供了图1的IC芯片的一些实施例的顶部布局视图200。例如，图1的截面图100可以沿线A截取，但是其他合适的位置也是可以的。FEOL TSV 102和导电密封结构132在单独的闭合路径中沿IC芯片的外围区域P延伸，以围绕IC芯片的内部区域I。闭合路径是矩形环形，但是可以是圆形环、正方形环或其他合适的形状。此外，导电密封结构132位于FEOL TSV 102和IC芯片的内部区域I之间。如将在下文中看到的，IC芯片的内部区域I容纳限定电路的半导体器件(未示出)和导电互连件(未示出)。
FEOL TSV 102和导电密封结构132配合以密封IC芯片的外围区域P，从而保护IC芯片的内部区域I。例如，FEOL TSV 102和导电密封结构132可以防止水分和/或蒸汽在IC芯片的外围区域P处进入IC芯片。作为另一示例，FEOL TSV 102和导电密封结构132可以防止在将IC芯片与晶圆分离期间由模切机引起的裂纹传播穿过IC芯片。
参考图3A-图3E，提供了图1的IC芯片的一些不同的替代实施例的截面图300A-300E。
在图3A中，间隙填充层114的顶面具有凹痕302。例如，凹痕302可以由间隙填充层114在沟槽中的沉积以及随后的没有延伸足够远以完全去除凹痕302的平坦化导致。
在图3B中，省略了间隙填充层114，并且第二ILD层112占据了先前由间隙填充层114占据的空间。例如，这可以通过在沟槽中沉积厚度足够大以完全填充沟槽的第二ILD层112，然后平坦化第二ILD层112以使第二ILD层112变薄来实现。
在图3C中，省略了第二ILD层112，并且由第二ILD层112占据的空间被第一ILD层110占据。
在图3D中，第一和第二ILD层110、112以及间隙填充层114具有不那么均匀的尺寸，并且还具有弯曲的边缘和侧壁。此外，半导体层106包括多层(例如，106a和106b)，FEOL层108包括多层(例如，108a和108b)。例如，半导体层106的第一层106a可以是或包括氮化镓，而半导体层106的第二层106b可以是或包括氮化铝镓，反之亦然。但是，除了示例中的材料之外，其他合适的材料也是可以的。
在图3E中，间隙填充层114完全限定FEOL TSV 102，并且延伸穿过第一和第二ILD层110、112两者至衬底104。因为FEOL TSV 102位于IMD层120下，所以容纳FEOL TSV 102的沟槽在IMD层120之前形成。这样，形成沟槽的蚀刻不延伸穿过IMD层120。IMD层120具有较大的厚度，使得如果蚀刻延伸穿过IMD层120，蚀刻将具有较大的蚀刻深度。然而，因为蚀刻没有延伸穿过IMD层120，所以蚀刻具有较小的蚀刻深度。注意，较小的蚀刻深度不像图1中那样小，因为蚀刻延伸穿过第一和第二ILD层110、112。因为蚀刻具有较小的蚀刻深度，所以蚀刻花费少量的时间并且批量生产的生产率高。此外，可以利用通过光刻形成的单个光刻胶掩模来执行蚀刻，这获得低成本。
参考图4，提供了图1的IC芯片的一些实施例的放大截面图400，其中FEOL TSV 102和导电密封结构132在IC芯片的外围区域P处围绕IC芯片的内部区域I。FEOL TSV 102具有分别位于IC芯片的内部区域I的相反侧上的一对区段。类似地，导电密封结构132具有分别位于IC芯片的内部区域I的相反侧上的一对区段。此外，导电密封结构132的区段位于FEOLTSV 102的区段之间。
在一些实施例中，当从上向下观察时，FEOL TSV 102和导电密封结构132在单独的闭合路径中延伸以围绕IC芯片的内部区域I。此外，在一些实施例中，IC芯片具有如图2中的顶部布局。例如，放大截面图400可以沿图2中的线B截取。在替代实施例中，IC芯片具有一些其他合适的顶部布局。
IC芯片的内部区域I容纳通过接触件116和BEOL互连结构118互连以限定电路的多个半导体器件402。注意，虽然未示出，但是可以存在将电路电耦合至外部器件和/或电路的附加焊盘(例如，参见焊盘128)。
半导体器件402位于半导体层106和FEOL层108之间，并且可以例如是高电子迁移率晶体管(HEMT)、金属氧化物半导体(MOS)HEMT、金属绝缘体半导体场效应晶体管(MISFET)、一些其他合适类型的半导体器件或它们的任何组合。半导体器件402由半导体层106部分地限定，并且在一些实施例中，由FEOL层108部分地限定。例如，半导体层106可以限定半导体器件402的2DEG，和/或FEOL层108可以限定半导体器件402的栅极介电层。如上所述，半导体层106可以由多层构成和/或可以是或包括III-V族材料、II-VI族材料、IV-IV族材料、一些其他合适的半导体材料或它们的任何组合。
尽管利用图1中的FEOL TSV 102的实施例示出了图4的IC芯片，但是图4的IC芯片可以替代地使用图3A-图3E中的任何一个的FEOL TSV 102的实施例。类似地，尽管利用图1中的半导体层106的实施例和FEOL层108的实施例示出了图4的IC芯片，但是图4的IC芯片可以替代地使用图3D中的半导体层106的实施例和/或可以替代地使用图3D中的FEOL层108的实施例。
参考图5，提供了图1的IC芯片的一些替代实施例的截面图500，其中，FEOL TSV102提供与衬底104的电耦合。例如，电耦合可以用于使衬底104接地或以其他方式偏置衬底104。FEOL TSV 102由间隙填充层114和侧壁间隔件结构502限定。间隙填充层114是导电的并且延伸穿过FEOL层108和半导体层106至衬底104。间隙填充层114可以例如是或包括金属和/或一些其他合适的导电材料。侧壁间隔件结构502是电介质，并且将间隙填充层114与FEOL层108和半导体层106分离。侧壁间隔件结构502可以例如是或包括氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或它们的任何组合。
第一和第二ILD层110、112位于FEOL TSV 102上方，并且与图1相反，独立于FEOLTSV 102。接触件116位于第一和第二ILD层110、112中，BEOL互连结构118位于第二ILD层112和接触件116上方。接触件116和BEOL互连结构118中的至少一个限定从FEOL TSV 102延伸的导电路径。该导电路径可以例如将FEOL TSV 102电耦合至接地焊盘128g或其他合适的焊盘。替代地，导电路径可以例如将FEOL TSV 102电耦合至IC芯片的内部区域处的电路(未示出)。此外，如图1所示，接触件116和BEOL互连结构118中的至少一个限定了导电密封结构132。
参考图6，提供了图5的IC芯片的一些实施例的顶部布局600。例如，图5的截面图500可以沿线C截取，但是其他合适的位置也是可以的。导电密封结构132和FEOL TSV 102位于IC芯片的外围区域P处。导电密封结构132在闭合路径中延伸以围绕FEOL TSV 102和IC芯片的内部区域I。闭合路径是矩形环形，但是可以是圆形环、正方形环或其他合适的形状。此外，导电密封结构132密封IC芯片的外围，以保护IC芯片的内部区域I。FEOL TSV 102是线形的并且位于IC芯片的单侧。在替代实施例中，FEOL TSV 102位于IC芯片的多侧上和/或具有其他合适的形状。此外，FEOL TSV 102位于导电密封结构132和IC芯片的内部区域I之间。
参考图7A-图7C，提供了图5的IC芯片的一些不同的替代实施例的截面图700A-700C。
在图7A中，FEOL TSV 102从BEOL互连结构118延伸穿过第一和第二ILD层110、112两者至衬底104。此外，FEOL TSV 102在底部引线124b处电耦合至BEOL互连结构118。
在图7B中，第一和第二ILD层110、112将间隙填充层114与FEOL层108和半导体层106分离。此外，省略了侧壁间隔件结构502，并且FEOL TSV 102在底部引线124b处电耦合至BEOL互连结构118。
在图7C中，省略了第二ILD层112，并且由第二ILD层112占据的空间被第一ILD层110占据。
参考图8，提供了图5的IC芯片的一些实施例的放大截面图800，其中，导电密封结构132围绕FEOL TSV 102和IC芯片的内部区域I。此外，FEOL TSV 102位于IC芯片的单侧，并且位于导电密封结构132和内部区域I之间。在一些实施例中，当从上向下观察时，FEOL TSV102是线形的，和/或当从上向下观察时，导电密封结构132在闭合路径中延伸以围绕IC芯片的内部区域I。此外，在一些实施例中，IC芯片具有如图6中所示的顶部布局。例如，放大截面图800可以沿图6中的线D截取。在替代实施例中，IC芯片具有一些其他合适的顶部布局。
内部区域I容纳通过接触件116和BEOL互连结构118互连以限定电路的多个半导体器件402。注意，虽然未示出，但是可以存在将电路电耦合至外部器件和/或电路的附加焊盘(例如，参见焊盘128)。内部区域I和半导体器件402例如可以如关于图4所描述的。
尽管利用图5中的FEOL TSV 102的实施例示出了图8的IC芯片，但是图8的IC芯片可以替代地使用图7A-图7C中的任何一个的FEOL TSV 102的实施例。类似地，尽管利用图5中的半导体层106的实施例和FEOL层108的实施例示出了图8的IC芯片，但是图8的IC芯片可以替代地使用图3D中的半导体层106的实施例和/或可以替代地使用图3D中的FEOL层108的实施例。
参考图9-图15，提供了用于形成包括FEOL TSV的IC芯片的方法的一些实施例的一系列截面图900-1500。例如，可以采用该方法来形成图1、图2和图4中的任何一个或组合的IC芯片或形成一些其他合适的IC芯片。
如图9的截面图900所示，在形成的IC芯片的外围区域P和形成的IC芯片的内部区域I处在衬底104上沉积半导体层106。在一些实施例中，半导体层106由限定异质结的多层(未单独示出)组成。在一些实施例中，多层沿异质结进一步限定2DEG或DHG。在一些实施例中，半导体层106是或包括III-V族材料。例如，半导体层106可以例如是或包括氮化镓(例如，GaN)、砷化镓(例如，GaAs)、磷化铟(InP)、一些其他合适的III-V族材料或它们的任何组合。在替代实施例中，半导体层106是或包括II-VI族材料、IV-IV族材料或一些其他合适的半导体材料。在一些实施例中，半导体层106的厚度Tg是约45-55kA、约55-65kA、约45-65kA、约58kA、约50kA或某个其他合适的值。
还通过图9的截面图900示出，执行FEOL处理以形成多个半导体器件402和FEOL层108。多个半导体器件402在内部区域I处而没有在外围区域P处形成在半导体层106上。另一方面，FEOL层108形成在外围区域P和内部区域I两者处。在一些实施例中，外围区域P和内部区域I具有如图2所示的顶部布局，但其他合适的顶部布局也是可以的。在一些实施例中，FEOL层108的厚度Tf是约3.5-4.0千埃(kA)、约4.0-4.5kA、约3.5-4.5kA或某个其他合适的值。
FEOL层108由在FEOL处理期间沉积的多层(未单独示出)组成。此外，FEOL层108覆盖半导体层106上的半导体器件402，并且在一些实施例中，至少部分地限定半导体器件402。组成FEOL层108的层可以包括例如ILD层、焊盘垫氧化物层、焊盘氮化物层、CESL、栅极介电层、一些其他合适的层或上述层的任何组合。在一些实施例中，FEOL层108限于电介质氧化物和/或其他合适的电介质。
半导体器件402位于半导体层106和FEOL层108之间，并且可以例如是HEMT、MOSHEMT、MISFET、一些其他合适类型的半导体器件或它们的任何组合。此外，半导体器件402由半导体层106部分地限定，并且在一些实施例中，由FEOL层108部分地限定。
如图10的截面图1000所示，对FEOL层108和半导体层106进行图案化以在外围区域P处形成沟槽1002。沟槽1002延伸穿过FEOL层108和半导体层106至衬底104。在一些实施例中，沟槽1002在闭合路径延中伸以围绕内部区域I。例如，沟槽1002可以仅在图10的截面图1000中部分地示出，并且可以具有正方形环顶部布局、圆形环顶部布局或在闭合路径中延伸的一些其他合适的顶部布局。在一些实施例中，沟槽1002具有与图2中的FEOL TSV 102相同的顶部布局，而内部区域I具有如图2所示的顶部布局。
形成沟槽1002的图案化可以例如包括：1)在FEOL层108上方形成掩模1004；2)在适当的位置利用掩模1004蚀刻FEOL层108和半导体层106，以形成沟槽1002；3)去除掩模1004。然而，其他适合的图案化工艺也是可以的。例如，掩模1004可以是通过光刻形成的光刻胶掩模或一些其他合适类型的掩模。蚀刻可以例如通过干蚀刻来执行，但是其他合适类型的蚀刻也是可以的。在一些实施例中，蚀刻花费约25-35分钟、约30分钟或某个其他合适的时间量。如下所述，因为蚀刻没有穿过随后在FEOL层108上方形成的ILD和IMD层，所以蚀刻时间可以显著减少。例如，当不蚀刻穿过ILD和IMD层时，蚀刻可以快约50％或某个其他合适的百分比。
如图11的截面图1100所示，第一ILD层110和第二ILD层112沉积在FEOL层108上方，并进一步沉积以对沟槽1002加衬和部分填充。此外，第二ILD层112沉积在第一ILD层110上方。在替代实施例中，不沉积第一ILD层110和/或第二ILD层112。第一ILD层110和第二ILD层112可以通过对应的沉积工艺连续沉积。沉积可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、一些其他合适的沉积工艺或它们的任何组合来执行。
在一些实施例中，第一ILD层110是电介质氧化物和/或一些其他合适的电介质。类似地，在一些实施例中，第二ILD层112是电介质氧化物和/或一些其他合适的电介质。在一些实施例中，第一ILD层110和第二ILD层112是不同的电介质。在一些实施例中，第一ILD层110和/或第二ILD层112具有比FEOL层108更低的水分和/或蒸汽渗透性，以防止水分和/或蒸汽从IC芯片的周围环境进入FEOL层108。这样的水分和/或蒸汽可能腐蚀并因此损坏半导体器件402(未示出)。在一些实施例中，第二ILD层112具有比第一ILD层110低的水分和/或蒸汽渗透性，反之亦然。
如图12的截面图1200所示，在第二ILD层112上方沉积间隙填充层114，并填充沟槽1002的剩余部分(例如，参见图10)。沉积可以例如通过CVD、PVD、一些其他合适的沉积工艺或它们的任何组合来执行。
在一些实施例中，间隙填充层114是或包括电介质氧化物和/或一些其他合适的电介质。在替代实施例中，间隙填充层114是或包括导电材料和/或一些其他合适的材料。在一些实施例中，第二ILD层112和间隙填充层114是不同的材料。在一些实施例中，间隙填充层114具有比FEOL层108更低的水分和/或蒸汽渗透性，以防止水分和/或蒸汽从IC芯片的周围环境进入FEOL层108。这样的水分和/或蒸汽可能腐蚀并因此损坏半导体器件402(未示出)。在一些实施例中，间隙填充层114具有比第一和/或第二ILD层110、112低的水分和/或蒸汽渗透性。
间隙填充层114以及第一和第二ILD层110、112共同在沟槽1002中限定FEOLTSV102。例如，由于形成开始于关于图9描述的FEOL处理的最后，所以FEOL TSV 102可以称为“FEOL”TSV。在一些实施例中，FEOL TSV 102具有如图2所示的顶部布局，但是其他合适的顶部布局也是可以的。在一些实施例中，FEOL TSV 102保护内部区域I。例如，FEOL TSV 102可以防止水分和/或蒸气进入外围区域P并扩散或以其他方式移动到内部区域I。作为另一示例，FEOL TSV 102可以防止在IC芯片从晶圆分离期间由模切机引起的裂纹从外围区域P传播到内部区域I。
如下文所见，其中形成有FEOL TSV 102的沟槽1002(例如，参见图10)可以具有较小的纵横比(例如，图10中的高度H与图10中的宽度W的比率很小)，因为在沉积第一和第二ILD层110、112以及此后形成的IMD层之前形成沟槽1002。由于低纵横比，所以第一和第二ILD层110、112和/或间隙填充层114可以具有较低的沉积有空隙的可能性。空隙会阻碍FEOLTSV 102保护内部区域I免受裂缝、水分、蒸汽或它们的任何组合的影响。因此，沉积有空隙的低可能性可以降低FEOL TSV 102故障的可能性以保护内部区域，从而可以提高成品率。
如图13的截面图1300所示，对间隙填充层114执行平坦化以从第二ILD层112的顶部去除间隙填充层114。此外，平坦化使间隙填充层114的顶面变平。在一些实施例中，平坦化还使间隙填充层114的顶面与第二ILD层112的顶面共面和/或使第二ILD层112变薄。例如，平坦化可以通过化学机械抛光(CMP)或一些其他合适的平坦化工艺来执行。
如图14的截面图1400所示，在第一和第二ILD层110、112以及FEOL层108中形成接触件116。在外围区域P处和FEOL TSV 102与半导体器件402之间形成密封接触件116s。此外，在半导体器件402之一上的内部区域I处形成器件接触件116d。在替代实施例中，省略密封接触件116s。接触件116可以例如是或包括钨和/或一些其他合适的导电材料。
如图15的截面图1500所示，执行BEOL处理以在接触件116上方形成BEOL互连结构118并与之电耦合。BEOL互连结构118包括堆叠在接触件116上方并与之电耦合的多条引线124、多个通孔126和焊盘128。在一些实施例中，在内部区域I处存在附加焊盘(未示出)，并且配置为与焊盘128相同。外围区域P处的引线和通孔与焊盘128和密封接触件116s堆叠在一起，以与密封接触件116s限定导电密封结构132。在一些实施例中，导电密封结构132具有如图2所示的顶部布局，但是其他合适的顶部布局也是可以的。此外，内部区域I处的引线和通孔与器件接触件116d堆叠在一起，以限定互连半导体器件402并限定电路的导电路径。
多条引线124和多个通孔126堆叠在位于第二ILD层112上的IMD层120中。此外，焊盘128在IMD层120和钝化层122之间位于钝化层122中。钝化层122位于IMD层120上，并且限定暴露焊盘128的焊盘开口130。在替代实施例中，省略焊盘128和/或焊盘开口130。IMD层120由在形成引线124和通孔126时沉积的多层(未单独示出)组成，并且在形成引线124和通孔126之后沉积钝化层122。在一些实施例中，IMD层120是电介质氧化物和/或一些其他合适的电介质。在一些实施例中，第二ILD层112和IMD层120是不同的电介质。第一和第二ILD层110、112以及IMD层120具有较大的组合厚度Tc。在一些实施例中，较大厚度Tc是约120-140kA、约120-130kA、约130-140kA、约125kA、约126kA或某个其他合适的值。
如通过比较图10与图15所看到的，在沉积第一和第二ILD层110、112(例如，参见图15)以及IMD层120(例如，参见图15)之前，穿过FEOL层108和半导体层106执行蚀刻以形成沟槽1002(参见，例如图10)。这样，蚀刻不延伸穿过第一和第二ILD层110、112和IMD层120。此外，因为第一和第二ILD层110、112和IMD层120具有较大的组合厚度Tc，所以如果蚀刻延伸穿过第一和第二ILD层110、112和IMD层120，则蚀刻将具有较大的蚀刻深度。但是，因为蚀刻没有延伸穿过第一和第二ILD层110、112和IMD层120，所以蚀刻具有较小的蚀刻深度。
因为蚀刻具有较小的蚀刻深度，所以蚀刻花费少量的时间并且批量生产的生产率高。例如，当不蚀刻穿过第一和第二ILD层110、112和IMD层120时，蚀刻可以快约50％或某个其他合适的百分比。此外，因为蚀刻具有较小的蚀刻深度，所以蚀刻可以用利用由光刻形成的单个光刻胶掩模(例如，图10的1004)来执行。因为光刻是昂贵的，所以使用单个光刻胶掩模可以获得低成本。此外，因为蚀刻具有较小的蚀刻深度，所以沟槽1002可以具有较小的纵横比(例如，图10中的高度H与图10中的宽度W的比率较小)。这样，可以在空隙的较低可能性的情况下形成FEOL TSV 102。这可以降低FEOL TSV 102故障的可能性以保护内部区域，从而可以提高成品率。
如通过回顾图9-图15所见，在FEOL处理结束时而不是在BEOL处理结束时形成FEOLTSV 102，不会改变内部区域I的膜方案。换句话说，内部区域I的膜方案是无论形成FEOLTSV 102还是形成BEOL TSV，都相同。膜方案可以例如对应于第一和第二ILD层110、112以及IMD层120的布局。由于内部区域I处的膜方案没有改变，因此FEOL TSV 102可以以低成本代替BEOL TSV。
虽然参考方法描述了图9-图15，但是应当理解，图9-图15所示的结构不限于该方法，而是可以单独于该方法。虽然图9-图15被描述为一系列动作，但是应当理解，在其他实施例中，动作的顺序可以改变。虽然图9-图15示出和描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图16，提供了图9-图15的方法的一些实施例的框图1600。
在1602处，在衬底上方沉积半导体层。例如，参见图9。
在1604处，在半导体层上方形成半导体器件和FEOL层，其中，半导体器件位于半导体层和FEOL层之间。例如，参见图9。
在1606处，图案化FEOL层和半导体层以形成沟槽，该沟槽延伸穿过FEOL层和半导体层至衬底，其中，该沟槽围绕半导体器件。例如，参见图10。
在1608处，在FEOL层上方沉积第一ILD层，并且进一步加衬并部分填充沟槽。例如，参见图11。
在1610处，在第一ILD层上方沉积第二ILD层，并且进一步加衬并部分填充沟槽。例如，参见图11。
在1612处，在第二ILD层上方沉积间隙填充层并填充沟槽的剩余部分。例如，参见图12。
在1614处，对间隙填充层执行平坦化以从第二ILD层的顶部去除间隙填充层。例如，参见图13。
在1616处，在第一和第二ILD层中形成接触件，其中，接触件包括横向地位于沟槽和半导体器件之间的密封接触件。例如，参见图14。
在1618处，BEOL互连结构形成在接触件上方并与之电耦合，其中，BEOL互连结构包括堆叠在IMD层中并与密封接触件一起限定导电密封结构的引线和通孔。例如，参见图15。
虽然本文将图16的框图1600示出和描述为一系列的动作或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述动作或事件之外的其他动作或事件同时发生。此外，可以不要求所有示出的动作都用于实施本文中描述的一个或多个方面或实施例，并且可以在一个或多个单独的动作和/或阶段中进行本文中示出的一个或多个动作。
参考图17和图18，分别提供了图12和图13的IC芯片的一些替代实施例的截面图1700、1800。图17对应于图12，因此示出在间隙填充层114的沉积期间IC芯片的一些替代实施例。图18对应于图11，因此示出在平坦化期间IC芯片的一些替代实施例。
在图17和图18两者中，第一和第二ILD层110、112以及间隙填充层114具有不那么均匀的尺寸，并且还具有弯曲的边缘和侧壁。此外，半导体层106包括多层(例如，106a和106b)，FEOL层108包括多层(例如，108a和108b)。例如，半导体层106的第一层106a可以是或包括氮化镓，而半导体层106的第二层106b可以是或包括氮化铝镓，反之亦然。但是，除了示例中的材料之外，其他合适的材料也是可以的。
参考图19-图25，提供了用于形成包括FEOL TSV的IC芯片的方法的一些实施例的一系列截面图1900-2500，其中FEOL TSV提供与衬底的电耦合。例如，可以采用该方法来形成图5、图6和图8中的任何一个或组合的IC芯片或形成一些其他合适的IC芯片。
如图19的截面图1900所示，执行参考图9和图10所描述的动作。如关于图9所述，在外围区域P和内部区域I处将半导体层106沉积在衬底104上方。此外，如关于图9所述，执行FEOL处理以形成多个半导体器件402和FEOL层108。然后如关于图10所示，对FEOL层108和半导体层106进行图案化以在外围区域P处形成沟槽1002。沟槽1002延伸穿过FEOL层108和半导体层106至衬底。在一些实施例中，当从上向下观察时，沟槽1002位于内部区域I的单侧和/或是线形的。在替代实施例中，当从上向下观察时，沟槽1002位于内部区域I的多侧上和/或具有其他合适的形状。在一些实施例中，沟槽1002具有与图6中的FEOL TS V102相同的顶部布局，而内部区域I具有如图6所示的顶部布局。
如图20的截面图2000所示，间隔件层2002沉积在FEOL层108上方，并进一步加衬和部分填充沟槽1002。该间隔件层2002可以例如是或包括氧化硅、氮化硅、氮氧化硅、一些其他合适的电介质或它们的任何组合。
如图21的截面图2100所示，回蚀刻间隔件层2002(例如，参见图20)以在沟槽1002(例如，参见图20)的侧壁上形成侧壁间隔件结构502，并在沟槽1002的底部暴露衬底104。回蚀刻从FEOL层108的顶部去除间隔件层2002，并且在沟槽1002的底部进一步去除间隔件层2002的水平区段。
如图22的截面图2200所示，在FEOL层108上方沉积间隙填充层114，并填充沟槽1002的剩余部分(例如，参见图21)。间隙填充层114是导电的并且电耦合至衬底104。间隙填充层114可以例如是或包括金属和/或一些其他合适的导电材料。沉积可以例如通过CVD、PVD、化学镀、电镀、一些其他合适的沉积工艺或它们的任何组合来执行。
间隙填充层114和侧壁间隔件结构502共同在沟槽1002中限定FEOL TSV 102。在一些实施例中，FEOL TSV 102具有如图6所示的顶部布局，但是其他合适的顶部布局也是可以的。在一些实施例中，如下文所见，FEOL TSV 102在衬底104和此后形成的BEOL互连结构之间提供电耦合。电耦合可以例如用于将衬底104电耦合至地或耦合到内部区域I处的电路。
如图23的截面图2300所示，对间隙填充层114执行平坦化以从FEOL层108的顶部去除间隙填充层114。此外，平坦化使间隙填充层114的顶面变平。在一些实施例中，平坦化还使间隙填充层114的顶面与FEOL层108的顶面共面和/或使FEOL层108变薄。例如，平坦化可以通过CMP或一些其他合适的平坦化工艺来执行。
如图24的截面图2400所示，第一ILD层110和第二ILD层112沉积在FEOL层108上方，如关于图11所述。然而，与图11相反，第一和第二ILD层110、112独立于FEOL TSV 102。
如图25的截面图2500所示，在第一和第二ILD层110、112以及FEOL层108中形成接触件116。密封接触件116s形成在外围区域P处。在替代实施例中，省略密封接触件116s。在外围区域P处并且在密封接触件116s和内部区域I之间，TSV接触件116v形成在FEOL TSV102上。在半导体器件402之一上的内部区域I处形成器件接触件116d。接触件116可以例如是或包括钨和/或一些其他合适的导电材料。
如图2600的截面图2600所示，执行BEOL处理以在接触件116上形成BEOL互连结构118并与之电耦合，如关于图15所述。BEOL互连结构118包括堆叠在接触件116上方并与之电耦合的多条引线124、多个通孔126和多个焊盘128。外围区域P处的引线和通孔与密封焊盘128和密封接触件116s堆叠在一起，以限定导电密封结构132。在一些实施例中，导电密封结构132具有如图6所示的顶部布局，但是其他合适的顶部布局也是可以的。外围区域P处的附加引线和附加通孔与TSV接触件116v堆叠在一起，以限定从FEOL TSV 102到接地焊盘128g或一些其他合适的焊盘的导电路径。内部区域I处的引线和通孔与器件接触件116d堆叠在一起，以限定互连半导体器件402并限定电路的导电路径。
多条引线124和多个通孔126堆叠在位于第二ILD层112上的IMD层120中。此外，多个焊盘128在IMD层120和钝化层122之间位于钝化层122中。钝化层122位于IMD层120上，并且限定暴露焊盘128的焊盘开口130。在替代实施例中，省略密封焊盘128s和/或对应的焊盘开口。第一和第二ILD层110、112以及IMD层120具有较大的组合厚度Tc。在一些实施例中，较大厚度Tc是约120-140kA、约120-130kA、约130-140kA、约125kA、约126kA或某个其他合适的值。
如通过比较图19与图26所看到的，在沉积第一和第二ILD层110、112(例如，参见图26)以及IMD层120(例如，参见图26)之前，穿过FEOL层108和半导体层106执行蚀刻以形成沟槽1002(例如，参见图19)。这样，蚀刻不延伸穿过第一和第二ILD层110、112和IMD层120。因此，蚀刻具有较小的蚀刻深度。因为蚀刻具有较小的蚀刻深度，所以蚀刻花费少量的时间并且批量生产的生产率高。此外，可以利用通过光刻形成的单个光刻胶掩模(例如，图19的1004)来执行蚀刻，这降低了成本。此外，沟槽可以具有较小的纵横比(例如，图19中的高度H与图19中的宽度W的比率较小)，这降低了在FEOL TSV 102中形成空隙的可能性。空隙增加了FEOL TSV 102的电阻，并且因此降低了FEOL TSV 102的性能。因此，FEOL TSV 102形成空隙的低可能性可以降低FEOL TSV 102落在设计规格之外的可能性，从而可以提高成品率。
通过回顾图19-图26可以看出，在FEOL处理结束时而不是在BEOL处理结束时形成FEOL TSV 102，不会改变内部区域I的膜方案。换句话说，内部区域I的膜方案是无论形成FEOL TSV 102还是形成BEOL TSV，都相同。这样，FEOL TSV 102可以以低成本代替BEOLTSV。
虽然参考方法描述了图19-图26，但是应当理解，图19-图26所示的结构不限于该方法，而是可以单独于该方法。虽然图19-图26被描述为一系列动作，但是应当理解，在其他实施例中，动作的顺序可以改变。虽然图19-图26示出和描述为一组特定的动作，但是在其他实施例中可以省略示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图27，提供了图19-图26的方法的一些实施例的框图2700。
在2702处，在衬底上方沉积半导体层。例如，参见图19。
在2704处，在半导体层上方形成半导体器件和FEOL层，其中，半导体器件位于半导体层和FEOL层之间。例如，参见图19。
在2706处，图案化FEOL层和半导体层以形成沟槽，该沟槽延伸穿过FEOL层和半导体层至衬底。例如，参见图19。
在2708处，形成侧壁间隔件结构，其在沟槽的侧壁上部分填充沟槽。例如，参见图20和图21。
在2710处，间隙填充层沉积在FEOL层上方并填充沟槽的剩余部分，其中，间隙填充层是导电的，并且其中，侧壁间隔件结构和间隙填充层限定FEOL TSV。例如，参见图22。
在2712处，对间隙填充层执行平坦化以从FEOL层的顶部去除间隙填充层。例如，参见图23。
在2714处，第一ILD层沉积在FEOL层和FEOL TSV上方。例如，参见图24。
在2716处，在第一ILD层上方沉积第二ILD层。例如，参见图24。
在2718处，在第一和第二ILD层中形成接触件，其中，接触件包括密封接触件和TSV接触件，并且其中，TSV接触件位于FEOL TSV上并且位于密封接触件和半导体器件之间。例如，参见图25。
在2820处，BEOL互连结构形成在接触件上方并与之电耦合，其中，BEOL互连结构包括堆叠在IMD层中并与密封接触件一起限定导电密封结构的引线和通孔。例如，参见图26。
虽然本文将图27的框图2700示出和描述为一系列的动作或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述动作或事件之外的其他动作或事件同时发生。此外，可以不要求所有示出的动作都用于实施本文中描述的一个或多个方面或实施例，并且可以在一个或多个单独的动作和/或阶段中进行本文中示出的一个或多个动作。
在一些实施例中，本公开提供一种IC芯片，包括：衬底；位于衬底上的半导体层；位于半导体层上的FEOL层；在IC芯片的外围处延伸穿过FEOL层和半导体层至衬底的贯通孔；以及位于贯通孔上方的引线和通孔的交替堆叠件。在一些实施例中，IC芯片还包括位于FEOL层上且位于交替堆叠件下的ILD层，其中，ILD层具有延伸穿过半导体层至衬底并且部分地限定贯通孔的部分。在一些实施例中，贯通孔是电介质。在一些实施例中，IC芯片还包括位于半导体层上的半导体器件，其中，贯通孔沿IC芯片的外围在闭合路径中延伸以围绕半导体器件。在一些实施例中，交替堆叠件限定导电密封结构，该导电密封结构沿IC芯片的外围在闭合路径中延伸，其中，贯通孔位于IC芯片的最外侧壁与导电密封结构之间。在一些实施例中，IC芯片还包括位于FEOL层和贯通孔上并且还位于交替堆叠件下的ILD层，其中，ILD层独立于贯通孔。在一些实施例中，贯通孔是导电的。在一些实施例中，贯通孔的顶部布局是线形的并且在IC芯片的外围处位于IC芯片的单侧。在一些实施例中，IC芯片还包括：位于交替堆叠件上方的焊盘；以及位于贯通孔上的接触件；其中，交替堆叠件和接触件限定从贯通孔到焊盘的导电路径。
在一些实施例中，本公开提供了另一IC芯片，包括：衬底；位于衬底上的半导体层；位于半导体层上的半导体器件；位于半导体器件上的互连结构；从互连结构延伸至半导体器件的接触件；以及延伸穿过半导体层至衬底并且顶面与接触件的顶面大约平齐或相对于接触件的顶面凹陷的贯通孔。在一些实施例中，互连结构包括限定导电密封结构的多条引线和多个通孔，其中，导电密封结构在IC芯片的外围处围绕半导体器件和贯通孔在闭合路径中延伸。在一些实施例中，IC芯片还包括：位于半导体器件上的第一氧化物层；以及位于第一氧化物层上并且位于互连结构下的第二氧化物层，其中，第一和第二氧化物层是不同的氧化物，并且其中，接触件和贯通孔延伸穿过第一和第二氧化物层。在一些实施例中，贯通孔包括导电间隙填充层，其中，IC芯片还包括位于导电间隙填充层上并直接接触导电间隙填充层的第二接触件。在一些实施例中，半导体层包括III-V族材料，其中，衬底包括硅。
在一些实施例中，本公开提供了一种用于形成IC芯片的方法，该方法包括：在衬底上方沉积半导体层；在半导体层上形成半导体器件；在半导体器件上方形成FEOL层；图案化FEOL层和半导体层以在IC芯片的外围处形成延伸穿过FEOL层和半导体层至衬底的沟槽；用电介质和/或导电材料填充沟槽以形成贯通孔；以及在贯通孔和FEOL层上方形成IMD层，同时在IMD层中形成引线和通孔的交替堆叠件。在一些实施例中，该方法还包括在填充和IMD层的形成之间在FEOL层中形成导电接触件。在一些实施例中，通过单个光刻/蚀刻工艺来执行图案化。在一些实施例中，填充包括：在FEOL层上沉积ILD层，并进一步加衬并部分填充沟槽；在ILD层上沉积间隙填充层，并在ILD层上进一步填充沟槽的剩余部分；然后对间隙填充层执行平坦化以从ILD层的顶部去除间隙填充层。在一些实施例中，填充包括：形成在沟槽的侧壁上部分填充沟槽的侧壁间隔件结构；在FEOL层上沉积间隙填充层，并进一步填充沟槽的剩余余部分，其中，间隙填充层是导电的；以及对间隙填充层执行平坦化以从FEOL层的顶部去除间隙填充层。在一些实施例中，该方法还包括：沉积覆盖贯通孔的第一ILD层；以及沉积包括与第一ILD层不同的材料并覆盖第一ILD层的第二ILD层，其中，IMD层沉积在第二ILD层上方，并且其中，引线和通孔被限制于IMD层。
根据本申请的一个实施例，提供了一种集成电路(IC)芯片，包括：衬底；半导体层，位于衬底上；前段制程(FEOL)层，位于半导体层上；贯通孔，在IC芯片的外围处延伸贯穿FEOL层和半导体层至衬底；以及引线和通孔的交替堆叠件，位于贯通孔上方。在一些实施例中，集成电路芯片还包括：位于FEOL层上且位于交替堆叠件下的层间介电(ILD)层，其中，ILD层具有延伸穿过半导体层至衬底并且部分地限定贯通孔的部分。在一些实施例中，贯通孔是电介质。在一些实施例中，集成电路芯片还包括：半导体器件，位于半导体层上，其中，贯通孔沿IC芯片的外围在闭合路径中延伸以围绕半导体器件。在一些实施例中，交替堆叠件限定导电密封结构，导电密封结构沿IC芯片的外围在闭合路径中延伸，并且其中，贯通孔位于IC芯片的最外侧壁与导电密封结构之间。在一些实施例中，IC芯片还包括：层间介电(ILD)层，位于FEOL层和贯通孔上并且还位于交替堆叠件下，其中，ILD层独立于贯通孔。在一些实施例中，贯通孔是导电的。在一些实施例中，贯通孔的顶部布局是线形的并且在IC芯片的外围处位于IC芯片的单侧。在一些实施例中，IC芯片还包括：焊盘，位于交替堆叠件上方；以及接触件，位于贯通孔上；其中，交替堆叠件和接触件限定从贯通孔到焊盘的导电路径。
根据本申请的另一个实施例，提供了一种集成电路(IC)芯片，包括：衬底；半导体层，位于衬底上；半导体器件，位于半导体层上；互连结构，位于半导体器件上；接触件，从互连结构延伸至半导体器件；以及贯通孔，延伸穿过半导体层至衬底，并且具有与接触件的顶面大约平齐或相对于接触件的顶面凹陷的顶面。在一些实施例中，互连结构包括限定导电密封结构的多条引线和多个通孔，并且其中，导电密封结构在IC芯片的外围处围绕半导体器件和贯通孔在闭合路径中延伸。在一些实施例中，IC芯片还包括：第一氧化物层，位于半导体器件上；以及第二氧化物层，位于第一氧化物层上并且位于互连结构下，其中，第一和第二氧化物层是不同的氧化物，并且其中，接触件和贯通孔延伸穿过第一和第二氧化物层。在一些实施例中，贯通孔包括导电间隙填充层，并且其中，IC芯片还包括：第二接触件，位于导电间隙填充层上并且直接接触导电间隙填充层。在一些实施例中，半导体层包括III-V族材料，并且其中，衬底包括硅。
根据本申请的又一个实施例，提供了一种用于形成集成电路(IC)芯片的方法，方法包括：在衬底上方沉积半导体层；在半导体层上形成半导体器件；在半导体器件上方形成前段制程(FEOL)层；图案化FEOL层和半导体层以在IC芯片的外围处形成延伸穿过FEOL层和半导体层至衬底的沟槽；用电介质和/或导电材料填充沟槽以形成贯通孔；以及在贯通孔和FEOL层上方形成金属间介电(IMD)层，同时在IMD层中形成引线和通孔的交替堆叠件。在一些实施例中，用于形成集成电路芯片的方法还包括：在填充和IMD层的形成之间在FEOL层中形成导电接触件。在一些实施例中，通过单个光刻/蚀刻工艺来执行图案化。在一些实施例中，填充包括：在FEOL层上沉积层间介电(ILD)层，并且进一步加衬并部分填充沟槽；在ILD层上沉积间隙填充层，并且在ILD层上方进一步填充沟槽的剩余部分；以及对间隙填充层执行平坦化以从ILD层的顶部去除间隙填充层。在一些实施例中，填充包括：形成在沟槽的侧壁上部分地填充沟槽的侧壁间隔件结构；在FEOL层上沉积间隙填充层，并且进一步填充沟槽的剩余部分，其中，间隙填充层是导电的；以及对间隙填充层执行平坦化以从FEOL层的顶部去除间隙填充层。在一些实施例中，用于形成集成电路(IC)芯片的方法还包括：沉积覆盖贯通孔的第一层间介电(ILD)层；以及沉积包括与第一ILD层不同的材料并覆盖第一ILD层的第二ILD层，其中，IMD层沉积在第二ILD层上方，并且其中，引线和通孔被限制于IMD层。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路芯片，包括：
衬底；
半导体层，位于所述衬底上；
前段制程层，位于所述半导体层上；
贯通孔，在所述集成电路芯片的外围处延伸贯穿所述前段制程层和所述半导体层至所述衬底；以及
引线和通孔的交替堆叠件，位于所述贯通孔上方。
2.根据权利要求1所述的集成电路芯片，还包括：
位于所述前段制程层上且位于所述交替堆叠件下的层间介电层，其中，所述层间介电层具有延伸穿过所述半导体层至所述衬底并且部分地限定所述贯通孔的部分。
3.根据权利要求1所述的集成电路芯片，其中，所述贯通孔是电介质。
4.根据权利要求1所述的集成电路芯片，还包括：
半导体器件，位于所述半导体层上，其中，所述贯通孔沿所述集成电路芯片的外围在闭合路径中延伸以围绕所述半导体器件。
5.根据权利要求1所述的集成电路芯片，其中，所述交替堆叠件限定导电密封结构，所述导电密封结构沿所述集成电路芯片的外围在闭合路径中延伸，并且其中，所述贯通孔位于所述集成电路芯片的最外侧壁与所述导电密封结构之间。
6.根据权利要求1所述的集成电路芯片，还包括：
层间介电层，位于所述前段制程层和所述贯通孔上并且还位于所述交替堆叠件下，其中，所述层间介电层独立于所述贯通孔。
7.根据权利要求1所述的集成电路芯片，其中，所述贯通孔是导电的。
8.根据权利要求1所述的集成电路芯片，其中，所述贯通孔的顶部布局是线形的并且在所述集成电路芯片的外围处位于所述集成电路芯片的单侧。
9.一种集成电路芯片，包括：
衬底；
半导体层，位于所述衬底上；
半导体器件，位于所述半导体层上；
互连结构，位于所述半导体器件上；
接触件，从所述互连结构延伸至所述半导体器件；以及
贯通孔，延伸穿过所述半导体层至所述衬底，并且具有与所述接触件的顶面大约平齐或相对于所述接触件的顶面凹陷的顶面。
10.一种用于形成集成电路芯片的方法，所述方法包括：
在衬底上方沉积半导体层；
在所述半导体层上形成半导体器件；
在所述半导体器件上方形成前段制程层；
图案化所述前段制程层和所述半导体层以在所述集成电路芯片的外围处形成延伸穿过所述前段制程层和所述半导体层至所述衬底的沟槽；
用电介质和/或导电材料填充所述沟槽以形成贯通孔；以及
在所述贯通孔和所述前段制程层上方形成金属间介电层，同时在所述金属间介电层中形成引线和通孔的交替堆叠件。
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