CN110534507B - 贯穿硅通孔设计、三维集成电路及其制造方法 - Google Patents

贯穿硅通孔设计、三维集成电路及其制造方法 Download PDF

Info

Publication number
CN110534507B
CN110534507B CN201910184263.5A CN201910184263A CN110534507B CN 110534507 B CN110534507 B CN 110534507B CN 201910184263 A CN201910184263 A CN 201910184263A CN 110534507 B CN110534507 B CN 110534507B
Authority
CN
China
Prior art keywords
integrated circuit
bonding
layer
silicon via
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910184263.5A
Other languages
English (en)
Other versions
CN110534507A (zh
Inventor
郑光茗
杨敦年
范富杰
林杏芝
段孝勤
刘人诚
亚历山大·卡尔尼斯基
陈奕升
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110534507A publication Critical patent/CN110534507A/zh
Application granted granted Critical
Publication of CN110534507B publication Critical patent/CN110534507B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03916—Methods of manufacturing bonding areas involving a specific sequence of method steps a passivation layer being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种三维(3D)集成电路(IC)。在一些实施例中，第一IC管芯包括位于第一半导体衬底上方的第一接合结构和第一互连结构。第二IC管芯设置在第一IC管芯上方并且包括位于第二半导体衬底上方的第二接合结构和第二互连结构。密封环结构位于第一IC管芯和第二IC管芯中并从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，其中，贯穿硅通孔(TSV)设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC。本发明的实施例还提供了贯穿硅通孔设计、三维集成电路的制造方法。

Description

贯穿硅通孔设计、三维集成电路及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及贯穿硅通孔设计、三维集成电路及其制造方法。
背景技术
半导体产业通过缩小最小部件尺寸已经持续地改进了集成电路(IC)的处理能力和功耗。但是，近年来，工艺限制难以持续地缩小最小部件尺寸。将二维(2D)IC堆叠成三维(3D)IC已经成为继续改进IC的处理能力和功耗的潜在方法。
发明内容
根据本发明的一方面，提供了一种三维(3D)集成电路(IC)，包括：第一集成电路管芯，包括第一半导体衬底、位于所述第一半导体衬底上方的第一互连结构、以及位于所述第一互连结构上方的第一接合结构；第二集成电路管芯，位于所述第一集成电路管芯上方，其中，所述第二集成电路管芯包括第二半导体衬底、第二接合结构，以及位于所述第二半导体衬底和所述第二接合结构之间的第二互连结构，并且其中，所述第二接合结构在接合界面处接触所述第一接合结构；密封环结构，布置在位于所述第一集成电路管芯和所述第二集成电路管芯中的所述三维集成电路的外围区中，其中，所述密封环从所述第一半导体衬底延伸至所述第二半导体衬底；以及多个贯穿硅通孔(TSV)连接结构，沿着所述密封环结构的内周边布置在所述三维集成电路的外围区处，其中，所述多个贯穿硅通孔连接结构分别包括贯穿硅通孔(TSV)，其中，所述贯穿硅通孔(TSV)设置在所述第二半导体衬底中并且通过贯穿硅通孔引线层和引线间通孔的堆叠件电连接至所述三维集成电路。
根据本发明的另一方面，提供了一种制造三维(3D)集成电路(IC)的方法，所述方法包括：形成第一集成电路管芯，其中，所述第一集成电路管芯具有布置在所述第一集成电路管芯的外围区中的下部密封环结构和多个下部贯穿硅通孔连接结构，其中，形成所述第一集成电路管芯包括在第一半导体衬底上方形成第一互连结构，在所述第一互连结构上方形成第一接合接触件和第一贯穿硅通孔接合接触件，以及在所述第一接合接触件上方形成的第一再分布层并且在所述第一贯穿硅通孔接合接触件上方形成第一贯穿硅通孔再分布层，并且其中，所述第一互连结构、所述第一接合接触件和所述第一再分布层形成为限定所述下部密封环结构，并且其中，所述第一互连结构、所述第一贯穿硅通孔接合接触件和所述第一贯穿硅通孔再分布层形成为限定所述下部贯穿硅通孔连接结构；形成第二集成电路管芯，其中，所述第二集成电路管芯具有与所述下部密封环结构和所述多个下部贯穿硅通孔连接结构相对应的上部密封环结构和多个上部贯穿硅通孔连接结构，其中，形成所述第二集成电路管芯包括在第二半导体衬底上方形成第二互连结构，在所述第二互连结构上方形成第二接合接触件和第二贯穿硅通孔接合接触件，以及在所述第二接合接触件上方形成第二再分布层并且在所述第二贯穿硅通孔接合接触件上方形成第二贯穿硅通孔再分布层，并且其中，所述第二互连结构、所述第二接合接触件和所述第二再分布层形成为限定所述上部密封环结构，并且其中，所述第二互连结构、所述第二贯穿硅通孔接合接触件和所述第二贯穿硅通孔再分布层形成为限定所述上部贯穿硅通孔连接结构；以及翻转所述第二集成电路管芯并将所述第二集成电路管芯接合至所述第一集成电路管芯，从而使得所述上部密封环结构在位于所述第一再分布层和所述第二再分布层之间的接合界面处接触所述下部密封环结构以形成密封环结构，并且所述多个上部贯穿硅通孔连接结构在所述接合界面处接触所述多个下部贯穿硅通孔连接结构以形成多个贯穿硅通孔连接结构。
根据本发明的又一方面，提供了一种三维(3D)集成电路(IC)，包括：第一集成电路管芯和位于所述第一集成电路管芯上方的第二集成电路管芯，其中，所述第一集成电路管芯和所述第二集成电路管芯包括相应的半导体衬底、位于半导体衬底之间的相应的互连结构，以及位于所述互连结构之间的相应的接合结构，其中，所述互连结构包括交替堆叠的引线层和通孔层，其中，所述接合结构包括相应的接合介电层、相应的再分布层和相应的接合接触件，其中，所述接合介电层在位于所述第一集成电路管芯和所述第二集成电路管芯之间的接合界面处接触，其中，所述再分布层位于所述接合介电层中并且在所述接合界面处接触，其中，所述接合接触件分别从所述再分布层延伸至所述互连结构；密封环结构，布置在位于所述第一集成电路管芯和所述第二集成电路管芯中的所述三维集成电路的外围区处，其中，所述密封环结构分别从半导体衬底延伸并且延伸至半导体衬底以限定环绕所述第一集成电路管芯和所述第二集成电路管芯的内部的屏障；以及多个贯穿硅通孔(TSV)连接结构，沿着所述密封环结构的内周边布置在所述三维集成电路的外围区处，其中，所述多个贯穿硅通孔连接结构分别包括贯穿硅通孔(TSV)，其中，所述贯穿硅通孔(TSV)设置在所述第二集成电路管芯的半导体衬底中并且通过贯穿硅通孔引线层和引线间通孔的堆叠件、一对贯穿硅通孔再分布层和一对贯穿硅通孔接合接触件电连接至所述三维集成电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出具有多个贯穿硅通孔(TSV)连接结构的三维(3D)集成电路(IC)的一些实施例的布局图。
图2示出图1的3D IC的一些实施例的截面图。
图3示出图1的3D IC的一些更详细的实施例的截面图，其中，通过多个TSV连接结构围绕3D IC。
图4-图5示出图1的3D IC的其他实施例的截面图，其中，多个焊盘结构布置在多个TSV连接结构中。
图6-图16示出用于制造具有多个TSV连接结构的3D IC的方法的一些实施例的一系列截面图。
图17示出图6-图16的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件或装置在使用或操作中的不同方位。器件或装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。甚至更多地，术语“第一”、“第二”、“第三”、“第四”等仅是通用标识符，并且因此可以在各个实施例中互换。例如，尽管在一些实施例中元件(例如，导线)可以称为“第一”元件，但是在其他实施例中，该元件可以称为“第二”元件。
一种类型的三维(3D)集成电路(IC)包括第一IC管芯和位于第一IC管芯上方的第二IC管芯。第一和第二IC管芯是二维(2D)IC管芯，并且包括相应的半导体衬底、位于半导体衬底之间的相应的互连结构和位于互连结构之间的相应的接合结构。互连结构包括交替堆叠的引线层(例如，水平布线)和通孔层(例如，垂直布线)。接合结构包括相应的接合介电层、相应的再分布层和相应的接合接触件。接合介电层在位于第一和第二IC管芯之间的接合界面处接触。再分布层凹进到接合介电层中并且还在接合界面处接触。接合接触件分别从再分布层延伸至互连结构。
3D IC还包括多个贯穿硅通孔(TSV)连接结构，其中，贯穿硅通孔(TSV)连接结构包括设置为穿过IC管芯的至少一个衬底的相应贯穿硅通孔(TSV)；以及TSV引线层和引线间通孔的堆叠件，电连接至相应TSV。钝化层容纳直接位于3D IC上方焊盘结构，以分别通过多个TSV连接结构提供与3D IC的电连接。然而，根据金属引线的布局和连接需要，焊盘结构和/或相应的TSV连接结构可以布置在IC管芯的整个背侧上。TSV连接结构对晶体管层级造成压力。因此，在芯片设计中建立“排除区域(keep-out-zone)”以指示电路和TSV连接结构之间的最小距离。大量的半导体衬底区被清除作为“排除区域”，以便容纳足够数量的TSV连接结构。这种面积消耗限制了芯片的收缩能力，并且也带来设计和建模的复杂性。
鉴于前述内容，本申请的各个实施例涉及3D IC以及相关的方法，其中，多个TSV连接结构布置在与密封环结构相邻的3D IC的外围区处。例如，在一些实施例中，第一IC管芯包括第一半导体衬底、位于第一半导体衬底上方的第一互连结构，以及位于第一互连结构上方的第一接合结构。第一接合结构包括再分布层和从再分布层延伸至第一互连结构的接合接触件。堆叠第二IC管芯并且将第二IC管芯接合至第一IC管芯。第二IC管芯包括第二半导体衬底、第二接合结构、以及位于第二半导体衬底和第二接合结构之间的第二互连结构。第二接合结构在接合界面处接触第一接合结构。密封环结构布置在第一和第二IC管芯中的3D IC的外围区中以从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC。与在3D IC的整个背侧上设置TSV连接结构的先前方法相比，通过沿着密封环结构的内周边在3D IC的外围区处布置多个TSV连接结构，减少了多个TSV连接结构的TSV的“排除区域”。因此，可以进一步缩小3D IC，并且可以降低设计和建模复杂性。
参考图1，根据一些实施例提供了具有多个TSV连接结构152的3D IC150的布局图100。如图所示，在3D IC 150的外围区101中，密封环结构102横向地包围3D IC 150并且沿着3D IC 150的外围区101横向延伸。在一些实施例中，密封环结构102可包括一个或多个导电环，其中，一个或多个导电环分别具有横向连续的环形形状，例如，通过介电材料彼此分离第一导电环146a和第二导电环146b。
沿着密封环结构102的内周边在3D IC的外围区101中布置多个贯穿硅通孔(TSV)连接结构152。多个TSV连接结构152与密封环结构102分离并通过介电材料彼此分离，并且分别包括通过互连结构108电连接至3D IC 150的贯穿硅通孔(TSV)126。
在一些实施例中，第一导电环146a的第一横向宽度w1可等于第二导电环146b的第二横向宽度w2。TSV连接结构152的第三横向宽度w3可以大于第一横向宽度w1或第二横向宽度w2。第一导电环146a和第二导电环146b之间的第一距离d1可以小于第二导电环146b和TSV连接结构152之间的第二距离d2。
参考图2，提供了图1的3D IC 150的外围区101的一些实施例的截面图200。如图所示，在第一IC管芯104a上方设置第二IC管芯104b。第一和第二IC管芯104a、104b可以包括相应的半导体衬底106a、106b。半导体衬底106a、106b彼此间隔开，并且分别位于相应的互连结构108a、108b下方或上方。在一些实施例中，半导体衬底106a、106b是单晶硅或一些其他半导体的块状衬底、一些其他类型的半导体衬底，或前述的组合。此外，在一些实施例中，半导体衬底106a、106b具有不同的相应厚度。例如，第一IC管芯104a的第一半导体衬底106a可以具有第一厚度Ta，并且第二IC管芯104b的第二半导体衬底106b可以具有小于第一厚度的第二厚度Tb。
第一和第二IC管芯104a、104b的相应互连结构108a、108b位于半导体衬底106a、106b之间，并且通过接合结构132a、132b(例如，混合接合层)彼此间隔开。第一IC管芯104a的第一互连结构108a包括第一层间介电(ILD)层110a、第一引线层112a、第一引线间通孔层114a、第一TSV引线层122a和第一TSV引线间通孔124a。类似地，第二IC管芯104b的第二互连结构108b包括第二ILD层110b、第二引线层112b、第二引线间通孔层114b、第二TSV引线层122b和第二TSV引线间通孔124b。第一和第二ILD层110a、110b可以是例如二氧化硅、低κ电介质、一些其他电介质或前述的组合。如本文所用，低κ电介质是介电常数κ小于约3.9的电介质。第一引线层112a与第一ILD层110a中的第一引线间通孔114a交替地堆叠。第二引线层112b与第二ILD层110b中的第二引线间通孔114b交替地堆叠。
密封环结构102布置在第一和第二IC管芯104a、104b中。密封环结构102横向包围第一和第二IC管芯104a、104b的3D IC 150(如图1所示)，并且分别从第一半导体衬底106a延伸至第二半导体衬底106b，从而使得密封环结构102限定保护3D IC 150的壁或屏障。在各个实施例中，密封环结构102由一个或多个同心对准的导电环构成。例如，密封环结构102可包括第一导电环146a和第二导电环146b。密封环结构102可以保护3D IC免受分割第一和第二IC管芯104a、104b的管芯锯的影响和/或防止气体从第一和第二IC管芯104a、104b的周围环境扩散到第一和第二IC管芯104a、104b中。
在一些实施例中，密封环结构102的第一导电环146a包括设置在外围区101的最外区处并通过第一对接合结构142连接的引线层112a、112b和引线间通孔114a、114b的第一堆叠件。第一对接合结构142可包括再分布层118a、118b和接合接触件120a、120b的组件。第一导电环146a可以与半导体衬底106a、106b电隔离，并且通过第一和第二ILD层110a、110b与半导体衬底106a、106b间隔开。密封环结构102的第二导电环146b包括引线层112a、112b和引线间通孔114a、114b的第二堆叠件，并且连接至与第一半导体衬底106a相接的第一器件接触件116a以及与第二半导体衬底106b相接的第二器件接触件116b。第二导电环146b可以包括第二对接合结构144，其中，第二对接合结构144可以包括再分布层118a、118b的组件，但是省略接合接触件。可以通过接合介电层136a、136b将引线层112a和引线间通孔114a的第二堆叠件与引线层112b和引线间通孔114b电隔离。由于导电环146a、146b中的至少一个限定有一对接合结构132a、132b，因此密封环结构102可以分别限定来自和至半导体衬底106a、106b的连续的壁或屏障，从而提供强大的可靠性和性能。
在第二导电环146b的与第一导电环146a相对的内侧处设置TSV连接结构152。TSV连接结构152包括通过成对的TSV再分布层138a、138b和成对的TSV接合接触件130a、130b连接的TSV引线层122a、122b(例如，水平布线)和TSV引线间通孔124a、124b(例如，垂直布线)的堆叠件。TSV连接结构152还包括TSV 126，其中，TSV 126接触第二互连结构108b的金属层122t并设置为穿过第二半导体衬底106b。金属层122t可以是互连结构108b的最靠近第二半导体衬底106b的水平金属线之一。TSV126还可以连接至钝化层148中的焊盘结构158和位于钝化层148上方的焊料凸块140(或其他可应用的结构)，从而提供电连接和接合、接触或连接结构。焊盘结构158可以促进3D IC 150与外部器件或电源之间的电连接。钝化层148可以是例如二氧化硅、氮化硅、氮氧化硅、碳化硅、一些其他电介质或前述的组合。与根据互连结构的布局(例如，根据第二互连结构108b的金属层122t的布局)，在3D IC的整个背侧上“随机”地布置TSV连接结构的先前方法相比，通过沿着密封环结构的内周边在3D IC的外围区处再布线和布置一些或所有的TSV连接结构，可以减少多个TSV连接结构的TSV的“排除区域”。因此，可以进一步缩小3D IC，并且可以降低设计和建模复杂性。
第一和第二引线层112a、112b、第一和第二引线间通孔114a、114b、第一和第二器件接触件116a、116b、TSV引线层122a、122b、TSV引线间通孔124a、124b、TSV再分布层138a、138b和TSV接合接触件130a、130b是导电的，并且可以是例如铝铜、铜、铝、钨、一些其他金属或导电材料或前述的组合。在一些实施例中，第一引线层112a与紧邻第一引线间通孔和器件接触件114a、116a的下面的层分别集成，和/或具有与紧邻第一引线间通孔和器件接触件114a、116a的下面的层相同的材料。在其他实施例中，第一引线层112a分别与紧邻第一引线间通孔和器件接触件114a、116a的下面的层不同和/或具有分别与紧邻第一引线间通孔和器件接触件114a、116a的下面的层不同的材料。类似地，在一些实施例中，第二引线层112b与紧邻第二引线间通孔和器件接触件114b、116b的下面的层分别集成，和/或具有与紧邻第二引线间通孔和器件接触件114b、116b的下面的层相同的材料。在其他实施例中，第二引线层112b分别与紧邻第二引线间通孔和器件接触件114b、116b的上面的层不同，和/或具有与紧邻第二引线间通孔和器件接触件114b、116b的上面的层不同的材料。
第一和第二IC管芯104a、104b的相应接合结构132a、132b位于互连结构108a、108b之间并且在接合界面134处接触。接合结构132a、132b包括相应的接合介电层136a、136b、相应的再分布层118a、118b，以及相应的接合接触件120a、120b、TSV接合接触件130a、130b。接合介电层136a、136b在接合界面134处接触以限定电介质与电介质界面。此外，接合介电层136a、136b可以是例如二氧化硅、一些其他电介质或前述的组合。
再分布层118a、118b和TSV再分布层138a、138b分别凹进到接合介电层136a、136b中，从而使得再分布层118a、118b和TSV再分布层138a、138b在接合界面134处分别与接合介电层136a和136b齐平。此外，再分布层118a、118b和TSV再分布层138a、138b在接合界面134处接触以限定导体与导体界面，并且分别通过接合接触件120a、120b和TSV接合接触件130a、130b电连接至互连结构108a、108b。接合接触件120a、120b和TSV接合接触件130a、130b分别从再分布层118a、118b和TSV再分布层138a、138b延伸至互连结构108a、108b。再分布层118a、118b，TSV再分布层138a、138b，接合接触件120a、120b和TSV接合接触件130a、130b是导电的，并且可以是例如铝铜、铜、铝、钨、一些其他导电材料，或者前述的组合。
在一些实施例中，第一IC管芯104a的第一再分布层118a与第一IC管芯104a的第一接合接触件120a集成和/或具有与第一IC管芯104a的第一接合接触件120a相同的材料。在其他实施例中，第一再分布层118a与第一接合接触件120a不同，和/或具有与第一接合接触件120a不同的材料。类似地，在一些实施例中，第二IC管芯104b的第二再分布层118b与第二IC管芯104b的第二接合接触件120b集成和/或具有与第二IC管芯104b的第二接合接触件120b相同的材料。在其他实施例中，第二再分布层118b与第二接合接触件120b不同，和/或具有与第二接合接触件120b不同的材料。
在第一和第二IC管芯104a、104b中布置密封环结构102。密封环结构102横向包围第一和第二IC管芯104a、104b的3D IC 150(如图1所示)，并分别从第一半导体衬底106a延伸至第二半导体衬底106b，从而使得密封环结构102限定保护3D IC的壁或屏障。例如，密封环结构102可以保护3D IC免受分割第一和第二IC管芯104a、104b的管芯锯的影响和/或防止气体从第一和第二IC管芯104a、104b的周围环境扩散到第一和第二IC管芯104a、104b中。此外，密封环结构102由一个或多个同心对准的导电环构成。例如，密封环结构102可包括第一导电环146a和第二导电环146b。
参考图3，提供了图1的3D IC的截面图300，其中，示出根据一些实施例的通过多个TSV连接结构152包围3D IC 150。例如，这些实施例也可以与图1-图2和/或下面的图4-图5组合，或是前述的组合。
如图所示，第一和第二IC管芯104a、104b是2D IC管芯，并且可以包括在不同制造节点处并且配置为在不同电压电平下操作的半导体器件。例如，第一管芯104a可以是28nm管芯并且在相对低的电压电平(例如1V)下操作，而第二管芯104b可以是55nm管芯并且在相对高的电压电平(大于第一管芯104a，例如1.1V、6V或32V)下操作。3D IC 150包括一个或多个半导体器件302a、302b，其中，该一个或多个半导体器件302a、302b分布在半导体衬底106a、106b之间，并且通过由互连结构108a、108b和接合结构132a、132b限定的导电路径彼此电连接。半导体器件302a、302b可以是例如MOSFET、IGFETS、MIM电容器、闪存单元等。此外，在一些实施例中，隔离区304a、304b布置在半导体衬底106a、106b中，以在半导体器件302a、302b之间提供电隔离。隔离区304a、304b可以是例如浅沟槽隔离(STI)区或深沟槽隔离(DTI)区。
参考图4，提供了3D IC的外围区101的其他实施例的截面图400，其中，位于TSV连接结构152上方的TSV 126具有可选的形状。例如，这些实施例也可以与图1-图2的实施例和/或图3的实施例组合。
如图4的截面图400所示，钝化层148包括第一钝化子层148a和位于第一钝化子层148a上方的第二钝化子层148b，并且还包括位于第一和第二钝化子层148a、148b中的焊盘结构158。第一和第二钝化子层148a、148b是电介质并且可以是，例如二氧化硅、氮化硅、氮氧化硅、碳化硅、一些其他电介质或前述的组合。此外，第一和第二钝化子层148a、148b可以是相同的材料或不同的材料。
在TSV连接结构152上方直接设置焊盘结构158。例如，焊盘结构158可以包括第一焊盘结构158a作为通孔区和直接位于第一焊盘结构158a上的第二焊盘结构158b作为焊盘区。
焊盘结构158a是导电的，并且可以是例如铜、铝、铝铜、钨、一些其他导体或前述的组合。在一些实施例中，第二焊盘结构158b与第一焊盘结构158a集成，和/或具有与第一焊盘结构158a相同的材料。在其他实施例中，第二焊盘结构158b与第一焊盘结构158a不同，和/或具有与第一焊盘结构158a不同的材料。此外，在一些实施例中，每个第二焊盘结构158b具有大于每个第一焊盘结构158a的第三宽度。
还如图4的截面图400所示，提供了图2的变型，其中，TSV 126离散地逐渐变细，从而使得TSV 126的侧壁从第一焊盘结构158a至金属层122t是不连续的。TSV 126包括背侧衬底部分126b，其中，背侧衬底部分126b位于第二半导体衬底106b中并且从第二半导体衬底106b的顶面穿过第二半导体衬底106b延伸至第二半导体衬底106b的底面。此外，TSV 126包括背侧接触部分126a，其中，背侧接触部分126a位于第二ILD层110b中并且从第二半导体衬底106b的底面延伸至最靠近第二半导体衬底106b的TSV引线层122t。
TSV 126是导电的，并且可以是例如铜、铝、铝铜、钨、一些其他导体或前述的组合。在一些实施例中，背侧衬底部分126b与背侧接触部分126a集成，和/或具有与背侧接触部分126a相同的材料。在其他实施例中，背侧衬底部分126b与背侧接触部分126a不同，和/或具有与背侧接触部分126a不同的材料。此外，背侧衬底部分126b的横向宽度大于背侧接触部分126a的横向宽度。
参考图5，提供了3D IC的其他实施例的截面图500，其中，连接结构152可以设置为穿过第一半导体衬底106a，电连接至第一管芯的第一引线层162a并且没有电连接至第二管芯104b的第二引线层162b。例如，这些实施例也可以与图1-图2的实施例和/或图4的实施例组合。如图5的截面图500所示，作为实例，第一TSV引线层122a中的一个或多个可以电连接至相应的第一引线层162a。第二TSV引线层122b中的一个或多个可以与第一TSV引线层122a和/或第二引线层162b电隔离。TSV接合接触件可以不存在于连接结构152中。
参考图6至图16，一系列截面图600-1600示出用于制造具有密封环结构和多个TSV连接结构的3D IC(例如，参见图16)的方法的一些实施例。3D IC包括第一IC管芯104a和第二ID管芯104b(例如，参见图11)，其中，第二ID管芯104b布置在第一IC管芯104a上方并且混合接合至第一IC管芯104a。此外，密封环结构102由第一IC管芯104a中的第一密封环子结构102a(例如，参见图7)和第二IC管芯104b中的第二密封环子结构102b(例如，参见图11)构成。多个TSV连接结构152(例如，参见图12)分别由第一IC管芯104a中的下部TSV连接结构152a(例如，参见图7)和第二IC管芯104b中的上部TSV连接结构152b(例如，参见图11)构成。
如图6的截面图600所示，在第一半导体衬底106a上方形成一对第一ILD层110a。例如，第一ILD层110a的下部层形成为覆盖第一半导体衬底106a，并且第一ILD层110a的上部层随后形成为覆盖下部层。可以堆叠形成第一ILD层110a，并且例如可以通过汽相沉积(例如，化学或物理汽相沉积)、原子层沉积、热氧化、一些其他生长或沉积工艺或前述的组合来形成第一ILD层110a。此外，第一ILD层110a可以由例如二氧化硅、低κ电介质、一些其他电介质等形成。
在一些实施例中，在下部第一ILD层110a和上部第一ILD层110a之间形成蚀刻停止层(未示出)。蚀刻停止层是与下部第一ILD层110a和上部第一ILD层110a不同的材料，并且可以是例如氮化硅。此外，在一些实施例中，下部第一ILD层110a和上部第一ILD层110a集成在一起和/或具有相同的材料。例如，下部第一ILD层110a和上部第一ILD层110a可以是相同沉积或生长的不同区。
如图7的截面图700所示，在第一ILD层110a中分别形成第一引线层112a和第一器件接触件116a。例如，第一引线层112a可以形成为凹进到第一ILD层110a的上部层中，并且第一器件接触件116a可以形成为从第一引线层112a延伸穿过第一ILD层110a的下部层至第一半导体衬底106a。此外，利用第一密封环子结构102a和下部TSV连接结构152a的图案形成第一引线层112a和第一器件接触件116a。
在一些实施例中，用于形成第一引线层112a和第一器件接触件116a的工艺包括对第一ILD层110a的上部层实施第一选择性蚀刻，以利用第一引线层112a的图案在上部层中形成第一开口。可以例如在位于第一ILD层110a之间的蚀刻停止层上停止第一选择性蚀刻。此后，对第一ILD层110a的下部层实施第二选择性蚀刻，以利用第一器件接触件116a的图案在下部层中形成第二开口。形成填充第一和第二开口的导电层，并且实施平坦化以使导电层的上表面或顶面与上部层的上表面或顶面共面，因此由导电层形成第一引线层112a和第一器件接触件116a。可以通过例如光刻选择性地实施第一和第二选择性蚀刻，和/或可以通过例如化学机械抛光(CMP)实施平坦化。
同时图6和图7的步骤示出并描述了用于形成第一引线层112a和第一器件接触件116a的双镶嵌工艺，在其他实施例中，可以可选地采用单镶嵌工艺来形成第一引线层112a和第一器件接触件116a。类双镶嵌的工艺和类单镶嵌工艺分别是不限于铜的双镶嵌和单镶嵌工艺。
如图8的截面图800所示，一次或多次重复图6和图7的步骤。这样，在第一半导体衬底106a上方堆叠形成一个或多个额外的第一ILD层110a，每个第一ILD层110a容纳额外的第一引线层112a和第一引线间通孔层114a。第一ILD层110a、第一引线层112a、第一器件接触件116a和一个或多个第一引线间通孔层114a共同限定第一互连结构108a。
如图9的截面图900所示，在第一互连结构108a上方形成一对第一接合介电层136a。例如，第一接合介电层136a的下部层形成为覆盖第一互连结构108a，并且第一接合介电层136a的上部层随后形成为覆盖下部层。可以例如以与图6中的第一ILD层110a相同的方式或类似的方式形成第一接合介电层136a。
在一些实施例中，在第一接合介电层136a之间形成蚀刻停止层(未示出)。蚀刻停止层具有与第一接合介电层136a不同的材料，并且可以是例如氮化硅。此外，在一些实施例中，第一接合介电层136a集成在一起和/或具有相同的材料。例如，第一接合介电层136a可以是相同沉积或生长的不同区。
如图10的截面图1000所示，第一再分布层118a和第一接合接触件120a、第一TSV接合接触件130a形成在第一接合介电层136a中，从而分别用于下部密封环结构102a和下部TSV连接结构152a。例如，第一再分布层118a可以形成为凹进到第一接合介电层136a的上部层中，并且第一接合接触件120a可以形成为从第一再分布层118a延伸穿过第一接合介电层136a的下部层至第一互连结构108a。利用第一密封环子结构102a的图案形成第一再分布层118a和第一接合接触件120a。利用下部TSV连接结构152a的图案形成第一再分布层118a和第一接合接触件130a。第一接合介电层136a、第一再分布层118a和第一接合接触件120a、第一TSV接合接触件130a共同限定第一接合结构132a。
在一些实施例中，以与用于图7中的第一引线层112a和第一器件接触件116a相同的方式或类似的方式实施用于形成第一再分布层118a和第一接合接触件120a和TSV接合接触130a的工艺。此外，尽管图9和图10的步骤示出并描述了用于形成第一再分布层118a和第一接合接触件120a和第一TSV接合接触件130a的双镶嵌工艺，但是在其他实施例中，可以可选地采用单镶嵌工艺来形成第一再分布层118a、和第一接合接触件120a以及第一TSV接合接触件130a。
如图11的截面图1100所示，第二IC管芯104b形成为具有第二密封环子结构102b和上部TSV连接结构152b。以与图6-图10中的第一IC管芯104a相同的方式或类似的方式形成第二IC管芯104b。这样，第二IC管芯104b包括位于第二半导体衬底106b上方的第二互连结构108b，并且还包括位于第二互连结构108b上方的第二接合结构132b。第二互连结构108b包括一对第二ILD层110b，以及分别位于第二ILD层110b中的第二引线层112b和第二器件接触件116b。此外，第二互连结构108b包括堆叠在第二半导体衬底106b上方的一对或多对额外的第二ILD层110b，其中，每个第二ILD层110b容纳额外的第二引线层112b和第二引线间通孔层114b。第二接合结构132b包括一对第二接合介电层136b，以及分别位于第二接合介电层136b中的第二再分布层118b和第二接合接触件120b。
如图12的截面图1200所示，第二IC管芯104b翻转并且接合至第一IC管芯104a，从而使得第一和第二接合结构132a、132b界面接合以限定混合接合(HB)。HB包括在第一和第二接合介电层136a、136b之间的电介质与电介质接合。此外，HB包括在第一和第二再分布层118a、118b之间的导体与导体接合。第一和第二密封环子结构102a、102b共同限定密封环结构102。第一和第二TSV连接结构152a、152b共同限定TSV连接结构152。将第二IC管芯104b接合至第一IC管芯104a的工艺可包括例如熔融接合工艺和/或金属接合工艺。
如图13的截面图1300所示，对第二半导体衬底106b实施平坦化以将第二半导体衬底106b削薄至厚度Tb。可以通过例如CMP和/或回蚀刻来实施平坦化。
如图14的截面图1400所示，对第二半导体衬底106b实施一系列选择性蚀刻，以在TSV连接结构152上方直接形成背侧半导体开口1402和背侧接触开口1404。背侧半导体开口1402和背侧接触开口1404形成为延伸至最靠近第二半导体衬底106b的第二引线层112b的金属层122t，从而暴露第二引线层112b。背侧接触开口1404的宽度大于背侧半导体开口1402的宽度。可以通过例如光刻选择性地实施选择性蚀刻。然后，TSV 126形成填充TSV开口1402和1404。TSV 126是导电的并且可以由例如铝、铜、铝铜、一些其他导电材料、前述的组合等形成。在一些实施例中，用于形成TSV 126的工艺包括形成导电层以填充TSV开口1402和1404并覆盖第二半导体衬底106b。例如可以通过汽相沉积、原子层沉积、电化学镀、一些其他生长或沉积工艺或前述工艺的组合形成导电层。之后，对导电层实施平坦化以通过第二半导体衬底106b的上表面或顶面平坦化导电层的上表面或顶面，从而形成TSV 126。例如，可以通过CMP实施该平坦化。
如图15的截面图1500所示，钝化层148形成为覆盖第二半导体衬底106b和TSV126，并且形成穿过钝化层148到达TSV 126的焊盘结构158。例如可以通过汽相沉积(例如，化学或物理汽相沉积)、原子层沉积、热氧化、一些其他生长或沉积工艺或前述的组合来形成钝化层148。此外，钝化层148可以由例如二氧化硅、氮化硅、一些其他电介质、前述的组合等形成。钝化层148可以包括第一钝化子层148a和位于第一钝化子层148a上方的第二钝化子层148b。焊盘结构158形成穿过第一和第二钝化子层148a、148b。焊盘结构158包括延伸穿过第一钝化子层148a至TSV 126的第一焊盘结构158a和延伸穿过第二钝化子层148b至第一焊盘结构158a的第二焊盘结构158b。可以对焊盘结构158实施平坦化(例如，CMP)，以通过第二钝化子层148b的上表面或顶面平坦化焊盘结构158的上表面或顶面。
如图16的截面图1600所示，聚合物层156形成为覆盖钝化层148和焊盘结构158。在聚合物层156上方形成焊料凸块140以提供电连接。焊料凸块140可以由诸如金的金属材料制成。
参考图17，提供了图6-图16的方法的一些实施例的流程图1700。
在步骤1702处，形成具有下部密封环结构和多个下部TSV连接结构的第一IC管芯。下部密封环结构具有环形形状并且布置在第一IC管芯的外围区中。例如，参见图6-图10，多个下部TSV连接结构沿着下部密封环结构的内周边布置在第一IC管芯的外围区中。
在步骤1704处，形成具有上部密封环结构和多个上部TSV连接结构的第二IC管芯。上部密封环结构具有环形形状并且布置在第二IC管芯的外围区中。多个上部TSV连接结构沿着上部密封环结构的内周边布置在第二IC管芯的外围区中。例如，参见图11，上部密封环结构和多个上部TSV连接结构的位置对应于下部密封环结构和多个下部TSV连接结构的位置。
在步骤1706处，例如，参见图12，第二IC管芯翻转并接合至第一IC管芯，从而使得上部密封环结构和多个上部TSV连接结构直接位于下部密封环结构和多个下部TSV连接结构上方并且在位于第一和第二接合结构之间的接合界面处接触下部密封环结构和多个下部TSV连接结构。
在步骤1708处，例如，参见图14，在位于相应的多个TSV连接结构上方的第二半导体衬底中直接形成多个贯穿衬底通孔(TSV)。在一些实施例中，在形成TSV之前，削薄第二半导体衬底。例如，参见图13，可以通过例如平坦化(诸如CMP)来实施削薄。
在步骤1710处，例如，参见图15-图16，在多个TSV上方直接形成焊盘结构和焊料凸块。
虽然图17的流程1700在本文中示出和描述的为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述的步骤或事件之外的其他步骤或事件同时发生。此外，在本文中并不是所有示出的步骤对实施本发明的一个或多个方面或实施例是必须的，以及本文示出的步骤中的一个或多个可以在一个或多个单独的步骤和/或阶段中进行。
鉴于前述内容，本申请的一些实施例提供了一种3D IC。第一IC管芯包括第一半导体衬底、位于第一半导体衬底上方的第一互连结构，以及位于第一互连结构上方的第一接合结构。第二IC管芯设置在第一IC管芯上方并且包括第二半导体衬底、第二接合结构，以及位于第二半导体衬底和第二接合结构之间的第二互连结构。第二接合结构在接合界面处接触第一接合结构。密封环结构布置在位于第一和第二IC管芯中的3D IC的外围区中，其中，密封环从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC的贯穿硅通孔(TSV)。
2.根据权利要求1所述的三维集成电路，其中，所述多个贯穿硅通孔连接结构分别限定通过贯穿硅通孔接合接触件分别从所述第一互连结构至所述第二互连结构的导电路径。
3.根据权利要求1所述的三维集成电路，
其中，所述第一互连结构包括第一层间介电(ILD)层、第一引线层和第一通孔层，其中，所述第一引线层和第一通孔层交替地堆叠在所述第一层间介电层中；
其中，所述第二互连结构包括第二层间介电层、第二引线层和第二通孔层，其中，所述第二引线层和所述第二通孔层交替地堆叠在所述第二层间介电层中。
4.根据权利要求3所述的三维集成电路，
其中，所述第一接合结构包括第一接合介电层、第一再分布层和从所述第一再分布层延伸至所述第一互连结构的第一接合接触件；
其中，所述第二接合结构包括第二接合介电层、第二再分布层和从所述第二再分布层延伸至所述第二互连结构的第二接合接触件；
其中，所述第一接合介电层和所述第二接合介电层在所述接合界面处接触以限定电介质与电介质界面，其中，所述第一再分布层和所述第二再分布层在所述接合界面处接触以限定导体与导体界面。
5.根据权利要求4所述的三维集成电路，
其中，所述密封环结构包括第一导电环和第二导电环，其中，所述第二导电环设置为沿着所述第一导电环的内周边并且通过所述第一层间介电层和所述第二层间介电层以及所述第一接合介电层和所述第二接合介电层与所述第一导电环间隔开；
其中，所述第一导电环包括通过所述第一再分布层和所述第二再分布层以及所述第一接合接触件和所述第二接合接触件连接的所述第一互连结构和所述第二互连结构的第一堆叠件，其中，所述第一导电环与所述第一半导体衬底和所述第二半导体衬底电隔离；
其中，所述第二导电环包括分别连接至第一器件接触件和第二器件接触件的所述第一互连结构和所述第二互连结构的第二堆叠件，其中，所述第二堆叠件的第一互连结构和第二互连结构通过所述第一接合介电层和所述第二接合介电层彼此电隔离。
6.根据权利要求1所述的三维集成电路，其中，所述多个贯穿硅通孔连接结构分别包括通过贯穿硅通孔再分布层和贯穿硅通孔接合接触件连接的所述第一互连结构和所述第二互连结构的第三堆叠件，其中，所述多个贯穿硅通孔连接结构电连接至所述三维集成电路的器件。
7.根据权利要求1所述的三维集成电路，还包括：
钝化层，覆盖所述第一集成电路管芯和所述第二集成电路管芯；以及
多个焊盘结构，直接位于所述多个贯穿硅通孔连接结构上方，其中，所述多个焊盘结构延伸穿过所述钝化层到达所述第二半导体衬底。
8.根据权利要求7所述的三维集成电路，还包括：
贯穿衬底通孔(TSV)，从与焊盘结构接触、延伸穿过所述第二半导体衬底、到达所述第二互连结构，其中，所述贯穿硅通孔的侧壁从所述焊盘结构至所述第二互连结构是连续的。
9.根据权利要求7所述的三维集成电路，还包括：
贯穿衬底通孔(TSV)，从与焊盘结构接触、延伸穿过所述第二半导体衬底到达所述第二互连结构，其中，所述贯穿硅通孔的侧壁从所述焊盘结构至所述第二互连结构是不连续的。
10.根据权利要求1所述的三维集成电路，还包括：
三维(3D)集成电路，布置在所述第一集成电路管芯和所述第二集成电路管芯中，其中，所述密封环结构包围所述三维集成电路以保护所述三维集成电路，并且所述多个贯穿硅通孔连接结构横向地包围所述三维集成电路电路并电连接至所述三维集成电路。
此外，本申请的其他实施例提供了一种用于制造3D IC的方法。形成第一IC管芯，其中，第一IC管芯具有布置在第一IC管芯的外围区中的下部密封环结构和多个下部TSV连接结构。形成第一IC管芯包括在第一半导体衬底上方形成第一互连结构，在第一互连结构上方形成第一接合接触件和第一TSV接合接触件，以及在第一接合接触件上方形成第一再分布层并且在第一TSV接合接触件上方形成第一TSV再分布层。第一互连结构、第一接合接触件和第一再分布层形成为限定下部密封环结构，并且第一互连结构、第一TSV接合接触件和第一TSV再分布层形成为限定下部TSV连接结构。形成第二IC管芯，其中，第二IC管芯具有与下部密封环结构和多个下部TSV连接结构相对应的上部密封环结构和多个上部TSV连接结构。形成第二IC管芯包括在第二半导体衬底上方形成第二互连结构，在第二互连结构上方形成第二接合接触件，以及在第二接合接触件上方形成第二再分布层。第二互连结构、第二接合接触件和第二再分布层形成为限定上部密封环结构，并且其中，第二互连结构、第二TSV接合接触件和第二TSV再分布层形成为限定上部TSV连接结构。第二IC管芯翻转并接合至第一IC管芯，从而使得上部密封环结构在位于第一和第二再分布层之间的接合界面处接触下部密封环结构以形成密封环结构，并且多个上部TSV连接结构在接合界面处接触多个下部TSV连接结构以形成多个TSV连接结构。
在实施例中，形成所述第一互连结构包括在所述第一半导体衬底上方形成通孔层和引线层的交替堆叠件，其中，所述第一接合接触件形成在所述引线层中的顶部引线层上方并与所述顶部引线层接触，并且其中，所述第一再分布层形成在所述第一接合接触件上方并且接触所述第一接合接触件。
在实施例中，形成所述第一集成电路管芯，从而使得所述多个贯穿硅通孔连接结构分别限定从所述第一半导体衬底至所述第二半导体衬底的导电路径。
在实施例中，用于制造3D IC的方法还包括：形成覆盖所述第一集成电路管芯和所述第二集成电路管芯的钝化层；对所述钝化层实施第一蚀刻以直接在所述多个贯穿硅通孔连接结构上方形成多个焊盘开口，其中，所述焊盘开口暴露所述第二半导体衬底；以及形成并图案化填充所述焊盘开口的多个焊盘结构。
在实施例中，用于制造3D IC的方法还包括：对所述第二半导体衬底和所述第二互连结构实施蚀刻以形成多个通孔开口，其中，所述多个通孔开口暴露所述第二互连结构中的引线层并且直接位于所述多个贯穿硅通孔连接结构上方；形成填充所述通孔开口的多个贯穿衬底通孔(TSV)，其中，所述多个贯穿衬底通孔的上表面与所述第二半导体衬底的上表面齐平；在所述第二半导体衬底和所述贯穿硅通孔上方形成钝化层；以及在所述贯穿硅通孔上方直接形成并图案化多个焊盘结构，其中，所述多个焊盘结构悬置在所述钝化层上方并且延伸穿过所述钝化层至所述贯穿硅通孔。
在实施例中，用于制造3D IC的方法，还包括：对所述第二半导体衬底实施第一蚀刻以形成多个半导体开口，其中，所述多个半导体开口直接位于所述多个贯穿硅通孔连接结构上方；通过所述多个半导体开口对所述第二互连结构实施第二蚀刻，以形成多个接触开口，其中，所述多个接触开口暴露所述第二互连结构中的引线层并且具有比所述多个半导体开口更小的宽度；以及形成填充所述半导体开口和所述焊盘开口的多个贯穿衬底通孔(TSV)，其中，所述多个贯穿衬底通孔的上表面与所述第二半导体衬底的上表面齐平。
在实施例中，用于制造3D IC的方法还包括：在所述第二半导体衬底和所述贯穿硅通孔上方形成钝化层；以及在所述多个贯穿硅通孔上方直接形成多个焊盘结构，其中，所述多个焊盘结构悬置在所述钝化层上方并且延伸穿过所述钝化层至所述贯穿硅通孔。
在实施例中，用于制造3D IC的方法所述下部密封环结构包括彼此同心的第一下部导电环和第二下部导电环，其中，在所述第一下部导电环处形成所述第一接合接触件和所述第一再分布层，并且其中，在所述第二下部导电环处不形成所述第一接合接触件。
此外，本申请的其他实施例提供了另一种3D IC。在第一IC管芯上方设置第二IC管芯。第一和第二IC管芯包括相应的半导体衬底，位于半导体衬底之间的相应的互连结构，以及位于互连结构之间的相应的接合结构，其中，互连结构包括交替堆叠的引线层和通孔层，其中，接合结构包括相应的接合介电层、相应的再分布层和相应的接合接触件，其中，接合介电层在位于第一和第二IC管芯之间的接合界面处接触。再分布层位于接合介电层中并且在接合界面处接触，并且其中，接合接触件分别从再分布层延伸至互连结构。密封环结构布置在位于第一和第二IC管芯中的3D IC的外围区中。导电密封环结构分别从半导体衬底延伸并延伸至半导体衬底，以限定围绕第一和第二IC管芯的内部的屏障。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，其中，贯穿硅通孔(TSV)设置在第二半导体衬底中并且通过TSV引线层和引线间通孔、一对TSV再分布层和一对TSV接合接触件的堆叠件电连接至3D IC。
在实施例中，所述密封环结构包括同心对准的多个导电环，其中，第一导电环包括电连接至相应的互连结构的接合接触件和再分布层，并且其中，第二导电环没有接合接触件并且包括与相应的半导体衬底相接的相应的器件接触件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种三维(3D)集成电路(IC)，包括：
第一集成电路管芯，包括第一半导体衬底、位于所述第一半导体衬底上方的第一互连结构、以及位于所述第一互连结构上方的第一接合结构；
第二集成电路管芯，位于所述第一集成电路管芯上方，其中，所述第二集成电路管芯包括第二半导体衬底、第二接合结构，以及位于所述第二半导体衬底和所述第二接合结构之间的第二互连结构，并且其中，所述第二接合结构在接合界面处接触所述第一接合结构；
密封环结构，布置在位于所述第一集成电路管芯和所述第二集成电路管芯中的所述三维集成电路的外围区中，其中，所述密封环从所述第一半导体衬底延伸至所述第二半导体衬底；以及
多个贯穿硅通孔(TSV)连接结构，沿着所述密封环结构的内周边布置在所述三维集成电路的外围区处，其中，所述多个贯穿硅通孔连接结构分别包括贯穿硅通孔(TSV)，其中，所述贯穿硅通孔(TSV)设置在所述第二半导体衬底中并且通过贯穿硅通孔引线层和引线间通孔的堆叠件电连接至所述三维集成电路，
其中，所述多个贯穿硅通孔连接结构是沿着所述密封环结构的内周边的离散部分并且通过介电材料彼此分隔开。
2.根据权利要求1所述的三维集成电路，其中，所述多个贯穿硅通孔连接结构分别限定通过贯穿硅通孔接合接触件分别从所述第一互连结构至所述第二互连结构的导电路径。
3.根据权利要求1所述的三维集成电路，
其中，所述第一互连结构包括第一层间介电(ILD)层、第一引线层和第一通孔层，其中，所述第一引线层和第一通孔层交替地堆叠在所述第一层间介电层中；
其中，所述第二互连结构包括第二层间介电层、第二引线层和第二通孔层，其中，所述第二引线层和所述第二通孔层交替地堆叠在所述第二层间介电层中。
4.根据权利要求3所述的三维集成电路，
其中，所述第一接合结构包括第一接合介电层、第一再分布层和从所述第一再分布层延伸至所述第一互连结构的第一接合接触件；
其中，所述第二接合结构包括第二接合介电层、第二再分布层和从所述第二再分布层延伸至所述第二互连结构的第二接合接触件；
其中，所述第一接合介电层和所述第二接合介电层在所述接合界面处接触以限定电介质与电介质界面，其中，所述第一再分布层和所述第二再分布层在所述接合界面处接触以限定导体与导体界面。
5.根据权利要求4所述的三维集成电路，
其中，所述密封环结构包括第一导电环和第二导电环，其中，所述第二导电环设置为沿着所述第一导电环的内周边并且通过所述第一层间介电层和所述第二层间介电层以及所述第一接合介电层和所述第二接合介电层与所述第一导电环间隔开；
其中，所述第一导电环包括通过所述第一再分布层和所述第二再分布层以及所述第一接合接触件和所述第二接合接触件连接的所述第一互连结构和所述第二互连结构的第一堆叠件，其中，所述第一导电环与所述第一半导体衬底和所述第二半导体衬底电隔离；
其中，所述第二导电环包括分别连接至第一器件接触件和第二器件接触件的所述第一互连结构和所述第二互连结构的第二堆叠件，其中，所述第二堆叠件的第一互连结构和第二互连结构通过所述第一接合介电层和所述第二接合介电层彼此电隔离。
6.根据权利要求1所述的三维集成电路，其中，所述多个贯穿硅通孔连接结构分别包括通过贯穿硅通孔再分布层和贯穿硅通孔接合接触件连接的所述第一互连结构和所述第二互连结构的第三堆叠件，其中，所述多个贯穿硅通孔连接结构电连接至所述三维集成电路的器件。
7.根据权利要求1所述的三维集成电路，还包括：
钝化层，覆盖所述第一集成电路管芯和所述第二集成电路管芯；以及
多个焊盘结构，直接位于所述多个贯穿硅通孔连接结构上方，其中，所述多个焊盘结构延伸穿过所述钝化层到达所述第二半导体衬底。
8.根据权利要求7所述的三维集成电路，还包括：
贯穿衬底通孔(TSV)，从与焊盘结构接触、延伸穿过所述第二半导体衬底、到达所述第二互连结构，其中，所述贯穿硅通孔的侧壁从所述焊盘结构至所述第二互连结构是连续的。
9.根据权利要求7所述的三维集成电路，还包括：
贯穿衬底通孔(TSV)，从与焊盘结构接触、延伸穿过所述第二半导体衬底到达所述第二互连结构，其中，所述贯穿硅通孔的侧壁从所述焊盘结构至所述第二互连结构是不连续的。
10.根据权利要求1所述的三维集成电路，还包括：
三维(3D)集成电路，布置在所述第一集成电路管芯和所述第二集成电路管芯中，其中，所述密封环结构包围所述三维集成电路以保护所述三维集成电路，并且所述多个贯穿硅通孔连接结构横向地包围所述三维集成电路并电连接至所述三维集成电路。
11.一种制造三维(3D)集成电路(IC)的方法，所述方法包括：
形成第一集成电路管芯，其中，所述第一集成电路管芯具有布置在所述第一集成电路管芯的外围区中的下部密封环结构和多个下部贯穿硅通孔连接结构，其中，形成所述第一集成电路管芯包括在第一半导体衬底上方形成第一互连结构，在所述第一互连结构上方形成第一接合接触件和第一贯穿硅通孔接合接触件，以及在所述第一接合接触件上方形成的第一再分布层并且在所述第一贯穿硅通孔接合接触件上方形成第一贯穿硅通孔再分布层，并且其中，所述第一互连结构、所述第一接合接触件和所述第一再分布层形成为限定所述下部密封环结构，并且其中，所述第一互连结构、所述第一贯穿硅通孔接合接触件和所述第一贯穿硅通孔再分布层形成为限定所述下部贯穿硅通孔连接结构；
形成第二集成电路管芯，其中，所述第二集成电路管芯具有与所述下部密封环结构和所述多个下部贯穿硅通孔连接结构相对应的上部密封环结构和多个上部贯穿硅通孔连接结构，其中，形成所述第二集成电路管芯包括在第二半导体衬底上方形成第二互连结构，在所述第二互连结构上方形成第二接合接触件和第二贯穿硅通孔接合接触件，以及在所述第二接合接触件上方形成第二再分布层并且在所述第二贯穿硅通孔接合接触件上方形成第二贯穿硅通孔再分布层，并且其中，所述第二互连结构、所述第二接合接触件和所述第二再分布层形成为限定所述上部密封环结构，并且其中，所述第二互连结构、所述第二贯穿硅通孔接合接触件和所述第二贯穿硅通孔再分布层形成为限定所述上部贯穿硅通孔连接结构；以及
翻转所述第二集成电路管芯并将所述第二集成电路管芯接合至所述第一集成电路管芯，从而使得所述上部密封环结构在位于所述第一再分布层和所述第二再分布层之间的接合界面处接触所述下部密封环结构以形成密封环结构，并且所述多个上部贯穿硅通孔连接结构在所述接合界面处接触所述多个下部贯穿硅通孔连接结构以形成多个贯穿硅通孔连接结构。
12.根据权利要求11所述的方法，其中，形成所述第一互连结构包括在所述第一半导体衬底上方形成通孔层和引线层的交替堆叠件，其中，所述第一接合接触件形成在所述引线层中的顶部引线层上方并与所述顶部引线层接触，并且其中，所述第一再分布层形成在所述第一接合接触件上方并且接触所述第一接合接触件。
13.根据权利要求11所述的方法，其中，形成所述第一集成电路管芯，从而使得所述多个贯穿硅通孔连接结构分别限定从所述第一半导体衬底至所述第二半导体衬底的导电路径。
14.根据权利要求11所述的方法，还包括：
形成覆盖所述第一集成电路管芯和所述第二集成电路管芯的钝化层；
对所述钝化层实施第一蚀刻以直接在所述多个贯穿硅通孔连接结构上方形成多个焊盘开口，其中，所述焊盘开口暴露所述第二半导体衬底；以及
形成并图案化填充所述焊盘开口的多个焊盘结构。
15.根据权利要求11所述的方法，还包括：
对所述第二半导体衬底和所述第二互连结构实施蚀刻以形成多个通孔开口，其中，所述多个通孔开口暴露所述第二互连结构中的引线层并且直接位于所述多个贯穿硅通孔连接结构上方；
形成填充所述通孔开口的多个贯穿衬底通孔(TSV)，其中，所述多个贯穿衬底通孔的上表面与所述第二半导体衬底的上表面齐平；
在所述第二半导体衬底和所述贯穿硅通孔上方形成钝化层；以及
在所述贯穿硅通孔上方直接形成并图案化多个焊盘结构，其中，所述多个焊盘结构悬置在所述钝化层上方并且延伸穿过所述钝化层至所述贯穿硅通孔。
16.根据权利要求11所述的方法，还包括：
对所述第二半导体衬底实施第一蚀刻以形成多个半导体开口，其中，所述多个半导体开口直接位于所述多个贯穿硅通孔连接结构上方；
通过所述多个半导体开口对所述第二互连结构实施第二蚀刻，以形成多个接触开口，其中，所述多个接触开口暴露所述第二互连结构中的引线层并且具有比所述多个半导体开口更小的宽度；以及
形成填充所述半导体开口和所述接触开口的多个贯穿衬底通孔(TSV)，其中，所述多个贯穿衬底通孔的上表面与所述第二半导体衬底的上表面齐平。
17.根据权利要求16所述的方法，还包括：
在所述第二半导体衬底和所述贯穿硅通孔上方形成钝化层；以及
在所述多个贯穿硅通孔上方直接形成多个焊盘结构，其中，所述多个焊盘结构悬置在所述钝化层上方并且延伸穿过所述钝化层至所述贯穿硅通孔。
18.根据权利要求11所述的方法，其中，所述下部密封环结构包括彼此同心的第一下部导电环和第二下部导电环，其中，在所述第一下部导电环处形成所述第一接合接触件和所述第一再分布层，并且其中，在所述第二下部导电环处不形成所述第一接合接触件。
19.一种三维(3D)集成电路(IC)，包括：
第一集成电路管芯和位于所述第一集成电路管芯上方的第二集成电路管芯，其中，所述第一集成电路管芯和所述第二集成电路管芯包括相应的半导体衬底、位于半导体衬底之间的相应的互连结构，以及位于所述互连结构之间的相应的接合结构，其中，所述互连结构包括交替堆叠的引线层和通孔层，其中，所述接合结构包括相应的接合介电层、相应的再分布层和相应的接合接触件，其中，所述接合介电层在位于所述第一集成电路管芯和所述第二集成电路管芯之间的接合界面处接触，其中，所述再分布层位于所述接合介电层中并且在所述接合界面处接触，其中，所述接合接触件分别从所述再分布层延伸至所述互连结构；
密封环结构，布置在位于所述第一集成电路管芯和所述第二集成电路管芯中的所述三维集成电路的外围区处，其中，所述密封环结构分别从半导体衬底延伸并且延伸至半导体衬底以限定环绕所述第一集成电路管芯和所述第二集成电路管芯的内部的屏障；以及
多个贯穿硅通孔(TSV)连接结构，沿着所述密封环结构的内周边布置在所述三维集成电路的外围区处，其中，所述多个贯穿硅通孔连接结构分别包括贯穿硅通孔(TSV)，其中，所述贯穿硅通孔(TSV)设置在所述第二集成电路管芯的半导体衬底中并且通过贯穿硅通孔引线层和引线间通孔的堆叠件、一对贯穿硅通孔再分布层和一对贯穿硅通孔接合接触件电连接至所述三维集成电路，
其中，所述密封环结构包括具有电连接至相应的互连结构的接合接触件和再分布层的第一导电环，并且其中，所述密封环结构还包括没有接合接触件或再分布层的第二导电环。
20.根据权利要求19所述的三维集成电路，其中，所述第一导电环和所述第二导电环是同心对准的。
CN201910184263.5A 2018-05-25 2019-03-12 贯穿硅通孔设计、三维集成电路及其制造方法 Active CN110534507B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/989,556 2018-05-25
US15/989,556 US10629592B2 (en) 2018-05-25 2018-05-25 Through silicon via design for stacking integrated circuits

Publications (2)

Publication Number Publication Date
CN110534507A CN110534507A (zh) 2019-12-03
CN110534507B true CN110534507B (zh) 2021-05-18

Family

ID=68614049

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910184263.5A Active CN110534507B (zh) 2018-05-25 2019-03-12 贯穿硅通孔设计、三维集成电路及其制造方法

Country Status (3)

Country Link
US (5) US10629592B2 (zh)
CN (1) CN110534507B (zh)
TW (1) TWI718523B (zh)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490190B2 (en) * 2012-09-21 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
JP2018190766A (ja) * 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 半導体デバイス、製造方法、撮像素子、および電子機器
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
US11393779B2 (en) * 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11081426B2 (en) 2018-07-31 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC power grid
DE102019119708A1 (de) * 2018-07-31 2020-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. 3d-ic-energienetz
KR102534734B1 (ko) 2018-09-03 2023-05-19 삼성전자 주식회사 반도체 패키지
JP7273488B2 (ja) * 2018-12-04 2023-05-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置、及び電子機器
JP7487213B2 (ja) * 2019-04-15 2024-05-20 長江存儲科技有限責任公司 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR102639431B1 (ko) 2019-04-15 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 이종 메모리를 갖는 통합 반도체 디바이스 및 이를 형성하는 방법
CN111033728A (zh) * 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
CN110720143B (zh) * 2019-04-30 2021-01-29 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
US20200395321A1 (en) * 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11456247B2 (en) * 2019-06-13 2022-09-27 Nanya Technology Corporation Semiconductor device and fabrication method for the same
US11201124B2 (en) * 2019-07-29 2021-12-14 Omnivision Technologies, Inc. Semiconductor devices, semiconductor wafers, and methods of manufacturing the same
WO2021046744A1 (en) 2019-09-11 2021-03-18 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and static random-access memory and methods for forming the same
US11088041B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with shortened talking path
US11069631B2 (en) * 2019-10-07 2021-07-20 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US11289429B2 (en) 2019-10-07 2022-03-29 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US20210125910A1 (en) * 2019-10-25 2021-04-29 Nanya Technology Corporation Semiconductor structure
US11282828B2 (en) * 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
US11211362B2 (en) * 2020-03-20 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D trench capacitor for integrated passive devices
US11289388B2 (en) 2020-04-02 2022-03-29 Sandisk Technologies Llc Semiconductor die including edge ring structures and methods for making the same
US11342286B2 (en) * 2020-04-02 2022-05-24 Sandisk Technologies Llc Semiconductor die including edge ring structures and methods for making the same
US11515227B2 (en) 2020-04-02 2022-11-29 Sandisk Technologies Llc Semiconductor die including edge ring structures and methods for making the same
KR20210128681A (ko) * 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치
US11289455B2 (en) * 2020-06-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact to improve thermal dissipation away from semiconductor devices
US11282769B2 (en) 2020-06-11 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Oversized via as through-substrate-via (TSV) stop layer
US11508665B2 (en) 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
CN113889420A (zh) * 2020-07-03 2022-01-04 联华电子股份有限公司 半导体元件结构及接合二基板的方法
US11080455B1 (en) * 2020-07-09 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design of integrated circuit with through-substrate via
US11894319B2 (en) * 2020-07-30 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Extended seal ring structure on wafer-stacking
US11545456B2 (en) * 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
KR20220029987A (ko) * 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치
JP2022045192A (ja) * 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package
KR20220058683A (ko) 2020-10-29 2022-05-10 삼성전자주식회사 반도체 패키지
CN112510001B (zh) * 2020-11-30 2023-06-30 珠海天成先进半导体科技有限公司 一种带tsv通孔的芯片结构和制备方法
US20220181263A1 (en) * 2020-12-04 2022-06-09 Lars Liebmann Inter-tier power delivery network (pdn) for dense gate-on-gate 3d logic integration
KR20220095424A (ko) 2020-12-30 2022-07-07 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이를 포함하는 반도체 패키지
US11756920B2 (en) * 2021-04-09 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US20220352044A1 (en) * 2021-04-22 2022-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US20220359456A1 (en) * 2021-05-10 2022-11-10 Ap Memory Technology Corporation Semiconductor structure and methods for bonding tested wafers and testing pre-bonded wafers
US11631631B2 (en) * 2021-05-28 2023-04-18 Advanced Semiconductor Engineering, Inc. Semiconductor device including via structure for vertical electrical connection
US11784111B2 (en) 2021-05-28 2023-10-10 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US20220399269A1 (en) * 2021-06-09 2022-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US11894327B2 (en) * 2021-08-18 2024-02-06 Micron Technology, Inc. Apparatus including integrated segments and methods of manufacturing the same
US12040242B2 (en) * 2021-08-26 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional device structure including seal ring connection circuit
CN113892170A (zh) * 2021-08-31 2022-01-04 长江存储科技有限责任公司 具有密封环的半导体装置
US20230260942A1 (en) * 2022-02-16 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Bond routing structure for stacked wafers
JP2023137395A (ja) * 2022-03-18 2023-09-29 キオクシア株式会社 半導体装置及び半導体製造装置
US20240321827A1 (en) * 2023-03-21 2024-09-26 Advanced Micro Devices, Inc. Thermally aware stacking topology

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090134500A1 (en) * 2007-11-26 2009-05-28 Chen-Cheng Kuo Structures for Preventing Cross-talk Between Through-Silicon Vias and Integrated Circuits
US20170186732A1 (en) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
CN107437539A (zh) * 2016-05-26 2017-12-05 台湾积体电路制造股份有限公司 三维叠层结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054637A (ja) * 2009-08-31 2011-03-17 Sony Corp 半導体装置およびその製造方法
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
US10790240B2 (en) * 2017-03-17 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Metal line design for hybrid-bonding application
US10515908B2 (en) * 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring for bonded dies
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090134500A1 (en) * 2007-11-26 2009-05-28 Chen-Cheng Kuo Structures for Preventing Cross-talk Between Through-Silicon Vias and Integrated Circuits
US20170186732A1 (en) * 2015-12-29 2017-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
CN107026151A (zh) * 2015-12-29 2017-08-08 台湾积体电路制造股份有限公司 三维集成电路芯片与其形成方法
CN107437539A (zh) * 2016-05-26 2017-12-05 台湾积体电路制造股份有限公司 三维叠层结构

Also Published As

Publication number Publication date
US20200035672A1 (en) 2020-01-30
US20210343707A1 (en) 2021-11-04
US20190363079A1 (en) 2019-11-28
CN110534507A (zh) 2019-12-03
US20220302108A1 (en) 2022-09-22
US10964692B2 (en) 2021-03-30
TWI718523B (zh) 2021-02-11
US11705449B2 (en) 2023-07-18
US20200243516A1 (en) 2020-07-30
TW202005036A (zh) 2020-01-16
US10629592B2 (en) 2020-04-21
US11646308B2 (en) 2023-05-09
US11063038B2 (en) 2021-07-13

Similar Documents

Publication Publication Date Title
CN110534507B (zh) 贯穿硅通孔设计、三维集成电路及其制造方法
US10777539B2 (en) Seal-ring structure for stacking integrated circuits
US11410972B2 (en) Hybrid bonding technology for stacking integrated circuits
TWI760561B (zh) 三維積體電路結構及其製造方法
TWI721564B (zh) 半導體結構及其製作方法
US11908838B2 (en) Three-dimensional device structure including embedded integrated passive device and methods of making the same
TW202240651A (zh) 半導體結構及其製造方法
CN114759011A (zh) 半导体结构及其形成方法
US20240136295A1 (en) Front end of line interconnect structures and associated systems and methods
US11646269B2 (en) Recessed semiconductor devices, and associated systems and methods
US20240355784A1 (en) Hybrid bonding technology for stacking integrated circuits
KR20220102542A (ko) 반도체 패키지 및 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant