CN107437539A - 三维叠层结构 - Google Patents

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certain embodiments
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黄毓慧
蔡肇杰
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明提供一种三维叠层结构。三维叠层结构包括至少一底层晶粒、上层晶粒以及间隙物保护结构。底层晶粒包括位于非接合区域内的接触垫。上层晶粒叠层于底层晶粒上而不覆盖底层晶粒的接触垫，且底层晶粒通过位于两者之间的接合结构与上层晶粒接合。间隙物保护结构是设置在底层晶粒上且覆盖上层晶粒以保护上层晶粒。通过将上层晶粒叠层至下层晶粒之前形成抗接合层，可将上层晶粒部分移除以暴露出下层晶粒的接触垫来做为后续连接。据此，具有间隙物保护结构保护上层晶粒的叠层结构可以更加坚固，因此，可改善电性性能并为半导体装置带来较佳的可靠性。

Description

三维叠层结构
技术领域
本发明实施例涉及一种叠层结构，且尤其涉及一种三维叠层结构。
背景技术
将多样组件例如微处理器、内存、光电组件、混合信号电路以及微机电系统(MEMS；microelectromechanical systems)高密度的集成为一项具有挑战性的任务。用于达成高密度集成的一种可能方式为三维叠层，也可称为不同微电子组件在晶片阶段(waferlevel)的三维集成。三维叠层结构可提供许多优点，包括更高密度的内联机，内联机长度及封装尺寸的缩减或是体积的减少。
发明内容
本发明提供一种叠层结构，能有效地改善电性能并为半导体装置带来较佳的可靠性。
根据本发明的一些实施例，叠层结构包括第一晶粒、第二晶粒、间隙物保护结构以及抗接合层。第一晶粒具有第一接合结构，其中第一接合结构包括接触垫。第二晶粒具有第二接合结构，其中第二晶粒叠层在第一晶粒上，且第二接合结构与第一接合结构接合。间隙物保护结构是设置在第一晶粒上且环绕第二晶粒，其中间隙物保护结构覆盖第二晶粒的侧壁。抗接合层是设置在第一晶粒上且位于间隙物保护结构以及第一晶粒之间。
根据本发明的一些实施例，叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；形成抗接合层于第一晶片的所述至少一第一非接合区域上，并覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片的第二接合结构与第一晶片的第一接合结构接合；于第二晶片内的至少一第二接合区域以及至少一第二非接合区域之间形成凹槽；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出接触垫的上表面。
根据本发明的一些实施例，叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；对第一晶片的至少一第一非接合区域进行蚀刻以形成暴露出第一接合结构的接触垫的开口；形成抗接合层于第一晶片的至少一第一非接合区域的开口中以覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片接合于第一晶片上；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的至少一第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出位于第一晶片的至少一第一非接合区域中的接触垫的上表面。
基于上述，本发明实施例提供叠层结构及其制造方法，其中具有间隙物保护结构保护上层晶片或晶粒的叠层结构可以更加坚固，因此，可改善电性能并为半导体装置带来较佳的可靠性。由于上层晶片(或晶粒)与底层晶片(或晶粒)可以具有不同接点设置(footprint)，因此设计自由度较高，或者可以不必使用高成本的衬底穿孔。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为依据本发明的一些实施例的三维叠层结构的一部分的剖面示意图。
图2A至图2H为依据本发明的一些实施例的三维叠层结构的制造方法的各种阶段的三维叠层结构的剖面示意图。
图3为依据本发明的一些实施例中形成一个三维叠层结构的制造方法的工艺步骤的示例流程图。
附图标记说明：
100：第一晶片；
100’：第一晶粒；
100A、200A：非接合区域；
100B、200B：接合区域；
102、202：半导体衬底；
103、203：绝缘层；
104、204：半导体装置；
105、205：栅极结构；
106、206：主动区域；
107、207：隔离结构；
108、208：金属化结构；
120、220：接合结构；
120a、126a、140a、220a、226a、300a：上表面；
122、222：导电部件；
124、224：介电材料；
126、226：接合部件；
127、227：扩散阻挡层；
128：接触垫；
128a：上表面；
130：开口；
132：屏蔽图案；
140：抗接合层；
20、20’：叠层结构；
200：第二晶片；
200’、200”：第二晶粒；
228：密封环结构；
250：凹槽；
300：切割结构；
300b：侧壁；
350：材料层；
360：间隙物保护结构；
d：深度；
S300、S302、S304、S306、S308、S310、S312、S314、S316：步骤。
具体实施方式
以下发明内容提供用于实施所提供的标的的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本发明为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且也可包括第二特征与第一特征的间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本发明在各种实例中可使用相同的组件符号和/或字母来指代相同或类似的部件。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或配置本身之间的关系。
另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。
应当理解的是，以下本发明的(多个)实施例提供了可在各种特定的概念下实施的应用概念。本文所探讨的特定(多个)实施例仅为示例说明，并且是涉及一种三维(3D；threedimensional)集成的结构或组件，而该些示例并非用以限制本发明的范畴。本发明的实施例描述了示例性的3D叠层结构的制造方法，及运用该方法所制造的3D叠层结构。本发明的特定的实施例是关于形成有晶片接合结构以及叠层晶片和/或晶粒的3D叠层结构。其它的实施例是关于3D集成结构或组件，包括后护层封装(PPI；post-passivationinterconnect)结构或有其它电连接组件的中介层(Interposer)，包括晶片至晶片的组装结构、晶粒至晶片的组装结构、封装层叠的组装结构、晶粒至晶粒的组装结构，以及晶粒至衬底的组装结构。所述晶片或晶粒可包括一或多种位于块状半导体衬底或绝缘层覆硅/覆锗衬底上的集成电路或电子组件。以下实施例意于提供进一步的说明，但并非用以限制本发明的范畴。
图1为示出本发明的一些实施例的3D叠层结构的一部分的剖面示意图。在图1中，3D叠层结构20’至少包括第一晶粒100’、第二晶粒200”以及间隙物保护结构360。在一些实施例中，第一晶粒100’包括具有接合部件126以及接触垫128的第一接合结构120。接触垫128例如为输入/输出(I/O)垫、凸块垫片(bump pads)或是接合垫(bond pads)。在一些实施例中，第二晶粒200”包括具有接合部件226以及至少一密封环结构228的第二接合结构220。在一实施例中，密封环结构228是沿着第二晶粒200”的周边设置，且环绕接合部件226。第二晶粒200”叠层在第一晶粒100’上，且第二接合结构220与第一接合结构120混合接合(hybrid-bonded)。在一些实施例中，间隙物保护结构360是设置在第一晶粒100’上并且环绕第二晶粒200”。在特定的实施例中，间隙物保护结构360覆盖第二晶粒200”的侧壁300b以及上表面300a。在一实施例中，间隙物保护结构360的材料包括具备良好气体阻隔性能的介电材料，以使间隙物保护结构360能够有效将第二晶粒200”与湿气做阻隔。所述3D叠层结构20’还包括抗接合层140设置于第一晶粒100’上，且位于间隙物保护结构360与第一晶粒100’之间。在一实施例中，抗接合层140包括铬或石墨烯。
图2A至图2H为示出本发明的一些实施例的3D叠层结构的制造方法的各种阶段所形成的3D叠层结构20的剖面示意图。于图2A中，在一些实施例，提供了第一晶片100，其具有形成在半导体衬底102中的半导体装置104、隔离结构107以及金属化结构108。在一些实施例中，第一晶片包括多个第一晶粒100’。在特定的实施例中，半导体装置104是于前段工艺(FEOL；front-end-of-line)时形成于半导体晶片100中。在特定的实施例中，第一晶片100为由硅或是其它半导体材料，如III-V族半导体材料所构成的半导体晶片。在一些实施例中，半导体衬底102可包括基本的半导体材料例如硅或锗；化合物半导体材料例如碳化硅、砷化镓、砷化铟、或磷化铟；或是合金半导体材料例如硅锗、硅锗碳化物、磷砷化镓或磷化铟镓。在示例性的实施例中，半导体装置104是设置于绝缘层103中，且包括栅极结构105以及主动区域106，且位于隔离结构107之间。在图2A所示的半导体装置104仅为示例，且可于第一晶片100中形成其它装置。在一些实施例中，该些半导体装置104为N型金属氧化物半导体装置(NMOS；N-type metal-oxide semiconductor)和/或是P型金属氧化物半导体装置(PMOS；P-type metal-oxide semiconductor)。在一些实施例中，半导体装置104为晶体管、内存或功率组件，或是其它装置例如电容器、电阻器、二极管、发光二极管、传感器或是保险丝。
如图2A所示，在特定的实施例中，金属化结构108设置于绝缘层103中，且形成于半导体装置104上。在一些实施例中，绝缘层103包括一或多个介电层。在一些实施例中，绝缘层103的材料包括氧化硅、旋涂介电材料(spin-on dielectric material)、低介电值材料(low-k dielectric material)或上述的组合。绝缘层103的形成例如是通过进行一或多个化学气相沉积(CVD)步骤或是旋涂步骤。在一些实施例中，金属化结构108包括内联机结构，例如金属线(metal lines)、穿孔(via)以及接触栓塞(contact plugs)。在特定的实施例中，金属化结构108的材料包括铝(Al)、铝合金、铜(Cu)、铜合金、钨(W)，或上述的组合。在示例性的实施例中，半导体装置104与金属化结构108电性连接，且一些半导体装置104通过金属化结构108电性互连接。本文所示的金属化结构108仅为说明的示例，且金属化结构108可包括其它组态，且可包括一或多个通孔和/或是镶嵌结构。
如图2A所示，在一些实施例中，混合接合结构(hybrid bonding structure)120是形成在绝缘层103以及金属化结构108上。在示例性的实施例中，混合接合结构120包括设置于介电材料124中的导电部件122。在一些实施例中，导电部件122至少包括设置于第一晶片100的接合区域100B中的接合部件126以及位于第一晶片100的非接合区域100A中的接触垫128。接触垫128例如为输入/输出(I/O)垫、凸块垫片或是接合垫。在示例性的实施例中，非接合区域100A为第一晶片100的输入/输出(I/O)区域，且接触垫128为输入/输出(I/O)垫。或者，在一些实施例中，非接合区域100A为第一晶片100的输入/输出(I/O)区域，且接触垫128为凸块垫片。在一实施例中，接合部件126的上表面126a从介电材料124中暴露，以做为晶片接合。在一实施例中，接触垫128是设置于介电材料124中，且被其所覆盖。虽未特别在图2A中明确示出，但一些导电部件122是彼此电性互连，且一些导电部件122与下方的金属化结构108和/或是半导体装置104电性连接。
在示例性的实施例中，导电部件122为导电材料，例如铜(Cu)、铜合金、铝(Al)、铝合金、镍(Ni)、焊接材料或上述的组合。在一些实施例中，假如所述导电材料为容易扩散的铜或铜合金，则需另外的扩散阻挡层127。于2A中，在特定的实施例，接合部件126为铜或铜合金，且扩散阻挡层127形成在接合部件126与介电材料124之间。扩散阻挡层127的材料包括氮化硅(SiN)、氮氧化硅(SiON)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化铝(AlN)或钴合金。在一些实施例中，接合部件126的导垫材料为铜，且扩散阻挡层127由Ti、TiN、Ta、TaN、Ta/TaN、CoP或是CoW所形成。
在一些实施例中，介电材料124为氧化硅、氮化硅、苯并环丁烯(BCB；benzocyclobutene)、环氧树脂、聚酰亚胺(PI；polyimide)、或是聚苯并恶唑(PBO；polybenzoxazole)。在特定的实施例中，介电材料124为氧化硅或是氮化硅。在特定的实施例中，介电材料124为通过旋涂制成的苯并环丁烯(BCB)。当使用软质聚合物材料如BCB聚合物时，所述混合接合结构可更具有耐受应力，从而提高了3D叠层结构的可靠性。
如在邻近衬底穿孔(TSV；through substrate vias)的装置中，其通常因为TSV所引起的应力影响而容易遭受到严重的性能下降。因此，在上述实施例所提出的混合接合结构是不与TSV一起形成，然而，混合接合结构仍是与TSV兼容的。
图2B为本发明制造方法的各种阶段之一的3D叠层结构的部分的剖面示意图。如图2B所示，在示例性的实施例中，第一晶片100的第一非接合区域100A经图案化而形成浅开口130，且浅开口130暴露出接触垫128的上表面128a。在一些实施例中，接合区域100B是由屏蔽图案132所覆盖，且利用屏蔽图案132做为蚀刻屏蔽，可将非接合区域100A图案化并蚀刻至一定深度以暴露出接触垫128。在一些实施例中，非接合区域100A的图案化以及浅开口130的形成是包括执行至少一非等向性蚀刻步骤。
图2C为本发明制造方法的各种阶段之一的3D叠层结构的部分的剖面示意图。如图2C所示，在示例性的实施例中，抗接合层140是形成于浅开口130内且填满开口130。在一实施例中，抗接合层140至少覆盖接触垫128，且可延伸超出接触垫128。在一些实施例中，抗接合层140的上表面140a与混合接合结构120的上表面120a相齐等高。在一实施例中，抗接合层140的材料包括铬或石墨烯。在一些实施例中，抗接合层140的功能是用以防止第一晶片100的非接合区域100A与其它的晶片或其上的晶粒之间的接合。在一些实施例中，在形成抗接合层140之后，会将屏蔽图案132(图2B)移除，并暴露出位于接合区域100B的混合接合结构120的上表面120a(包括接合部件126的上表面126a)。在特定的实施例中，可选择性的进行表面活化工艺，以做为混合接合结构120的上表面120a(包括接合部件126的上表面126a)的晶片接合准备。
图2D为本发明制造方法的各种阶段之一的3D叠层结构的部分的剖面示意图。如图2D所示，提供了第二晶片200。在一些实施例中，第二晶片为半导体晶片，其可以是通过与第一晶片100类似或不同的半导体材料所形成。在其它的实施例中，可将第二晶片200视为一或多个第二晶粒200’。第二晶片200包括形成在半导体衬底202中的半导体装置204、隔离结构207以及金属化结构208。在一些实施例中，半导体衬底202与半导体衬底102类似。在示例性的实施例中，半导体装置204是设置于绝缘层203中，且包括栅极结构205以及主动区域206，且位于隔离结构207之间。在图2D所示的半导体装置204仅为示例，且半导体装置204可与半导体装置104类似，或是可为不同类型的半导体装置。
如图2D所示，第二晶片200还包括设置于绝缘层203中的金属化结构208以及位于绝缘层203以及金属化结构208上方的混合接合结构220。在一些实施例中，绝缘层203包括一或多个介电层。在一些实施例中，绝缘层203的材料包括氧化硅、旋涂介电材料(spin-ondielectric material)、低介电值材料(low-k dielectric material)或上述的组合。绝缘层203的形成例如是通过进行一或多个化学气相沉积(CVD)步骤或是旋涂步骤。绝缘层203的材料可以与绝缘层103的材料相同或不同。在一些实施例中，金属化结构208包括内联机结构，例如金属线、穿孔以及接触栓塞。在特定的实施例中，金属化结构208的材料包括铝、铝合金、铜、铜合金、钨，或上述的组合。在示例性的实施例中，半导体装置204与金属化结构208电性连接，且一些半导体装置204通过金属化结构208电性互连接。金属化结构208的组态及设置可类似或不同于金属化结构108，如同半导体装置104及204可类似或不同。本文所示的金属化结构208仅为说明的示例，且金属化结构208可包括其它组态，且可包括一或多个通孔和/或是镶嵌结构。
于图2D中，在一些实施例，混合接合结构220包括设置于介电材料224中的导电部件222。在一些实施例中，导电部件222至少包括设置于第二晶片200的接合区域200B中的接合部件226以及密封环结构228。在特定的实施例中，密封环结构228是沿着接合区域200B的周边设置以环绕接合区域200B，且位于接合区域200B以及非接合区域200A之间。在一实施例中，位于混合接合结构220的介电材料224中的密封环结构228包括环绕着第二接合部件的环状图案。混合接合结构220的导电部件222不设置在第二晶片200的非接合区域200A中。在示例性的实施例中，接合区域200B为装置区域且非接合区域200A为周边区域。导电部件222为导电材料，例如铜、铜合金、铝、铝合金，或上述的组合。在一些实施例中，接合部件226为铜或铜合金，且扩散阻挡层227形成在接合部件226与介电材料224之间。介电材料224的材料与介电材料124类似。或者，在其它实施例中，介电材料224的材料可不同于介电材料124，只要介电材料124、224能够达成良好的接合即可。
如图2D所示，在特定的实施例中，从介电材料224中暴露出接合部件226的上表面226a，用于后续步骤的晶片接合。在特定的实施例中，可选择性的进行表面活化工艺，以处理混合接合结构220的上表面220a为后续的晶片接合做准备。虽然在图2D中未明确示出，一些导电部件222可彼此电性连接，且一些导电部件222可与其下方的金属化结构208和/或半导体装置204电性连接。第二晶片200的混合接合结构220中的导电部件222的设置及组态不同于第一晶片100的混合接合结构120中的导电部件122。换言之，第一晶片100的接点设置(footprint)不同于第二晶片200的接点设置。
在晶片至晶片的接合过程中，假如上层晶片(或晶粒)与底层晶片(或晶粒)必须采用相同的接点设置(footprint)，则设计的空间将非常有限，且往往会需要TSV来做接合。相对的，如本发明的特定实施例所述，由于上层晶片(或晶粒)与底层晶片(或晶粒)具有不同接点设置(footprint)，因此设计自由度较高，且高成本的TSV是不必要的。
图2E为本发明制造方法的各种阶段之一的3D叠层结构20的部分的剖面示意图。如图2E所示，在一些实施例中，第二晶片200叠层在第一晶片100上，且混合接合结构220及120的上表面220a及120a(如图2C及2D所示)彼此直接接触。在特定的实施例中，第一及第二晶片100及200是以能够将第二晶片200的混合接合结构220与第一晶片100的混合接合结构120直接面对面接合的方式对准而叠层在一起。在一些实施例中，第一及第二晶片100及200的对准包括使用红外光(IR)的光学对准方法。在一些实施例中，通过上述对准方法，虽然第二晶片200的接点设置(footprint)与第一晶片100不同，但至少在第二晶片200的接合区域200B中的混合接合结构220的接合部件226(上表面226a)是能够与第一晶片100的接合区域100B中的混合接合结构120的接合部件126(上表面126a)接触。在特定的实施例中，通过上述对准方法，在第二晶片200的非接合区域200A中的混合接合结构220的介电材料224是与在第一晶片100的非接合区域100A中的抗接合层140直接接触。然而，由于抗接合层140所具有的抗接合性质，会导致抗接合层140与混合接合结构220的介电材料224之间产生抗接合，因此在第二晶片200的非接合区域200A中的混合接合结构220的介电材料224不会与抗接合层140接合。
参考图2E，在特定的实施例中，在对准与叠层之后，第一及第二晶片100及200是通过混合接合技术接合在一起。在一些实施例，第一及第二晶片100及200是通过施加热能或是压强而接合在一起。在一实施例中，在执行混合接合技术时，是在约100℃至约200℃的温度下进行低温加热工艺以使混合接合结构120、220的介电材料124及224加热并接合，且是在约200℃至约300℃的温度下进行高温加热工艺以对在接合区域100B、200B中的混合接合结构120、220的接合部件126、226进行加热，并且使导电的接合部件126、226接合以及使介电材料124及224固化。在另外的实施例中，第一及第二晶片100及200可通过介电接合技术(dielectric bonding technology)而接合，例如聚合物接合(polymer bonding)以及氧化物融熔接合(oxide fusion bonding)；通过金属接合技术(metallic bondingtechnology)而接合，例如热压合接合(thermo-compression bonding)以及共晶接合(eutectic bonding)或是上述的组合。
参考图2E，在一些实施例中，在混合接合第一及第二晶片100、200之后，是对第二晶片200的底侧进行薄化工艺，以在不暴露出半导体装置204的情况下移除衬底202的一部分。在特定的实施例中，所述薄化工艺包括研磨操作和/或化学机械研磨(CMP；chemicalmechanical polishing)的步骤。在一实施例中，可选择性的进行等向性蚀刻以移除先前步骤所造成的缺陷。在另外的实施例中，若是提供晶粒200’代替第二晶片200进行叠层，则薄化工艺可在第一及第二晶片100及200的接合之前进行。另一方面，当第一及第二晶片是在薄化工艺之前进行接合以形成更坚固的结构时，可进行更好及更具可靠性的薄化工艺以将第二晶片200薄化至较小的厚度(例如小于2微米)，从而可进一步降低3D叠层结构20的高度。
图2F为本发明制造方法的各种阶段之一的3D叠层结构20的部分的剖面示意图。如图2F所示，在一些实施例中，在叠层及接合第一及第二晶片100、200之后，在一些实施例中，是对第二晶片200(或晶粒200’)进行凹槽切割工艺以在接合区域200B及非接合区域200A之间以及沿着非接合区域200A的周边形成凹槽250。在特定的实施例中，所述凹槽切割工艺包括进行一或多个激光切割工艺。在一实施例中，是通过红外线激光例如Nd-YAG(neodymium-doped yttrium aluminum garnet)激光进行多次的激光切割工艺。在特定的实施例中，凹槽250是形成在晶片上的预定刻道上而具有深度d，其深度是能够使其在后续的工艺步骤中将第二晶片200的特定部分移除。在另外的实施例中，凹槽切割工艺包括机械切割工艺(mechanical cutting process)、刻划工艺(inscribing process)或是蚀刻工艺。
图2G为本发明制造方法的各种阶段之一的3D叠层结构20的部分的剖面示意图。如图2G所示，在一些实施例中，对第二晶片200进行压切工艺，而从第二晶片200上沿着凹槽250移除第二晶片200(或是晶粒200’)的非接合区域200A(如图2F所示)。在特定的实施例中，所述压切工艺包括机械切割工艺(mechanical cleaving process)、超音波切割工艺(ultrasonic cleaving process)、或是其它适合的应力施加工艺步骤。参考图2G，在特定的实施例中，通过在接合区域200B以及非接合区域200A之间以及沿着非接合区域200A的周边形成凹槽250，可有效并精确地将第二晶片200的非接合区域200A移除，而所剩余的第二晶片构成切割结构300，并暴露出位于非接合区域100A中接触垫128上方的抗接合层140。另外，在一些实施例中，设置在第二晶片200内的密封环结构228能够确保在移除非接合区域200A时，接合部件226或第二晶片200的接合区域200B不会受损害。在一些实施例中，如图2G所示，材料层350是形成于切割结构300上方，且至少覆盖切割结构300的侧壁300b以及上表面300a以及抗接合层140。在示例性的实施例中，材料层350包括具有良好的气体阻隔性能的介电材料。在一些实施例中，所述具有良好的气体阻隔性能的介电材料包括氮化硅、氮氧化硅或其它合适的介电材料，且具气体阻隔性能的介电材料是通过电浆辅助化学气相沉积(PECVD；plasma enhanced chemical vapor deposition)所形成。
在示例性的实施例中，切割结构300指的是通过移除(切割)第二晶片200或是晶粒200’的非接合区域200A后所形成的残存的第二晶片200或是切割晶粒200”。在一实施例中，如图2G所示第二接合结构220的密封环结构228是位于切割结构300(切割过的第二晶片)的周边，且环绕第二接合部件226。在特定的实施例中，第二晶片200的大小是等于或是小于第一晶片100，且在压切工艺及移除非接合区域200A后，切割结构300(切割过的第二晶片)的大小会变的比第一晶片100还要小。另外，当一或多个晶粒200’(仅示出一个)是叠层至第一晶片100上时，切割的晶粒200”的大小在压切工艺后会变更小。
图2H为本发明制造方法的各种阶段之一的3D叠层结构20的部分的剖面示意图。如图2H所示，在一些实施例中，材料层350的蚀刻是通过进行回蚀刻工艺以移除位于切割结构300上的部分材料层350，并形成环绕切割结构300的间隙物保护结构360，且移除位于接触垫128上的材料层350以及抗接合层140以暴露出接触垫128来做为进一步的连接。在一些实施例中，所述回蚀刻工艺包括一或多个等向性蚀刻工艺步骤和/或是非等向性蚀刻工艺步骤。在特定的实施例中，材料层350至抗接合层140或至接触垫128的蚀刻速率以及蚀刻选择性是经过精密控制以使材料层350以及位于接触垫128上的抗接合层140能够一起被移除，并留下暴露出上表面128a的接触垫128。在示例性的实施例中，间隙物保护结构360是形成为帽状或盖状在切割结构300的侧壁300b以及上表面300a上，并且用以保护3D叠层结构20的切割结构300来防止外部的水气或氧化。在一些实施例中，在进行回蚀刻工艺时，位于间隙物保护结构360下方的部分抗接合层140并未被移除，且残留于第一晶片100以及间隙物保护结构360之间。于图2G中，在一实施例，接触垫128的上表面128a多被暴露出来(意即，并未被材料层350以及剩余的抗接合层140所覆盖)，且抗接合层140的一部分残留在接触垫128上。换言之，第一接合结构120中接触垫128的上表面128a暴露出来，且位于接触垫上的抗接合层140可用以防止间隙物保护结构360与接触垫128之间的接合。在一些实施例中，后续的步骤为进行切划工艺以将3D叠层结构20切割成单独的叠层结构20。
在另外的实施例中，当接触垫128以及切割结构300之间保留较大的距离时，第一接合结构120中接触垫128的上表面128a暴露出来，且剩余的抗接合层140不与接触垫128接触(如图1所示的单独的3D叠层结构20’)。
在示例性的实施例中，由于材料层350以及位于接触垫128上方的抗接合层140在反蚀刻工艺时被移除，因此，第一晶片100的接触垫128被暴露，并且可进一步在其上方形成连接结构，例如柱体、凸块或是焊球来做为外部的电连接。又或者，3D叠层结构20可在后续的步骤中进行处理，以在切割之前做进一步的连接结构，且该些后续步骤可依据产品设计需求而进行修正，而详细的细节在此处将不进行说明。
在本文所叙述的一些实施例中，第一晶片100的接触垫128可通过移除位于第一晶片100的接触垫128上方的第二晶片200的非接合区域200A以及移除在形成间隙物保护结构360时位于接触垫128上方的抗接合层140而能够使其达到结合或是后续的连接。
在本文所叙述的一些实施例中，在移除上层晶片或是晶粒的非接合区域后，底层晶片或是晶粒的接触垫例如凸块垫片或是输入/输出(I/O)垫会被暴露出，因此，可在其上方接续地形成凸块、焊球、或是连接部件来做为电性连接。通过此方式，上层晶片或是晶粒的接点设置不需与底层晶片或晶粒的接点设置相同，且接触垫的连接不需要TSV。如同在特定的实施例所述，在晶片至晶片的接合过程中，由于上层晶片(晶粒)的接点设置独立于底层晶片(晶粒)的接点设置，因此，能够提高设计自由度。另外，在环绕切割结构(或切割晶粒)旁所形成的间隙物保护结构能够用以防止外部水气的侵入，并且保护3D叠层结构的切割结构的开放边角，以达成具有更高可靠性及更坚固的结构。
图3为依据本发明的一些实施例中形成一个3D叠层结构的制造方法的一些工艺步骤的示例流程图。在步骤300中，提供具有的第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域。在步骤302中，形成抗接合层于第一晶片的第一非接合区域上，并覆盖第一接合结构的接触垫的上表面。在步骤304中，提供了具有第二接合结构的第二晶片，其中，第二晶片包括至少一第二接合区域以及至少一第二非接合区域。在步骤306中，叠层第二晶片至第一晶片上。在步骤308中，第二晶片的第二接合结构与第一晶片的第一接合结构接合。在步骤310中，于第二晶片内的至少一第二接合区域以及至少一第二非接合区域之间以及沿着第二非接合区域的周边形成凹槽。在步骤312中，将第二晶片的至少一第二非接合区域移除以暴露出位于第一晶片的第一非接合区域中的抗接合层。在步骤314中，形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片上的至少一第一非接合区域中的抗接合层。在步骤316中，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层以暴露出位于第一晶片的至少一第一非接合区域中的接触垫的上表面。在一些实施例中，对3D叠层结构进行切划工艺以形成单独的叠层结构。
虽然上述的步骤以及方法的描述是以一系列的动作或事件做为示例，但应当理解的是，所示的动作或事件的顺序不应被解释为具备任何限制性的意义。另外，并非所有示例的过程或步骤皆需实行本发明的一或多个实施例。
在上述的实施例中，由于抗接合层是形成在第一晶片的接触垫上方，因此，可容易地将第二晶片的非接合区域从第一晶片上移除。在一些实施例中，抗接合层用以保护接触垫，而在材料层的回蚀刻过程时，部分的抗接合层以及材料层将一起被移除以形成间隙物保护结构并且暴露出接触垫。据此，具有间隙物保护结构保护上层晶片或晶粒的叠层结构可以更加坚固，因此，可改善电性性能并为半导体装置带来较佳的可靠性。
在本发明的一些实施例中，提供一种叠层结构包括第一晶粒、第二晶粒、间隙物保护结构以及抗接合层。第一晶粒具有第一接合结构，其中第一接合结构包括接触垫。第二晶粒具有第二接合结构。第二晶粒叠层在第一晶粒上，且第二接合结构与第一接合结构接合。间隙物保护结构是设置在第一晶粒上且环绕第二晶粒。间隙物保护结构覆盖第二晶粒的侧壁。抗接合层是设置在第一晶粒上且位于间隙物保护结构以及第一晶粒之间。
在本发明的一些实施例中，提供一种叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及一第一非接合区域；形成抗接合层于第一晶片的所述至少一第一非接合区域上，并覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片的第二接合结构与第一晶片的第一接合结构接合；于第二晶片内的至少一第二接合区域以及至少一第二非接合区域之间形成凹槽；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出接触垫的上表面。
本发明的一些实施例中，提供一种叠层结构的制造方法，包括：提供具有第一接合结构的第一晶片，其中第一晶片具有至少一第一接合区域以及至少一第一非接合区域；对第一晶片的至少一第一非接合区域进行蚀刻以形成暴露出第一接合结构的接触垫的开口；形成抗接合层于第一晶片的至少一第一非接合区域的开口中以覆盖第一接合结构的接触垫的上表面；提供具有第二接合结构的第二晶片，其中第二晶片具有至少一第二接合区域以及至少一第二非接合区域；将第二晶片接合于第一晶片上；移除第二晶片的至少一第二非接合区域以暴露出位于第一晶片的至少一第一非接合区域中的抗接合层；形成材料层覆盖所剩的第二晶片以及覆盖位于第一晶片的至少一第一非接合区域内的抗接合层；以及，对材料层进行蚀刻以形成环绕所剩的第二晶片的间隙物保护结构，且移除抗接合层的至少一部分以暴露出位于第一晶片的至少一第一非接合区域中的接触垫的上表面。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (1)

1.一种三维叠层结构，包括：
第一晶粒，其具有第一接合结构，其中所述第一接合结构包括接触垫；
第二晶粒，其具有第二接合结构，其中所述第二晶粒叠层在所述第一晶粒上，且所述第二接合结构与所述第一接合结构接合；
间隙物保护结构，设置在所述第一晶粒上且环绕所述第二晶粒，其中所述间隙物保护结构覆盖所述第二晶粒的侧壁；以及
抗接合层，设置在所述第一晶粒上且位于所述间隙物保护结构以及所述第一晶粒之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534507A (zh) * 2018-05-25 2019-12-03 台湾积体电路制造股份有限公司 贯穿硅通孔设计、三维集成电路及其制造方法
CN117678338A (zh) * 2021-08-10 2024-03-08 美光科技公司 用于基因组注释的以晶片上晶片方式形成的存储器及逻辑

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793243B2 (en) * 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US10535633B2 (en) 2015-07-02 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
CN109671680A (zh) * 2017-10-16 2019-04-23 台湾积体电路制造股份有限公司 具有不同高度的管芯结构的芯片封装件及其形成方法
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US10504777B2 (en) * 2018-02-13 2019-12-10 Raytheon Company Method of manufacturing wafer level low melting temperature interconnections
CN109643700B (zh) * 2018-11-21 2019-09-10 长江存储科技有限责任公司 用于接合界面处的接合对准标记的方法、器件和结构
US11184288B2 (en) 2019-01-11 2021-11-23 Arista Networks, Inc. System and a method for controlling timing of processing network data
US10811390B2 (en) * 2019-01-21 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same and package
CN113228234A (zh) * 2019-03-04 2021-08-06 桑迪士克科技有限责任公司 具有包括支撑管芯的接合结构的三维器件及其制备方法
US11069703B2 (en) 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10714497B1 (en) 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) * 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10840190B1 (en) * 2019-05-16 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US11393789B2 (en) * 2019-05-31 2022-07-19 Qualcomm Incorporated Stacked circuits of III-V devices over silicon with high quality integrated passives with hybrid bonding
US11264343B2 (en) 2019-08-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure for semiconductor device and method of forming same
US11152272B2 (en) * 2019-11-13 2021-10-19 Qualcomm Incorporated Die-to-wafer hybrid bonding with forming glass
KR20210065353A (ko) 2019-11-27 2021-06-04 삼성전자주식회사 반도체 패키지
US11652064B2 (en) 2019-12-06 2023-05-16 Qualcomm Incorporated Integrated device with electromagnetic shield
KR20210152127A (ko) 2020-06-08 2021-12-15 에스케이하이닉스 주식회사 메모리 장치, 이를 갖는 메모리 시스템 및 그것의 쓰기 방법
US11605620B2 (en) * 2020-06-19 2023-03-14 Qualcomm Incorporated Three-dimensional (3D) integrated circuit with passive elements formed by hybrid bonding
JP7507024B2 (ja) * 2020-07-17 2024-06-27 ローム株式会社 半導体装置
US11569189B2 (en) * 2020-08-27 2023-01-31 Nanya Technology Corporation Semiconductor device structure with conductive polymer liner and method for forming the same
KR20220033619A (ko) * 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
US11437332B2 (en) * 2020-10-30 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method of manufacturing the same
KR20220057834A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US11552066B2 (en) * 2021-02-22 2023-01-10 Taiwan Semiconductor Manufacturing Company Limited Protective wafer grooving structure for wafer thinning and methods of using the same
CN113046720B (zh) * 2021-03-10 2022-08-23 江西理工大学 一种Nd-石墨烯复合材料及其制备方法和应用
US11728275B2 (en) * 2021-03-18 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
JP2024106284A (ja) * 2023-01-26 2024-08-07 東京エレクトロン株式会社 接合方法および接合装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
JP5074738B2 (ja) * 2006-10-24 2012-11-14 リンテック株式会社 複合型半導体装置用スペーサーシート、及び複合型半導体装置の製造方法
US8545746B2 (en) * 2008-06-10 2013-10-01 Agency For Science, Technology And Research Method of making a substrate having multi-layered structures
KR101429724B1 (ko) * 2008-12-10 2014-08-13 삼성전자주식회사 콘택 구조체 형성방법, 이를 이용하는 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
US8610271B2 (en) * 2009-11-30 2013-12-17 Baw-Ching Perng Chip package and manufacturing method thereof
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US9412689B2 (en) * 2012-01-24 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packaging structure and method
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9087821B2 (en) * 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
JP2016062995A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534507A (zh) * 2018-05-25 2019-12-03 台湾积体电路制造股份有限公司 贯穿硅通孔设计、三维集成电路及其制造方法
CN110534507B (zh) * 2018-05-25 2021-05-18 台湾积体电路制造股份有限公司 贯穿硅通孔设计、三维集成电路及其制造方法
CN117678338A (zh) * 2021-08-10 2024-03-08 美光科技公司 用于基因组注释的以晶片上晶片方式形成的存储器及逻辑

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Publication number Publication date
TW201742222A (zh) 2017-12-01
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