TW202005036A - 用於堆疊積體電路的矽直通穿孔設計 - Google Patents

用於堆疊積體電路的矽直通穿孔設計 Download PDF

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楊敦年
范富傑
林杏芝
段孝勤
劉人誠
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陳奕升
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Abstract

本揭露提供一種三維(3D)積體電路(IC)。在一些實施例中，一第一IC晶粒包括在一第一半導體基板上方之一第一接合結構及一第一互連結構。一第二IC晶粒放置於該第一IC晶粒上方且包括在一第二半導體基板上方之一第二接合結構及一第二互連結構。一密封環結構係在該第一IC晶粒及該第二IC晶粒中且自該第一半導體基板延伸至該第二半導體基板。複數個矽直通穿孔(TSV)耦合結構係沿著該密封環結構之一內周邊配置於該3D IC之周邊區域中。該複數個TSV耦合結構分別包括放置於該第二半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)。

Description

用於堆疊積體電路的矽直通穿孔設計
本發明實施例係有關用於堆疊積體電路的矽直通穿孔設計。
半導體產業藉由縮小最小構件尺寸而不斷地改良處理能力及電力消耗。然而，近年來，程序限制已使得難以繼續縮小最小構件尺寸。將二維(2D) IC堆疊成三維(3D) IC已成為繼續改良IC之處理能力及電力消耗之一潛在方法。
本發明的一實施例係關於一種三維(3D)積體電路(IC)，其包括：一第一IC晶粒，其包括一第一半導體基板、在該第一半導體基板上方之一第一互連結構及在該第一互連結構上方之一第一接合結構；一第二IC晶粒，其在該第一IC晶粒上方，其中該第二IC晶粒包括一第二半導體基板、一第二接合結構及介於該第二半導體基板與該第二接合結構之間之一第二互連結構，且其中該第二接合結構在一接合介面處接觸該第一接合結構；一密封環結構，其配置於該第一IC晶粒及該第二IC晶粒中該3D IC之一周邊區域中，其中該密封環結構自該第一半導體基板延伸至該第二半導體基板；及複數個矽直通穿孔(TSV)耦合結構，其等沿著該密封環結構之一內周邊配置於該3D IC之該周邊區域處，其中該複數個TSV耦合結構分別包括放置於該第二半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)。
本發明的一實施例係關於一種用於製造一個三維(3D)積體電路(IC)之方法，該方法包括：形成一第一IC晶粒，其具有配置於該第一IC晶粒之一周邊區域中之一下密封環結構及複數個下TSV耦合結構，其中形成該第一IC晶粒包括：在一第一半導體基板上方形成一第一互連結構；在該第一互連結構上方形成一第一接合接點及一第一TSV接合接點；及在該第一接合接點上方形成一第一重佈層且在該第一TSV接合接點上方形成一第一TSV重佈層，且其中該第一互連結構、該第一接合接點及該第一重佈層經形成以界定該下密封環結構，且其中該第一互連結構、該第一TSV接合接點及該第一TSV重佈層經形成以界定該下TSV耦合結構；形成一第二IC晶粒，其具有對應於該下密封環結構及該複數個下TSV耦合結構之一上密封環結構及複數個上TSV耦合結構，其中形成該第二IC晶粒包括：在一第二半導體基板上方形成一第二互連結構；在該第二互連結構上方形成一第二接合接點及一第二TSV接合接點；及在該第二接合接點上方形成一第二重佈層及一第二TSV重佈層，且其中該第二互連結構、該第二接合接點及該第二重佈層經形成以界定該上密封環結構，且其中該第二互連結構、該第二TSV接合接點及該第二TSV重佈層經形成以界定該上TSV耦合結構；及翻轉該第二IC晶粒並將其接合至該第一IC晶粒，使得該上密封環結構在介於該第一重佈層與該第二重佈層之間的一接合介面處接觸該下密封環結構以形成一密封環結構，且該複數個上TSV耦合結構在該接合介面處接觸該複數個下TSV耦合結構以形成複數個TSV耦合結構。
本發明的一實施例係關於一種三維(3D)積體電路(IC)，其包括：一第一IC晶粒及在該第一IC晶粒上方之一第二IC晶粒，其中該第一IC晶粒及該第二IC晶粒包括各自半導體基板、介於該等半導體基板之間的各自互連結構及介於該等互連結構之間的各自接合結構，其中該等互連結構包括佈線層及穿孔層之交替堆疊，其中該等接合結構包括各自接合介電質層、各自重佈層及各自接合接點，其中該等接合介電質層在介於該第一IC晶粒與該第二IC晶粒之間的一接合介面處接觸，其中該等重佈層係在該等接合介電質層中且在該接合介面處接觸，且其中該等接合接點分別自該等重佈層分別延伸至該等互連結構；一密封環結構，其配置於該第一IC晶粒及該第二IC晶粒中該3D IC之一周邊區域處，其中該密封環結構分別自該等半導體基板延伸及延伸至該等半導體基板以界定圍繞該第一IC晶粒及該第二IC晶粒之一內部之一阻障；及複數個矽直通穿孔(TSV)耦合結構，其等沿著該密封環結構之一內周邊配置於該3D IC之該周邊區域處，其中該複數個TSV耦合結構分別包括放置於該第二IC晶粒之該半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)、一對TSV重佈層及一對TSV接合接點。
本揭露提供用於實施本揭露之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置或設備之不同定向。裝置或設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。而且，術語「第一」、「第二」、「第三」、「第四」及類似者僅為通用識別符，且因而可在各項實施例中互換。例如，雖然一元件(例如，一導線)在一些實施例中可被稱為一「第一」元件，但該元件在其他實施例中可被稱為一「第二」元件。
一種類型之三維(3D)積體電路(IC)包括一第一IC晶粒及在該第一IC晶粒上方之一第二IC晶粒。該第一IC晶粒及該第二IC晶粒係二維(2D) IC晶粒，且包括各自半導體基板、介於該等半導體基板之間的各自互連結構及介於該等互連結構之間的各自接合結構。互連結構包括佈線層(例如，水平繞線)及穿孔層(例如，垂直繞線)之交替堆疊。該等接合結構包括各自接合介電質層、各自重佈層及各自接合接點。該等接合介電質層在介於第一IC晶粒與第二IC晶粒之間的一接合介面處接觸。該等重佈層經沈降至接合介電質層中且亦在該接合介面處接觸。該等接合接點分別自重佈層延伸至互連結構。
3D IC進一步包括複數個矽直通穿孔(TSV)耦合結構，該複數個TSV耦合結構包括經放置穿過IC晶粒之至少一基板之各自矽直通穿孔(TSV)及電耦合至該等各自TSV之TSV佈線層及導線間穿孔之一堆疊。一鈍化層在3D IC正上方容納襯墊結構以分別透過複數個TSV耦合結構提供與3D IC之電耦合。然而，該等襯墊結構及/或對應TSV耦合結構可根據金屬導線之佈局及連接需要而全部跨IC晶粒之一背側配置。TSV耦合結構引起對電晶體層級之一應力。因此，在晶片設計中建立一「排除區(keep-out-zone)」以指示電路與TSV耦合結構之間的一最小距離。大量半導體基板區域係作為「排除區」而清除以便容納足夠數目個TSV耦合結構。此區域消耗限制晶片縮小能力且亦造成設計及模型化複雜度。
鑒於前文，本申請案之各項實施例係關於一3D IV (其中複數個TSV耦合結構係靠近一密封環結構配置於該3D IC之一周邊區域處) 及相關聯方法。例如，在一些實施例中，一第一IC晶粒包括一第一半導體基板、在該第一半導體基板上方之一第一互連結構及在該第一互連結構上方之一第一接合結構。該第一接合結構包括一重佈層及自該重佈層延伸至該第一互連結構之一接合接點。一第二IC晶粒經堆疊及接合至第一IC晶粒。該第二IC晶粒包括一第二半導體基板、一第二接合結構及介於該第二半導體基板與該第二接合結構之間的一第二互連結構。該第二接合結構在一接合介面處接觸該第一接合結構。一密封環結構係配置於第一IC晶粒及第二IC晶粒中3D IC之一周邊區域中，自第一半導體基板延伸至第二半導體基板。複數個矽直通穿孔(TSV)耦合結構係沿著該密封環結構之一內周邊配置於3D IC之該周邊區域中。該複數個TSV耦合結構分別包括放置於第二半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至3D IC之一矽直通穿孔(TSV)。相較於其中TSV耦合結構全部跨3D IC之背側放置之一先前方法，藉由沿著密封環結構之一內周邊在3D IC之周邊區域處配置複數個TSV耦合結構，減小複數個TSV耦合結構之TSV之「排除區」。因此，可進一步縮小3D IC，且可降低設計及模型化複雜度。
參考圖1，提供根據一些實施例之具有複數個TSV耦合結構152之一3D IC 150之一佈局圖100。如所繪示，在3D IC 150之一周邊區域101中，一密封環結構102沿著3D IC 150之周邊區域101橫向圍封3D IC 150且橫向延伸。在一些實施例中，密封環結構102可包括分別具有一橫向連續環形之一或多個導電環，例如，藉由一介電質材料彼此分離之一第一導電環146a及一第二導電環146b。
複數個矽直通穿孔(TSV)耦合結構152係沿著密封環結構102之一內周邊配置於3D IC之周邊區域101中。複數個TSV耦合結構152係與密封環結構102分離且藉由介電質材料彼此分離，且分別包括透過一互連結構108電耦合至3D IC 150之一矽直通穿孔(TSV) 126。
在一些實施例中，第一導電環146a可具有等於第二導電環146b之一第二橫向寬度w2之一第一橫向寬度w1。TSV耦合結構152可具有大於第一橫向寬度w1或第二橫向寬度w2之一第三橫向寬度w3。第一導電環146a與第二導電環146b之間的一第一距離d1可小於第二導電環146b與TSV耦合結構152之間的一第二距離d2。
參考圖2，提供圖1之3D IC 150之周邊區域101之一些實施例的一剖面圖200。如所繪示，一第二IC晶粒104b放置於一第一IC晶粒104a上方。第一IC晶粒104a及第二IC晶粒104b可包括各自半導體基板106a、106b。半導體基板106a、106b分別在各自互連結構108a、108b下面及上方彼此分離。在一些實施例中，半導體基板106a、106b係單晶矽或某一其他半導體之塊體基板、某一其他類型之半導體基板或前述之一組合。此外，在一些實施例中，半導體基板106a、106b具有不同之各自厚度。例如，第一IC晶粒104a之一第一半導體基板106a可具有一第一厚度Ta 且第二IC晶粒104b之一第二半導體基板106b可具有小於該第一厚度之一第二厚度Tb 。
第一IC晶粒104a及第二IC晶粒104b之各自互連結構108a、108b係介於半導體基板106a、106b之間且藉由接合結構132a、132b (例如，混合接合層)彼此間隔。第一IC晶粒104a之一第一互連結構108a包括一第一層間介電質(ILD)層110a、第一佈線層112a、第一導線間穿孔層114a、第一TSV佈線層122a及第一TSV導線間穿孔124a。類似地，第二IC晶粒104b之一第二互連結構108b包括一第二ILD層110b、第二佈線層112b、第二導線間穿孔層114b、第二TSV佈線層122b及第二TSV導線間穿孔124b。例如，第一ILD層110a及第二ILD層110b可為二氧化矽、一低κ介電質、某一其他介電質或前述之一組合。如本文所使用，一低κ介電質係具有小於約3.9之一介電常數κ之一介電質。第一佈線層112a係與第一導線間穿孔114a交替地堆疊於第一ILD層110a中。第二佈線層112b係與第二導線間穿孔114b交替地堆疊於第二ILD層110b中。
密封環結構102係配置於第一IC晶粒104a及第二IC晶粒104b中。密封環結構102橫向圍封第一IC晶粒104a及第二IC晶粒104b之3D IC 150 (圖1中所展示)，且分別自第一半導體基板106a延伸至第二半導體基板106b，使得密封環結構102界定保護3D IC 150之一壁或阻障。在各項實施例中，密封環結構102係由同心對準之一或多個導電環構成。例如，密封環結構102可包括第一導電環146a及一第二導電環146b。密封環結構102可保護3D IC免受單粒化第一IC晶粒104a及第二IC晶粒104b之一晶粒鋸切及/或免受氣體自第一IC晶粒104a及第二IC晶粒104b之一周圍環境擴散至第一IC晶粒104a及第二IC晶粒104b中。
在一些實施例中，密封環結構102之第一導電環146a包括放置於周邊區域101之一最外區域處且藉由一第一對142之接合結構連接之佈線層112a、112b及導線間穿孔114a、114b之一第一堆疊。第一對142之接合結構可包含重佈層118a、118b及接合接點120a、120b之組件。第一導電環146a可與半導體基板106a、106b電隔離且藉由第一ILD層110a及第二ILD層110b與半導體基板106a、106b間隔開。密封環結構102之第二導電環146b包括佈線層112a、112b及導線間穿孔114a、114b之一第二堆疊，且連接至與第一半導體基板106a接界之一第一裝置接點116a及與第二半導體基板106b接界之一第二裝置接點116b。第二導電環146b可包括可包含重佈層118a、118b之組件但省略接合接點之一第二對144之接合結構。佈線層112a及導線間穿孔114a之該第二堆疊可藉由接合介電質層136a、136b與佈線層112b及導線間穿孔114b電隔離。因為導電環146a、146b之至少一者係藉由一對接合結構132a、132b界定，所以密封環結構102可界定分別往返於半導體基板106a、106b之一連續壁或阻障以用於穩健可靠性及效能。
TSV耦合結構152係放置於第二導電環146b之與第一導電環146a相對之一內側處。TSV耦合結構152包括藉由若干對之TSV重佈層138a、138b及TSV接合接點130a、130b連接之TSV佈線層122a、122b (例如，水平繞線)及TSV導線間穿孔124a、124b (例如，垂直繞線)之一堆疊。TSV耦合結構152亦包括觸碰第二互連結構108b之一金屬層122t且經放置穿過第二半導體基板106b之一TSV 126。金屬層122t可為互連結構108b之水平金屬線之最靠近第二半導體基板106b之一者。TSV 126可進一步連接至一鈍化層148中之一襯墊結構158及上覆於鈍化層148之一焊料凸塊140 (或其他適用結構)以提供電連接件及接合、接觸或連接結構。襯墊結構158可促進3D IC 150與外部裝置或電源之間的電耦合。例如，鈍化層148可為二氧化矽、氮化矽、氮氧化矽、碳化矽、某一其他介電質或前述之一組合。相較於其中TSV耦合結構根據互連結構之佈局(例如，根據第二互連結構108b之金屬層122t之佈局)全部跨3D IC之背側「隨機」配置之一先前方法，藉由沿著密封環結構之一內周邊在3D IC之周邊區域處重新繞線及配置一些或所有TSV耦合結構中，減少複數個TSV耦合結構之TSV之「排除區」。因此可進一步縮小3D IC，且可降低設計及模型化複雜度。
第一佈線層112a、第二佈線層112b、第一導線間穿孔114a及第二導線間穿孔114b、第一裝置接點116a及第二裝置接點116b、TSV佈線層122a、122b、TSV導線間穿孔124a、124b、TSV重佈層138a、138b及TSV接合接點130a、130b係導電的且可為(例如)鋁銅、銅、鋁、鎢、某一其他金屬或導電材料，或前述之一組合。在一些實施例中，第一佈線層112a分別與第一導線間穿孔114a及裝置接點116a之直接下伏層整合，及/或分別與該等直接下伏層相同材料。在其他實施例中，第一佈線層112a分別相異於第一導線間穿孔114a及裝置接點116a之直接下伏層，及/或分別與該等直接下伏層不同材料。類似地，在一些實施例中，第二佈線層112b分別與第二導線間穿孔114b及裝置接點116b之直接下伏層整合，及/或分別與該等直接下伏層相同材料。在其他實施例中，第二佈線層112b分別相異於第二導線間穿孔114b及裝置接點116b之直接下伏層，及/或分別與該等直接下伏層不同材料。
第一IC晶粒104a及第二IC晶粒104b之各自接合結構132a、132b係介於互連結構108a、108b之間且在一接合介面134處接觸。接合結構132a、132b包括各自接合介電質層136a、136b、各自重佈層118a、118b及各自接合接點120a、120b、TSV接合接點130a、130b。接合介電質層136a、136b在接合介面134處接觸以界定一介電質間介面。此外，接合介電質層136a、136b可為(例如)二氧化矽、某一其他介電質，或前述之一組合。
重佈層118a、118b及TSV重佈層138a、138b係分別凹陷至接合介電質層136a、136b中，使得重佈層118a、118b及TSV重佈層138a、138b分別在接合介面134處與接合介電質層136齊平。此外，重佈層118a、118b及TSV重佈層138a、138b在接合介面134處接觸以界定一導體間介面，且分別藉由接合接點120a、120b及TSV接合接點130a、130b電耦合至互連結構108a、108b。接合接點120a、120b及TSV接合接點130a、130b分別自重佈層118a、118b及TSV重佈層138a、138b分別延伸至互連結構108a、108b。重佈層118a、118b、TSV重佈層138a、138b、接合接點120a、120b及TSV接合接點130a、130b係導電的且可為(例如)鋁銅、銅、鋁、鎢、某一其他導電材料或前述之一組合。
在一些實施例中，第一IC晶粒104a之一第一重佈層118a係與第一IC晶粒104a之一第一接合接點120a整合，及/或與第一接合接點120a相同材料。在其他實施例中，第一重佈層118a相異於第一接合接點120a，及/或與第一接合接點120a不同材料。類似地，第二IC晶粒104b之一第二重佈層118b係與第二IC晶粒104b之一第二接合接點120b整合，及/或與第二接合接點120b相同材料。在其他實施例中，第二重佈層118b相異於第二接合接點120b，及/或與第二接合接點120b不同材料。
密封環結構102係配置於第一IC晶粒104a及第二IC晶粒104b中。密封環結構102橫向圍封第一IC晶粒104a及第二IC晶粒104b之3D IC 150 (圖1中所展示)，且分別自第一半導體基板106a延伸至第二半導體基板106b，使得密封環結構102界定保護3D IC 150之一壁或阻障。例如，密封環結構102可保護3D IC免受單粒化第一IC晶粒104a及第二IC晶粒104b之一晶粒鋸切及/或免受氣體自第一IC晶粒104a及第二IC晶粒104b之一周圍環境擴散至第一IC晶粒104a及第二IC晶粒104b中。此外，密封環結構102係由同心對準之一或多個導電環構成。例如，密封環結構102可包括第一導電環146a及一第二導電環146b。
參考圖3，提供圖1之3D IC的一剖面圖300，其中根據一些實施例3D IC 150經展示由複數個TSV耦合結構152包圍。例如，此等實施例亦可與圖1至圖2及/或下文圖4至圖5之實施例或前述之一組合進行組合。
如所繪示，第一IC晶粒104a及第二IC晶粒104b係2D IC晶粒且可包括在不同製造節點之後且經組態以依不同電壓位準操作之半導體裝置。例如，第一晶粒104a可為一28 nm晶粒且以一相對較低電壓位準(例如，1 V)操作，而第二晶粒104b可為一55 nm晶粒且以一相對較高電壓位準(大於第一晶粒104a之電壓位準，例如，1.1 V、6 V或32 V)操作。3D IC 150包括分佈於半導體基板106a、106b之間且憑藉由互連結構108a、108b及接合結構132a、132b所界定之導電路徑彼此電耦合之一或多個半導體裝置302a、302b。例如，半導體裝置302a、302b可為MOSFET、IGFET、MIM電容器、快閃記憶體單元或類似者。此外，在一些實施例中，隔離區304a、304b係配置於半導體基板106a、106b中以提供半導體裝置302a、302b之間的電隔離。例如，隔離區304a、304b可為淺溝槽隔離(STI)區或深溝槽隔離(DTI)區。
參考圖4，提供一3D IC之周邊區域101之其他實施例的一剖面圖400，其中TSV耦合結構152上方之TSV 126具有替代形狀。例如，此等實施例亦可與圖1至圖2之實施例及/或圖3之實施例組合。
如藉由圖4之剖面圖400所繪示，鈍化層148包括一第一鈍化子層148a及上覆於第一鈍化子層148a之一第二鈍化子層148b且進一步包括在第一鈍化子層148a及第二鈍化子層148b中之一襯墊結構158。第一鈍化子層148a及第二鈍化子層148b係介電質且可為(例如)二氧化矽、氮化矽、氮氧化矽、碳化矽、某一其他介電質或前述之一組合。此外，第一鈍化子層148a及第二鈍化子層148b可為相同材料或不同材料。
襯墊結構158經放置直接上覆於TSV耦合結構152。例如，襯墊結構158可包括作為一穿孔區之一第一襯墊結構158a及直接在第一襯墊結構158a上之作為一襯墊區之一第二襯墊結構158b。
襯墊結構158a係導電的且可為(例如)銅、鋁、鋁銅、鎢、某一其他導體或前述之一組合。在一些實施例中，第二襯墊結構158b係與第一襯墊結構158a整合，及/或與第一襯墊結構158a相同材料。在其他實施例中，第二襯墊結構158b係相異於第一襯墊結構158a，及/或與第一襯墊結構158a不同材料。此外，在一些實施例中，第二襯墊結構158b之各者具有大於第一襯墊結構158a之各者之寬度之一第三寬度。
又藉由圖4之剖面圖400所繪示，提供圖2之一變體，其中TSV 126離散地呈錐形，使得TSV 126之側壁自第一襯墊結構158a至金屬層122t係不連續的。TSV 126包括在第二半導體基板106b中且自第二半導體基板106b之一頂表面延伸穿過第二半導體基板106b至第二半導體基板106b之一底表面之一背側基板部分126b。此外，TSV 126包括在第二ILD層110b中且自第二半導體基板106b之該底表面延伸至最接近第二半導體基板106b之一TSV佈線層122t之一背側接點部分126a。
TSV 126係導電的且可為(例如)銅、鋁、鋁銅、鎢、某一其他導體或前述之一組合。在一些實施例中，背側基板部分126b係與背側接點部分126a整合，及/或與背側接點部分126a相同材料。在其他實施例中，背側基板部分126b係相異於背側接點部分126a，及/或與背側接點部分126a不同材料。此外，背側基板部分126b具有大於背側接點部分126a之橫向寬度之一橫向寬度。
參考圖5，提供3D IC之其他實施例之一剖面圖500，其中耦合結構152可經放置穿過第一半導體基板106a，電連接至第一晶粒之第一佈線層162a且與第二晶粒104b之第二佈線層162b電斷開。例如，此等實施例亦可與圖1至圖2之實施例及/或圖4之實施例組合。如藉由圖5之剖面圖500所繪示，作為一實例，第一TSV佈線層122a之一或多者可電連接至對應第一佈線層162a。第二TSV佈線層122b之一或多者可與第一TSV佈線層122a及/或第二佈線層162b電隔離。耦合結構152中可不存在TSV接合接點。
參考圖6至圖16，一系列剖面圖600至1600繪示用於製造具有一密封環結構及複數個TSV耦合結構(例如，參見圖16)之一3D IC之一方法之一些實施例。該3D IC包括一第一IC晶粒104a及配置於第一IC晶粒104a上方且混合接合至第一IC晶粒104a之一第二IC晶粒104b (例如，參見圖11)。此外，密封環結構102係由第一IC晶粒104a中之一第一密封環子結構102a (例如，參見圖7)及第二IC晶粒104b中之一第二密封環子結構102b (例如，參見圖11)構成。複數個TSV耦合結構152 (例如，參見圖12)分別係由第一IC晶粒104a中之一下TSV耦合結構152a (例如，參見圖7)及第二IC晶粒104b中之一上TSV耦合結構152b (例如，參見圖11)構成。
如藉由圖6之剖面圖600所繪示，在一第一半導體基板106a上方形成一對第一ILD層110a。例如，形成覆蓋第一半導體基板106a之第一ILD層110a之一下層，且隨後形成覆蓋該下層之第一ILD層110a之一上層。第一ILD層110a經堆疊且可(例如)藉由氣相沉積(例如，化學或物理氣相沉積)、原子層沉積、熱氧化、某一其他生長或沉積程序或前述之一組合來形成。此外，第一ILD層110a可由(例如)二氧化矽、低κ介電質、某一其他介電質或類似者形成。
在一些實施例中，在下第一ILD層110a與上第一ILD層110a之間形成一蝕刻停止層(未展示)。該蝕刻停止層係不同於下第一ILD層110a及上第一ILD層110a之一材料且可為(例如)氮化矽。此外，在一些實施例中，下第一ILD層110a與上第一ILD層110a經整合在一起及/或為相同材料。例如，下第一ILD層110a與上第一ILD層110a可為相同沉積或生長之不同區域。
如藉由圖7之剖面圖700所繪示，在第一ILD層110a中分別形成一第一佈線層112a及一第一裝置接點116a。例如，第一佈線層112a可沈降至第一ILD層110a之上層中而形成，且第一裝置接點116a可經形成以自第一佈線層112a延伸穿過第一ILD層110a之下層而至第一半導體基板106a。此外，第一佈線層112a及第一裝置接點116a係依第一密封環子結構102a及下TSV耦合結構152a之圖案形成。
在一些實施例中，用於形成第一佈線層112a及第一裝置接點116a之程序包括對第一ILD層110a之上層執行一第一選擇性蝕刻以依第一佈線層112a之一圖案在上層中形成第一開口。該第一選擇性蝕刻可(例如)在介於第一ILD層110a之間的一蝕刻停止層上停止。此後，對第一ILD層110a之下層執行一第二選擇性蝕刻以依第一裝置接點116a之一圖案在下層中形成第二開口。形成填充該等第一及第二開口之一導電層，且執行一平坦化以使該導電層之一上或頂表面與上層之一上或頂表面共面化，藉此第一佈線層112a及第一裝置接點116a係由導電層形成。第一及第二選擇性蝕刻可藉由(例如)光微影選擇性地執行，及/或平坦化可藉由(例如)化學機械拋光(CMP)執行。
雖然圖6及圖7之動作繪示及描述用於形成第一佈線層112a及第一裝置接點116a之一類雙鑲嵌程序，但在其他實施例中可替代性地採用一類單鑲嵌程序以形成第一佈線層112a及第一裝置接點116a。一類雙鑲嵌程序及一類單鑲嵌程序分別為不限於銅之雙鑲嵌及單鑲嵌程序。
如藉由圖8之剖面圖800所繪示，圖6及圖7之動作被重複一或多次。因而，在第一半導體基板106a上方堆疊各容納一額外第一佈線層112a及一第一導線間穿孔層114a之一或多個額外第一ILD層110a。第一ILD層110a、第一佈線層112a、第一裝置接點116a及一或多個第一導線間穿孔層114a共同界定一第一互連結構108a。
如藉由圖9之剖面圖900所繪示，在第一互連結構108a上方形成一對第一接合介電質層136a。例如，形成覆蓋第一互連結構108a之第一接合介電質層136a之一下層，且隨後形成覆蓋該下層之第一接合介電質層136a之一上層。第一接合介電質層136a可(例如)以與針對圖6中之第一ILD層110a所描述相同或類似之一方式形成。
在一些實施例中，在第一接合介電質層136a之間形成一蝕刻停止層(未展示)。該蝕刻停止層係不同於第一接合介電質層136a之一材料且可為(例如)氮化矽。此外，在一些實施例中，第一接合介電質層136a係整合在一起及/或為相同材料。例如，第一接合介電質層136a可為相同沉積或生長之不同區域。
如藉由圖10之剖面圖1000所繪示，在分別用於下密封環結構102a及下TSV耦合結構152a之第一接合介電質層136a中形成一第一重佈層118a及第一接合接點120a、第一TSV接合接點130a。例如，第一重佈層118a可沈降至第一接合介電質層136a之一上層中而形成，且第一接合接點120a可經形成以自第一重佈層118a延伸穿過第一接合介電質層136a之下層而至第一互連結構108a。第一重佈層118a及第一接合接點120a係依第一密封環子結構102a之一圖案形成。第一重佈層118a及第一TSV接合接點130a係依下TSV耦合結構152a之一圖案形成。第一接合介電質層136a、第一重佈層118a及第一接合接點120a、第一TSV接點130a共同界定一第一接合結構132a。
在一些實施例中，以與針對圖7中之第一佈線層112a及第一裝置接點116a所描述相同或類似之一方式執行用於形成第一重佈層118a及第一接合接點120a以及TSV接合接點130a之程序。此外，雖然圖9及圖10之動作繪示及描述用於形成第一重佈層118a及第一接合接點120a以及TSV接合接點130a之一類雙鑲嵌程序，但在其他實施例中可替代性地採用一類單鑲嵌程序以形成第一重佈層118a及第一接合接點120a以及TSV接合接點130a。
如藉由圖11之剖面圖1100所繪示，形成具有第二密封環子結構102b及上TSV耦合結構152b之第二IC晶粒104b。以與針對圖6至圖10中之第一IC晶粒104a所描述相同或類似之一方式形成第二IC晶粒104b。因而，第二IC晶粒104b包括在一第二半導體基板106b上方之一第二互連結構108b，且進一步包括在第二互連結構108b上方之一第二接合結構132b。第二互連結構108b包括一對第二ILD層110b，以及分別在第二ILD層110b中之一第二佈線層112b及一第二裝置接點116b。此外，第二互連結構108b包括堆疊於第二半導體基板106b上方之各容納額外第二佈線層112b及第二導線間穿孔層114b之一或多個額外對之第二ILD層110b。第二接合結構132b包括一對第二接合介電質層136b以及分別在第二接合介電質層136b中之一第二重佈層118b及一第二接合接點120b。
如藉由圖12之剖面圖1200所繪示，翻轉第二IC晶粒104b且將其接合至第一IC晶粒104a，使得第一接合結構132a及第二接合結構132b介接以界定一混合接合(HB)。該HB包括介於第一接合介電質層136a與第二接合介電質層136b之間的一介電質間接合。此外，HB包括介於第一重佈層118a與第二重佈層118b之間的一導體間接合。第一密封環子結構102a及第二密封環子結構102b共同界定密封環結構102。第一TSV耦合結構152a及第二TSV耦合結構152b共同界定TSV耦合結構152。將第二IC晶粒104b接合至第一IC晶粒104a之程序可包括(例如)熔合接合程序及/或金屬接合程序。
如藉由圖13之剖面圖1300所繪示，對第二半導體基板106b執行一平坦化以使第二半導體基板106b薄化至一厚度Tb 。該平坦化可藉由(例如)一CMP及/或一回蝕刻執行。
如藉由圖14之剖面圖1400所繪示，對第二半導體基板106b執行一系列選擇性蝕刻以在TSV耦合結構152正上方形成一背側半導體開口1402及一背側接點開口1404。背側半導體開口1402及背側接點開口1404經形成以延伸至最接近第二半導體基板106b之第二佈線層112b之一金屬層122t，藉此使第二佈線層112b暴露。背側接點開口1404具有小於背側半導體開口1402之寬度之一寬度。選擇性蝕刻可藉由(例如)光微影選擇性地執行。接著，形成填充TSV開口1302之一TSV 126。TSV 126係導電的且可由(例如)鋁、銅、鋁銅、某一其他導電材料、前述之一組合或類似者形成。在一些實施例中，用於形成TSV 126之程序包括形成填充TSV開口1302且覆蓋第二半導體基板106b之一導電層。例如，該導電層可藉由氣相沉積、原子層沉積、電化學電鍍、某一其他生長或沉積程序或前述之一組合形成。此後，對導電層執行平坦化以使導電層之一上或頂表面與第二半導體基板106b之一上或頂表面共面化，藉此形成TSV 126。該平坦化可藉由(例如) CMP執行。
如藉由圖15之剖面圖1500所繪示，形成覆蓋第二半導體基板106b及TSV 126之一鈍化層148，且形成穿過鈍化層148到達TSV 126之一襯墊結構158。鈍化層148可(例如)藉由氣相沉積(例如，化學或物理氣相沉積)、原子層沉積、熱氧化、某一其他生長或沉積程序或前述之一組合形成。此外，鈍化層148可由(例如)二氧化矽、氮化矽、某一其他介電質、前述之一組合或類似者形成。鈍化層148可包括一第一鈍化子層148a及在第一鈍化子層148a上方之一第二鈍化子層148b。襯墊結構158經形成穿過第一鈍化子層148a及第二鈍化子層148b。襯墊結構158包括延伸穿過第一鈍化子層148a至TSV 126之一第一襯墊結構158a及延伸穿過第二鈍化子層148b至第一襯墊結構158a之一第二襯墊結構158b。可對襯墊結構158執行平坦化(例如，CMP)以使襯墊結構158之一上或頂表面與第二鈍化子層148b之一上或頂表面共面化。
如藉由圖16之剖面圖1600所繪示，形成覆蓋鈍化層148及襯墊結構158之一聚合物層156。形成上覆於聚合物層156之一焊料凸塊140以提供電連接件。焊料凸塊140可由金屬材料(諸如金)製成。
參考圖17，提供圖6至圖16之方法之一些實施例之一流程圖1700。
在1702，形成具有一下密封環結構及複數個下TSV耦合結構之一第一IC晶粒。該下密封環結構具有一環形且配置於該第一IC晶粒之一周邊區域中。該複數個下TSV耦合結構係沿著該下密封環結構之一內周邊配置於該第一IC晶粒之該周邊區域中。例如，參見圖6至圖10。
在1704，形成具有一上密封環結構及複數個上TSV耦合結構之一第二IC晶粒。該上密封環結構具有一環形且配置於該第二IC晶粒之一周邊區域中。該複數個上TSV耦合結構係沿著該上密封環結構之一內周邊配置於第二IC晶粒之該周邊區域中。上密封環結構及複數個上TSV耦合結構之位置對應於下密封環結構及複數個下TSV耦合結構之位置。例如，參見圖11。
在1706，翻轉第二IC晶粒且將其接合至第一IC晶粒，使得上密封環結構及複數個上TSV耦合結構在下密封環結構及複數個下TSV耦合結構正上方且在介於第一接合結構與第二接合結構之間的一接合介面處接觸下密封環結構及複數個下TSV耦合結構。例如，參見圖12。
在1708，在第二半導體基板中對應複數個TSV耦合結構正上方形成複數個基板直通穿孔(TSV)。例如，參見圖14。在一些實施例中，在形成該等TSV之前薄化第二半導體基板。該薄化可藉由(例如)平坦化(諸如CMP)執行。例如，參見圖13。
在1710，在複數個TSV正上方形成一襯墊結構及一焊料凸塊。例如，參見圖15至圖16。
雖然圖17之流程圖1700在下文繪示及描述為一系列動作或事件，然將瞭解，此等動作或事件之所繪示順序不應被解釋為一限制意義。例如，一些動作可按不同順序發生及/或與除本文中所繪示及/或描述之動作或事件之外之其他動作或事件同時發生。另外，無需所有經繪示動作來實施本文中之描述之一或多項態樣或實施例，且本文中所描繪之動作之一或多者可在一或多個單獨動作及/或階段中執行。
鑒於前文，本申請案之一些實施例提供一種3D IC。一第一IC晶粒包括一第一半導體基板、在該第一半導體基板上方之一第一互連結構及在該第一互連結構上方之一第一接合結構。一第二IC晶粒係放置於該第一IC晶粒上方且包括一第二半導體基板、一第二接合結構及介於該第二半導體基板與該第二接合結構之間之一第二互連結構。該第二接合結構在一接合介面處接觸該第一接合結構。一密封環結構係配置於該第一IC晶粒及該第二IC晶粒中該3D IC之一周邊區域中，其中該密封環結構自該第一半導體基板延伸至該第二半導體基板。複數個矽直通穿孔(TSV)耦合結構係沿著該密封環結構之一內周邊配置於該3D IC之該周邊區域處。該複數個TSV耦合結構分別包括放置於該第二半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)。
此外，本申請案之其他實施例提供一種用於製造一3D IC之方法。形成一第一IC晶粒，其具有配置於該第一IC晶粒之一周邊區域中之一下密封環結構及複數個下TSV耦合結構。形成該第一IC晶粒包括：在一第一半導體基板上方形成一第一互連結構；在該第一互連結構上方形成一第一接合接點及一第一TSV接合接點；及在該第一接合接點上方形成一第一重佈層且在該第一TSV接合接點上方形成一第一TSV重佈層。該第一互連結構、該第一接合接點及該第一重佈層經形成以界定該下密封環結構，且該第一互連結構、該第一TSV接合接點及該第一TSV重佈層經形成以界定該下TSV耦合結構。形成一第二IC晶粒，其具有對應於該下密封環結構及該複數個下TSV耦合結構之一上密封環結構及複數個上TSV耦合結構。形成該第二IC晶粒包括：在一第二半導體基板上方形成一第二互連結構；在該第二互連結構上方形成一第二接合接點及一第二TSV接合接點；及在該第二接合接點上方形成一第二重佈層。該第二互連結構、該第二接合接點及該第二重佈層經形成以界定該上密封環結構，且其中該第二互連結構、第二TSV接合接點及第二TSV重佈層經形成以界定該上TSV耦合結構。翻轉該第二IC晶粒並將其接合至該第一IC晶粒，使得該上密封環結構在介於該第一重佈層與該第二重佈層之間的一接合介面處接觸該下密封環結構以形成一密封環結構，且該複數個上TSV耦合結構在該接合介面處接觸該複數個下TSV耦合結構以形成複數個TSV耦合結構。
又進一步，本申請案之其他實施例提供另一種3D IC。一第二IC晶粒係放置於第一IC晶粒上方。該第一IC晶粒及該第二IC晶粒包括各自半導體基板、介於該等半導體基板之間的各自互連結構及介於該等互連結構之間的各自接合結構，其中該等互連結構包括佈線層及穿孔層之交替堆疊，其中該等接合結構包括各自接合介電質層、各自重佈層及各自接合接點，其中該等接合介電質層在介於該第一IC晶粒與該第二IC晶粒之間的一接合介面處接觸。該等重佈層係在該等接合介電質層中且在該接合介面處接觸，且其中該等接合接點分別自該等重佈層分別延伸至該等互連結構。一密封環結構係配置於該第一IC晶粒及該第二IC晶粒中該3D IC之一周邊區域中。該導電密封環結構分別自該等半導體基板延伸及延伸至該等半導體基板以界定圍繞該第一IC晶粒及該第二IC晶粒之一內部之一阻障。複數個矽直通穿孔(TSV)耦合結構係沿著該密封環結構之一內周邊配置於該3D IC之該周邊區域中。該複數個TSV耦合結構分別包括放置於該第二半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)、一對TSV重佈層及一對TSV接合接點。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
100‧‧‧佈局圖 101‧‧‧周邊區域 102‧‧‧密封環結構 102a‧‧‧第一密封環子結構/下密封環結構 102b‧‧‧第二密封環子結構 104a‧‧‧第一積體電路(IC)晶粒/第一晶粒 104b‧‧‧第二積體電路(IC)晶粒/第二晶粒 106a‧‧‧半導體基板/第一半導體基板 106b‧‧‧半導體基板/第二半導體基板 108‧‧‧互連結構 108a‧‧‧互連結構/第一互連結構 108b‧‧‧互連結構/第二互連結構 110a‧‧‧第一層間介電質(ILD)層 110b‧‧‧第二層間介電質(ILD)層 112a‧‧‧第一佈線層/佈線層 112b‧‧‧第二佈線層/佈線層 114a‧‧‧第一導線間穿孔層/第一導線間穿孔/導線間穿孔 114b‧‧‧第二導線間穿孔層/第二導線間穿孔/導線間穿孔 116a‧‧‧第一裝置接點/裝置接點 116b‧‧‧第二裝置接點/裝置接點 118a‧‧‧重佈層/第一重佈層 118b‧‧‧重佈層/第二重佈層 120a‧‧‧接合接點/第一接合接點 120b‧‧‧接合接點/第二接合接點 122a‧‧‧第一矽直通穿孔(TSV)佈線層/矽直通穿孔(TSV)佈線層 122b‧‧‧第二矽直通穿孔(TSV)佈線層/矽直通穿孔(TSV)佈線層 122t‧‧‧金屬層/矽直通穿孔(TSV)佈線層 124a‧‧‧第一矽直通穿孔(TSV)導線間穿孔/矽直通穿孔(TSV)導線間穿孔 124b‧‧‧第二矽直通穿孔(TSV)導線間穿孔/矽直通穿孔(TSV)導線間穿孔 126‧‧‧矽直通穿孔(TSV) 126a‧‧‧背側接點部分 126b‧‧‧背側基板部分 130a‧‧‧矽直通穿孔(TSV)接合接點/第一矽直通穿孔(TSV)接合接點/第一矽直通穿孔(TSV)接點 130b‧‧‧矽直通穿孔(TSV)接合接點 132a‧‧‧接合結構/第一接合結構 132b‧‧‧接合結構/第二接合結構 134‧‧‧接合介面 136a‧‧‧接合介電質層/第一接合介電質層 136b‧‧‧接合介電質層/第二接合介電質層 138a‧‧‧矽直通穿孔(TSV)重佈層 138b‧‧‧矽直通穿孔(TSV)重佈層 140‧‧‧焊料凸塊 142‧‧‧第一對接合結構 144‧‧‧第二對接合結構 146a‧‧‧第一導電環/導電環 146b‧‧‧第二導電環/導電環 148‧‧‧鈍化層 148a‧‧‧第一鈍化子層 148b‧‧‧第二鈍化子層 150‧‧‧三維(3D)積體電路(IC) 152‧‧‧矽直通穿孔(TSV)耦合結構/耦合結構 152a‧‧‧下矽直通穿孔(TSV)耦合結構/第一矽直通穿孔(TSV)耦合結構 152b‧‧‧上矽直通穿孔(TSV)耦合結構/第二矽直通穿孔(TSV)耦合結構 156‧‧‧聚合物層 158‧‧‧襯墊結構 158a‧‧‧第一襯墊結構/襯墊結構 158b‧‧‧第二襯墊結構 162a‧‧‧第一佈線層 162b‧‧‧第二佈線層 200‧‧‧剖面圖 300‧‧‧剖面圖 302a‧‧‧半導體裝置 302b‧‧‧半導體裝置 304a‧‧‧隔離區 304b‧‧‧隔離區 400‧‧‧剖面圖 500‧‧‧剖面圖 600‧‧‧剖面圖 700‧‧‧剖面圖 800‧‧‧剖面圖 900‧‧‧剖面圖 1000‧‧‧剖面圖 1100‧‧‧剖面圖 1200‧‧‧剖面圖 1300‧‧‧剖面圖 1400‧‧‧剖面圖 1402‧‧‧背側半導體開口 1404‧‧‧背側接觸開口 1500‧‧‧剖面圖 1600‧‧‧剖面圖 1700‧‧‧流程圖 1702‧‧‧動作 1704‧‧‧動作 1706‧‧‧動作 1708‧‧‧動作 1710‧‧‧動作 d1‧‧‧第一距離 d2‧‧‧ 第二距離 Ta‧‧‧第一厚度 Tb‧‧‧第二厚度 w1‧‧‧第一橫向寬度 w2‧‧‧第二橫向寬度 w3‧‧‧第三橫向寬度
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1繪示具有複數個矽直通穿孔(TSV)耦合結構之一個三維(3D)積體電路(IC)之一些實施例的一佈局圖。
圖2繪示圖1之3D IC之一些實施例的一剖面圖。
圖3繪示圖1之3D IC之一些更詳細實施例的一剖面圖，其中一3D IC由複數個TSV耦合結構包圍。
圖4至圖5繪示圖1之3D IC之其他實施例的剖面圖，其中複數個襯墊結構配置在複數個TSV耦合結構中。
圖6至圖16繪示用於製造具有複數個TSV耦合結構之一3D IC之一方法之一些實施例的一系列剖面圖。
圖17繪示圖6至圖16之方法之一些實施例的一流程圖。
101‧‧‧周邊區域
102‧‧‧密封環結構
104a‧‧‧第一積體電路(IC)晶粒/第一晶粒
104b‧‧‧第二積體電路(IC)晶粒/第二晶粒
106a‧‧‧半導體基板/第一半導體基板
106b‧‧‧半導體基板/第二半導體基板
108‧‧‧互連結構
108a‧‧‧互連結構/第一互連結構
108b‧‧‧互連結構/第二互連結構
110a‧‧‧第一層間介電質(ILD)層
110b‧‧‧第二層間介電質(ILD)層
112a‧‧‧第一佈線層/佈線層
112b‧‧‧第二佈線層/佈線層
114a‧‧‧第一導線間穿孔層/第一導線間穿孔/導線間穿孔
114b‧‧‧第二導線間穿孔層/第二導線間穿孔/導線間穿孔
116a‧‧‧第一裝置接點/裝置接點
116b‧‧‧第二裝置接點/裝置接點
118a‧‧‧重佈層/第一重佈層
118b‧‧‧重佈層/第二重佈層
120a‧‧‧接合接點/第一接合接點
120b‧‧‧接合接點/第二接合接點
122a‧‧‧第一矽直通穿孔(TSV)佈線層/矽直通穿孔(TSV)佈線層
122b‧‧‧第二矽直通穿孔(TSV)佈線層/矽直通穿孔(TSV)佈線層
122t‧‧‧金屬層/矽直通穿孔(TSV)佈線層
124a‧‧‧第一矽直通穿孔(TSV)導線間穿孔/矽直通穿孔(TSV)導線間穿孔
124b‧‧‧第二矽直通穿孔(TSV)導線間穿孔/矽直通穿孔(TSV)導線間穿孔
126‧‧‧矽直通穿孔(TSV)
130a‧‧‧矽直通穿孔(TSV)接合接點/第一矽直通穿孔(TSV)接合接點/第一矽直通穿孔(TSV)接點
130b‧‧‧矽直通穿孔(TSV)接合接點
132a‧‧‧接合結構/第一接合結構
132b‧‧‧接合結構/第二接合結構
134‧‧‧接合介面
136a‧‧‧接合介電質層/第一接合介電質層
136b‧‧‧接合介電質層/第二接合介電質層
138a‧‧‧矽直通穿孔(TSV)重佈層
138b‧‧‧矽直通穿孔(TSV)重佈層
140‧‧‧焊料凸塊
142‧‧‧第一對接合結構
144‧‧‧第二對接合結構
146a‧‧‧第一導電環/導電環
146b‧‧‧第二導電環/導電環
148‧‧‧鈍化層
152‧‧‧矽直通穿孔(TSV)耦合結構/耦合結構
158‧‧‧襯墊結構
200‧‧‧剖面圖
d1‧‧‧第一距離
d2‧‧‧第二距離
Ta‧‧‧第一厚度
Tb‧‧‧第二厚度
w1‧‧‧第一橫向寬度
w2‧‧‧第二橫向寬度
w3‧‧‧第三橫向寬度

Claims (20)

  1. 一種三維(3D)積體電路(IC)，其包括： 一第一IC晶粒，其包括一第一半導體基板、在該第一半導體基板上方之一第一互連結構及在該第一互連結構上方之一第一接合結構； 一第二IC晶粒，其在該第一IC晶粒上方，其中該第二IC晶粒包括一第二半導體基板、一第二接合結構及介於該第二半導體基板與該第二接合結構之間之一第二互連結構，且其中該第二接合結構在一接合介面處接觸該第一接合結構； 一密封環結構，其配置於該第一IC晶粒及該第二IC晶粒中該3D IC之一周邊區域中，其中該密封環結構自該第一半導體基板延伸至該第二半導體基板；及 複數個矽直通穿孔(TSV)耦合結構，其等沿著該密封環結構之一內周邊配置於該3D IC之該周邊區域處，其中該複數個TSV耦合結構分別包括放置於該第二半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)。
  2. 如請求項1之3D IC，其中該複數個TSV耦合結構分別界定分別自該第一互連結構通過接合接點至該第二互連結構之一導電路徑。
  3. 如請求項1之3D IC， 其中該第一互連結構包括一第一層間介電質(ILD)層、第一佈線層及第一穿孔層，其中該等第一佈線層及該等第一穿孔層交替堆疊於該第一ILD層中； 其中該第二互連結構包括一第二ILD層、第二佈線層及第二穿孔層，其中該等第二佈線層及該等第二穿孔層交替堆疊於該第二ILD層中。
  4. 如請求項3之3D IC， 其中該第一接合結構包括一第一接合介電質層、一第一重佈層及自該第一重佈層延伸至該第一互連結構之一第一接合接點； 其中該第二接合結構包括一第二接合介電質層、一第二重佈層及自該第二重佈層延伸至該第二互連結構之一第二接合接點； 其中該第一接合介電質層與該第二接合介電質層在該接合介面處接觸以界定一介電質間介面，其中該第一重佈層及該第二重佈層在該接合介面處接觸以界定一導體間介面。
  5. 如請求項4之3D IC， 其中該密封環結構包括一第一導電環及一第二導電環，該第二導電環沿著該第一導電環之一內周邊放置且藉由該等第一及第二ILD層以及第一及第二接合介電質層與該第一導電環間隔開； 其中該第一導電環包括藉由該等第一及第二重佈層及接合接點連接之該第一互連結構及該第二互連結構之一第一堆疊，其中該第一導電環與該第一半導體基板及該第二半導體基板電隔離； 其中該第二導電環包括分別連接至第一裝置接點及第二裝置接點之該第一互連結構及該第二互連結構之一第二堆疊，其中該第二堆疊之該第一互連結構及該第二互連結構藉由該等接合介電質層彼此電隔離。
  6. 如請求項1之3D IC，其中該複數個TSV耦合結構分別包括藉由一TSV重佈層及一TSV接合接點連接之該第一互連結構及該第二互連結構之一第三堆疊，其中該複數個TSV耦合結構電耦合至該3D IC之裝置。
  7. 如請求項1之3D IC，其進一步包括： 一鈍化層，其覆蓋該第一IC晶粒及該第二IC晶粒；及 複數個襯墊結構，其等在該複數個TSV耦合結構正上方，其中該複數個襯墊結構延伸穿過該鈍化層至該第二半導體基板。
  8. 如請求項7之3D IC，其進一步包括： 一基板直通穿孔(TSV)，其自與該襯墊結構接觸而延伸穿過該第二半導體基板至該第二互連結構，其中該TSV之側壁係自該襯墊結構至該第二互連結構連續的。
  9. 如請求項7之3D IC，其進一步包括： 一基板直通穿孔(TSV)，其自與該襯墊結構接觸而延伸穿過該第二半導體基板至該第二互連結構，其中該TSV之側壁係自該襯墊結構至該第二互連結構不連續的。
  10. 如請求項1之3D IC，其進一步包括： 一個三維(3D) IC電路，其配置於該第一IC晶粒及該第二IC晶粒中，其中該密封環結構圍封該3D IC電路以便保護該3D IC電路，且該複數個TSV耦合結構橫向包圍該3D IC電路且電耦合至該3D IC電路。
  11. 一種用於製造一個三維(3D)積體電路(IC)之方法，該方法包括： 形成一第一IC晶粒，其具有配置於該第一IC晶粒之一周邊區域中之一下密封環結構及複數個下TSV耦合結構，其中形成該第一IC晶粒包括：在一第一半導體基板上方形成一第一互連結構；在該第一互連結構上方形成一第一接合接點及一第一TSV接合接點；及在該第一接合接點上方形成一第一重佈層且在該第一TSV接合接點上方形成一第一TSV重佈層，且其中該第一互連結構、該第一接合接點及該第一重佈層經形成以界定該下密封環結構，且其中該第一互連結構、該第一TSV接合接點及該第一TSV重佈層經形成以界定該下TSV耦合結構； 形成一第二IC晶粒，其具有對應於該下密封環結構及該複數個下TSV耦合結構之一上密封環結構及複數個上TSV耦合結構，其中形成該第二IC晶粒包括：在一第二半導體基板上方形成一第二互連結構；在該第二互連結構上方形成一第二接合接點及一第二TSV接合接點；及在該第二接合接點上方形成一第二重佈層及一第二TSV重佈層，且其中該第二互連結構、該第二接合接點及該第二重佈層經形成以界定該上密封環結構，且其中該第二互連結構、該第二TSV接合接點及該第二TSV重佈層經形成以界定該上TSV耦合結構；及 翻轉該第二IC晶粒並將其接合至該第一IC晶粒，使得該上密封環結構在介於該第一重佈層與該第二重佈層之間的一接合介面處接觸該下密封環結構以形成一密封環結構，且該複數個上TSV耦合結構在該接合介面處接觸該複數個下TSV耦合結構以形成複數個TSV耦合結構。
  12. 如請求項11之方法，其中形成該第一互連結構包括在該第一半導體基板上方形成穿孔層及佈線層之一交替堆疊，其中該第一接合接點形成於該等佈線層之一頂部佈線層上方且接觸該頂部佈線層，且其中該第一重佈層形成於該第一接合接點上方且接觸該第一接合接點。
  13. 如請求項11之方法，其中該第一IC晶粒經形成使得該複數個TSV耦合結構分別界定自該第一半導體基板至該第二半導體基板之一導電路徑。
  14. 如請求項11之方法，其進一步包括： 形成覆蓋該第一IC晶粒及該第二IC晶粒之一鈍化層； 對該鈍化層執行一第一蝕刻以在該複數個TSV耦合結構正上方形成複數個襯墊開口，其中該等襯墊開口使該第二半導體基板暴露；及 形成及圖案化填充該等襯墊開口之複數個襯墊結構。
  15. 如請求項11之方法，其進一步包括： 對該第二半導體基板及該第二互連結構執行一蝕刻以形成複數個穿孔開口，其中該複數個穿孔開口使該第二互連結構中之佈線層暴露且在該複數個TSV耦合結構正上方； 形成填充該等穿孔開口之複數個基板直通穿孔(TSV)，其等具有與該第二半導體基板之一上表面齊平之一上表面； 在該第二半導體基板及該等TSV上方形成一鈍化層；及 在該等TSV正上方形成且圖案化複數個襯墊結構，其中該複數個襯墊結構懸伸於該鈍化層之上且延伸穿過該鈍化層至該等TSV。
  16. 如請求項11之方法，其進一步包括： 對該第二半導體基板執行一第一蝕刻以形成複數個半導體開口，其中該複數個半導體開口在該複數個TSV耦合結構正上方； 透過該複數個半導體開口對該第二互連結構執行一第二蝕刻，以形成複數個接點開口，其中該複數個接點開口使該第二互連結構中之佈線層暴露且具有小於該複數個半導體開口之一寬度；及 形成填充該等半導體及襯墊開口之複數個基板直通穿孔(TSV)，其等具有與該第二半導體基板之一上表面齊平之一上表面。
  17. 如請求項16之方法，其進一步包括： 在該第二半導體基板及該等TSV上方形成一鈍化層；及 在該複數個TSV正上方形成複數個襯墊結構，其中該複數個襯墊結構懸伸於該鈍化層之上且延伸穿過該鈍化層至該等TSV。
  18. 如請求項11之方法，其中該下密封環結構包括彼此同心之一第一下導電環及一第二下導電環，其中該第一接合接點及該第一重佈層分別形成於該第一下導電環及該第二下導電環處，且其中該第一接合接點未形成在該第二下導電環處。
  19. 一種三維(3D)積體電路(IC)，其包括： 一第一IC晶粒及在該第一IC晶粒上方之一第二IC晶粒，其中該第一IC晶粒及該第二IC晶粒包括各自半導體基板、介於該等半導體基板之間的各自互連結構及介於該等互連結構之間的各自接合結構，其中該等互連結構包括佈線層及穿孔層之交替堆疊，其中該等接合結構包括各自接合介電質層、各自重佈層及各自接合接點，其中該等接合介電質層在介於該第一IC晶粒與該第二IC晶粒之間的一接合介面處接觸，其中該等重佈層係在該等接合介電質層中且在該接合介面處接觸，且其中該等接合接點分別自該等重佈層分別延伸至該等互連結構； 一密封環結構，其配置於該第一IC晶粒及該第二IC晶粒中該3D IC之一周邊區域處，其中該密封環結構分別自該等半導體基板延伸及延伸至該等半導體基板以界定圍繞該第一IC晶粒及該第二IC晶粒之一內部之一阻障；及 複數個矽直通穿孔(TSV)耦合結構，其等沿著該密封環結構之一內周邊配置於該3D IC之該周邊區域處，其中該複數個TSV耦合結構分別包括放置於該第二IC晶粒之該半導體基板中且透過TSV佈線層及導線間穿孔之一堆疊電耦合至該3D IC之一矽直通穿孔(TSV)、一對TSV重佈層及一對TSV接合接點。
  20. 如請求項19之3D IC，其中該密封環結構包括同心對準之複數個導電環，其中一第一導電環包括電耦合至該等各自互連結構之接合接點及重佈層，且其中一第二導電環不具有接合接點且包括與各自半導體基板接界之各自裝置接點。
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